JPS6336349A - マイクロプロセツサ内メモリの書込み防止回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、マイクロプロセッサ内のＲＡＭにおける占
込みを防止して、記憶情報の保護を図ったマイクロプロ
セッサ内メモリの書込み防止回路に関する。

〈従来の技術） マイクロコンピュータにおいて、メモリは制御装置ある
いは入出力装置とともに主要な構成要素の一つであり、
命令の記憶だけのでなく、種々の計算に必要なデータの
記憶にも用いられている。

このようなメモリには、大別して情報の読出しのみを行
ない固定的な情報の記憶に用いられるＲＡＭと、情報の
読出し及び書込みが可能なＲＯＭとがある。例えば、マ
イクロプロセッサに内蔵されているＲＡＭは、マイクロ
プロセッサの制御の下に、任意のアドレスへの記憶情報
の書込み動作あるいは任意のアドレスに格納されている
記憶情報の読出し動作が自由に行なわれており、記憶情
報をそれが必要となるときまで、確実に保持してこのよ
うに、Ｒ’ＡＭにおいては任意のアドレスに記憶情報を
自由に書込めるようになっているために、ＲＡＭの初期
化叫理が終了した後に、保持すべき記憶情報が格納され
ているアドレスに、プログラムの誤動作等により、別の
情報が占込まれてしまい、保持すべき記憶情報が容易に
書換えられてしまうおそれ、があった。このため、記憶
装置としてＲＡＭを用いている例えばマイクロプロセッ
サにおいては、ＲＡＭに格納された記憶情報を、それが
必要となるときまで確実に保護する筬能が必要となる。

しかしながら、多くのマイクロプロセッサにあっては、
上述したような保護機能をもたず、また、保護別面を有
するものにあっても、構成が？８２雄となり高価なもの
となっていた。

そこで、この発明は、上記に鑑みてなされたものであり
、簡易な回路構成により、情報の誤書込みを確実に防止
して、保持すべき記憶情報の保護を図り、ＲＡＭを内蔵
したマイクロプロセッサを用いたシステム全体の信頼性
の向上に寄与し得ることができるマイクロプロセッサ内
メモリの占込み防止回路を提供することを目的とする。

［発明の構成］ （問題点を解決するだめの手段） 上記目的を達成するために、書込禁止指令信号によりセ
ットされるフリップフロップと、このフリップフロップ
の出力とＲＡＭに供給される所定のアドレス信号が入力
されるオアゲートと、このオアゲートの出力と書込信号
の論理積をとるアンドゲートと、このアンドゲートの出
力を前記ＲＡＭの書込信号端に供給する手段とから構成
される。

（作用） この発明のマイクロプロセッサ内メモリの書込み防止回
路においては、フリップ７０ツブが書込禁止指令信号に
よりセットされると、このフリップフロップの出力と８
込禁止領域を指定する所定のアドレス信号との論理和を
とり、さらに、この論理和の結果と書込信号との論理積
をとり、この論理積の結果に基づいて、禁止領域への記
憶情報の書込みを禁止するようにしている。

（実施例） 以下図面を用いてこの発明の一実施例を説明する。

第１図はこの発明の一実施例に係るマイクロプロセッサ
内メモリの占込み防止回路の構成を示す図であり、同図
に示す書込み防止回路は、マイクロプロセッサに内蔵さ
れる６４にビット（８ビツトＸ８にワード）のＲＡＭに
適用したものであり、この実施例にあっては、第２図の
斜線領域で示す如く、アドレスがＯ〜３ＦＦ（Ｈ）バイ
ト（８にバイト）の領域への記憶情報の占込み禁止／許
可の制御を行なうものである。

第１図において、ＲＡＭ１は８ビツトＸ８にワードで構
成された６４にビットの記憶各回を有するものであり、
占込み防止回路３は、フリップフロップ５．ＯＲゲート
７、ＮＡＮＤゲート９を有しており、オンライン信号Ｏ
Ｌに基づいてＲＡＭ１に供給される書込信号を制御する
ことにより、記憶情報の占込み／許可の制御を行なうも
のである。

ＲＡＭＩは、６４にビットの記憶容量を有するため、１
３本のアドレス（苦死ＡＯ〜ＡＩ２によりアドレスを指
定しており、ＲＡＭＩのＯ〜３ＦＦ（Ｈ）の領域は、ア
ドレス信号Ａｏ〜Δ９が“Ｏ″あるいは“１″、アドレ
ス信号Ａｇｏ　、　Ａｌｌ　、　Ａｌ１がすべて“０”
になった時に選択されるようになっている。選択された
アドレスへの記憶情報の占き込みあるいは、選択された
アドレスからの記憶情報の読み出しは、入出力端子Ｄｏ
〜Ｄ７を介して行なわれる。

ＲＡＭ１は、そのチップセレクト端子ｃｓｔ、：ｔ＝レ
クト信号ＳＥＬが供給されており、ロウレベルのセレク
ト信号ＳＥＬがチップセレクＩ一端子Ｃ８に与えられる
と、ＲＡＭＩにおいて読み出し動作あるいは占込み動作
が行なわれる。また、ＲＡＭ１は、その書込信号端子Ｗ
に書込信号が供給されており、ロウレベルの書込信号が
書込信号端子Ｗに供給されると、アドレス信号Ａｏ〜Ａ
　１２で指定されたアドレスに、記憶情報が入出力端子
Ｄｏ〜Ｄ７を介して書込まれる。

フリップフロップ５は、そのセット端子Ｓにイニシャラ
イズ信号ＩＮＺが供給されており、このイニシャライズ
信号ＩＮＺは、書込み防止回路３を用いたシステムの電
源投入後あるいは、ＲＡＭ１の初期化処理が終了した後
にハイレベルとなり、このイニシャライズ信号ＩＮＺが
ハイレベルになることによりフリップフロップ５はセッ
トされる。

リセット端子Ｒにはオンライン信号ＯＬが供給されてお
り、このオンライン信Ｒ０１がロウレベルとなることに
よりフリップフロップ５はリセットされる。それぞれの
イニシャライズ信号［ＮＺ及びオンライン信号ＯＬは、
マイクロプロセッサ（図示せず）からＩ１０ポート（図
示せず）を介してフリップ７０ツブ５に供給されている
。また、フリップフロップ５の出力端子Ｑからは、イン
ヒビット信号ＩＮＨが出力されており、このインヒビッ
ト信号ＩＮＨは、オンライン信号ＯＬがロウレベルとな
ることによりロウレベルとなる。

ＯＲゲート７は、その入出力端子がフリップフロップ回
路５の出力端子Ｑに接続されて、インヒビット信＠　Ｉ
　Ｎ　Ｈが供給されているとともに、アドレス信号Ａｇ
ｏ　、　Ａｎ　、　Ａｌ１が供給されている。

ＮＡＮＤゲート９は、その一方の入力端子に１込許可信
号ＷＲＴが供給されており、他方の入力端子はＯＲゲー
ト７の出力端子に接続されている。

また、ＮＡＮＤゲート９の出力端子はＲＡＭ１の♂迷信
号端子Ｗに接続されており、ＮＡＮＤゲート９の出力端
子から書込信号が出力される。

以上説明したように、この発明の実施例は構成されてお
り、次にこの実施例の作用を第３図に示す第１図のタイ
ミング図を参照して説明する。

まずはじめに、ＲＡＭ１のすべての領域に記憶情報が書
込める場合について説明する。

システムの電源が投入された後あるいはＲＡＭ１の初期
化処理が終了すると、オンライン信号ＯＬがハイレベル
状態にあって、ハイレベルのイニシャライズ信号ＩＮＺ
がマイクロプロセッサから７リツプフロツブ５のセット
端子Ｓに供給される。これにより、フリップフロップ５
はセットされて、ハイレベルのインヒビット信号ＩＮＨ
がフリップフロップ５の出力端子ＱからＯＲゲートの入
力端子に供給される。したがって、ＯＲゲート７の入力
に供給されているアドレス信号Ａｇｏ。

Ａｌ１．Ａｌ１の値にかかわらず、ＯＲゲート７の出力
はハイレベルとなり、ＮＡＮＯゲート９の一方の入力は
ハイレベルとなる。

このような状態において、セレクト信号ＳＥＬがロウレ
ベルになり、♂込許可信号ＷＲＴがハイレベルになると
、ＮＡＮＤゲート９の出力である書込信号はロウレベル
となり、ＲＡＭ１は書込みが可能な状態となる。したが
って、ＲＡＭ１のすべての記憶領域、すなわちアドレス
Ｏ〜１　ＦＦＦ（Ｈ）において、アドレス信号ＡＯ−Ａ
Ｉ２で指定されたアドレスに記憶情報の書込みが許可さ
れる。

次に、上述した状態にあって、ロウレベルのオンライン
信号百〒がマイクロプロセッサからフリップフロップ５
のリセット端子Ｒに供給されると、インヒビット信号Ｉ
ＮＳはロウレベルとなる。このような状態において、ア
ドレス信号Ａｇｏ、Ａｎ。

Ａｌ２のうち少なくとも１つのアドレス信号がハイレベ
ルの場合、すなわち、ＲＡＭ１においてアドレス４００
〜１ＦＦＦ（Ｈ）の領域が指定された場合には、ＯＲゲ
ート７の出力はハイレベルとなり、書込信号はハイレベ
ルとなる。したがって、アドレス４００〜１　ＦＦＦ　
（Ｈ）の領域への記憶情報の書込みは許可されることに
なる。

しかしながら、アドレス信号Ａ＋ｏ、Ａ＋＋、△１２が
すべてロウレベルの場合、すなわち、ＲＡＭ　１におい
てアドレスＯ〜３ＦＦ（）ｌ）の領域が指定された場合
には、ＯＲゲート７の出力はロウレベルとなる。このた
め、書込許可信号ＷＲＴがハイレベルになっても、ＮＡ
ＮＤゲート９の出力である書込信号はハイレベルとなり
、ＲＡＭ１は書込みが可能な状態とはならない。したが
って、アドレス０〜３ＦＦｌ）の領域への記憶情報の書
込みは禁止されることになる。

このように、オンライン信号ＯＬによりインヒビット信
号Ｉ　Ｎ　Ｈがロウレベルになると、書込許可信号ＷＲ
Ｔがハイレベルとなっても、ＯＲゲート７でデコードさ
れた領域以外への記憶情報の占き込みは禁止されること
になる。これにより、デコードされた領域以外の領域に
書込まれていた記憶情報の破壊を防止することができる
。

なお、この実施例においては、マイクロプロセッサに内
蔵されるＲＡＭの記憶容量を６４ビツトとしたが、記憶
容ｌの大小に限定されるものでないことは勿論である。

また、ＯＲゲート７の入力端子に与えられるアドレス信
号をＡｇｏ　、　Ａｎ　、　Ａ１２として、書込みを禁
止する領域をＯ〜３ＦＦ（Ｉ」）としたが、ＯＲゲート
７の入力端子に与えるアドレス信号を適宜選択すること
により、ＲＡＭ１における書込みを禁止する領域を変更
することができる。

［発明の効果］ 以上説明したように、この発明によれば、フリップフロ
ップが書込禁止指令信号によりセットされて、このフリ
ップフロップの出力と書込禁止領域を指定する所定のア
ドレス信号との論理和をとり、さらに、この論理和の結
果と書込信号との論理積をとり、この論理積の結果に基
づいて、書込み禁止領域への記憶情報の書込みを禁止す
るようにしたので、簡易な回路構成により、保持すべき
記憶情報が書込まれている領域への誤書込みを確実に防
止して、保持すべき記憶情報の保護を図ることができる
。これにより、ＲＡＭを内蔵したマイクロプロセッサを
用いたシステム全体の信頼性の向上にも寄与することが
可能となるマイクロプロセッサ内メモリの書込み防止回
路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るマイクロブロヒッサ
内メモリの書込み防止回路の構成図であり、第２図はマ
イクロプロセッサに内蔵されるＲＡＭにおける記憶情報
の書込み禁止領域を示す図であり、第３図は第１図の動
作を説明するためのタイミング図である。 （図の主要な部分を表わす符号の説明）１・・・ＲＡＭ ３・・・書込み防止回路 ５・・・フリップフロップ ７・・・ＯＲゲート ９・・・ＮＡＮＤゲート

Claims (1)

【特許請求の範囲】
1. 書込禁止指令信号によりセットされるフリップフロップ
   と、このフリップフロップの出力とＲＡＭに供給される
   所定のアドレス信号が入力されるオアゲートと、このオ
   アゲートの出力と書込信号の論理積をとるアンドゲート
   と、このアンドゲートの出力を前記ＲＡＭの書込信号端
   に供給する手段とを有することを特徴とするマイクロプ
   ロセッサ内メモリの書込み防止回路。