JPH01103752A - 主記憶装置 - Google Patents
主記憶装置Info
- Publication number
- JPH01103752A JPH01103752A JP62261112A JP26111287A JPH01103752A JP H01103752 A JPH01103752 A JP H01103752A JP 62261112 A JP62261112 A JP 62261112A JP 26111287 A JP26111287 A JP 26111287A JP H01103752 A JPH01103752 A JP H01103752A
- Authority
- JP
- Japan
- Prior art keywords
- writing
- bit
- data
- write
- prohibiting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002401 inhibitory effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は主記憶装置の改良に関し、特にハードウェア障
害時におけるプログラムエリアへの誤書込みの防止に関
する。
害時におけるプログラムエリアへの誤書込みの防止に関
する。
（従来の技術）
従来、主記憶装置においては、数ビットより成る曹込み
禁止ビットを比較的大きな記憶領域ごとに備けて書込み
を禁止していた。
禁止ビットを比較的大きな記憶領域ごとに備けて書込み
を禁止していた。
（発明が解決しようとする問題点）
上述したように従来の主記憶装置において誤書込み禁止
方式は、大きなエリア単位で設定されて−る念め、これ
らの領域に入ら彦いプログラム、またはプログラム上で
使用される各種テーブルへの書込みの禁止がいずれも不
可能であり、ハードウェアの障害により当該エリアへの
書込みが行われてプログラムが暴走する可能性があると
云う欠点がある。
方式は、大きなエリア単位で設定されて−る念め、これ
らの領域に入ら彦いプログラム、またはプログラム上で
使用される各種テーブルへの書込みの禁止がいずれも不
可能であり、ハードウェアの障害により当該エリアへの
書込みが行われてプログラムが暴走する可能性があると
云う欠点がある。
本発明の目的は、主記憶部のアドレスごとに書込み禁止
ビラトラ設け、書込み禁止ビットが立っている場合には
書込みを禁止することによって上記欠点を除去し、ハー
ドウェアの障害時にも書込み禁止ビットが確実に作用す
るように構成した主記憶装置を提供することにある。
ビラトラ設け、書込み禁止ビットが立っている場合には
書込みを禁止することによって上記欠点を除去し、ハー
ドウェアの障害時にも書込み禁止ビットが確実に作用す
るように構成した主記憶装置を提供することにある。
（問題点を解決するための手段）
本発明による主記憶装置は記憶部と、書込み制御回路と
を具備して構成したものである。
を具備して構成したものである。
記憶部は、各ワードごとに１ビットの書込み禁止ピッ）
ｆ設けて書込み禁止領域を定義し、データを選が的に格
納するためのものである。
ｆ設けて書込み禁止領域を定義し、データを選が的に格
納するためのものである。
書込み制御回路は、書込み禁止領域に書込みが発生した
場合には、主記憶部への書込みを禁止するためのもので
ある。
場合には、主記憶部への書込みを禁止するためのもので
ある。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明による主記憶装置の一実施例を示すブ
ロック図である。第１図において、１は主記憶部、２は
書込み禁止ビット、３は書込み制御回路である。
ロック図である。第１図において、１は主記憶部、２は
書込み禁止ビット、３は書込み制御回路である。
主記憶部１に付加された書込み禁止ビット２が各アドレ
スごとに設けられてあり、書込み禁止ビット２が′１″
になっている場合には、書込み制御回路３に禁止信号が
入力され、主記憶部１へのデータの書込みが禁止される
。
スごとに設けられてあり、書込み禁止ビット２が′１″
になっている場合には、書込み制御回路３に禁止信号が
入力され、主記憶部１へのデータの書込みが禁止される
。
（発明の効果）
以上説明し友ように本発明線、主記憶部のア。
ドレスごとに書込み禁止ビラトラ設け、書込み禁止ビッ
トが立っている場合には書込みを禁止することによって
、誤ってアドレシングされてもデータが破壊されないよ
うに防止することができると云う効果がある。
トが立っている場合には書込みを禁止することによって
、誤ってアドレシングされてもデータが破壊されないよ
うに防止することができると云う効果がある。
第１図は、本発明による主記憶装置の一実施例を示すブ
ロック図である。 １・・・主記憶部 ２・・・書込み禁止ビット ３・・・書込み制御回路 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 碍ノ 第１図
ロック図である。 １・・・主記憶部 ２・・・書込み禁止ビット ３・・・書込み制御回路 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 碍ノ 第１図
Claims (1)
- 各ワードごとに１ビットの書込み禁止ビットを設けて
書込み禁止領域を定義し、データを選択的に格納するた
めの記憶部と、前記書込み禁止領域に書込みが発生した
場合には前記主記憶部への書込みを禁止するための書込
み制御回路とを具備して構成したことを特徴とする主記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261112A JPH01103752A (ja) | 1987-10-16 | 1987-10-16 | 主記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261112A JPH01103752A (ja) | 1987-10-16 | 1987-10-16 | 主記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01103752A true JPH01103752A (ja) | 1989-04-20 |
Family
ID=17357256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62261112A Pending JPH01103752A (ja) | 1987-10-16 | 1987-10-16 | 主記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01103752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7079429B2 (en) | 2003-12-04 | 2006-07-18 | Sharp Kabushiki Kaisha | Semiconductor memory device |
-
1987
- 1987-10-16 JP JP62261112A patent/JPH01103752A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7079429B2 (en) | 2003-12-04 | 2006-07-18 | Sharp Kabushiki Kaisha | Semiconductor memory device |
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