JPS58211254A - 蓄積プログラム制御方式 - Google Patents
蓄積プログラム制御方式Info
- Publication number
- JPS58211254A JPS58211254A JP57095536A JP9553682A JPS58211254A JP S58211254 A JPS58211254 A JP S58211254A JP 57095536 A JP57095536 A JP 57095536A JP 9553682 A JP9553682 A JP 9553682A JP S58211254 A JPS58211254 A JP S58211254A
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- JP
- Japan
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- bit
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は蓄積プログラム制御方式に関し、特に蓄積プロ
グラム制御装置においてプログラムバグによるソフトウ
ェアの暴走を未然に防ぐ蓄積プログラム制御方式に関す
る、 従来、蓄積プログラムによシ制御される蓄積プログラム
制御装置においてはプログラムおよびデータを蓄積する
主記憶装置のプログラム領域への誤った書込みアクセス
などにより前記プログラム領域が破壊されると、そのバ
グによってしばしばソフトウェアの暴走が起るという欠
点があった−この欠点を除くため前記プログラム領域へ
の書込みアクセス禁止を行う場合は前記プログラム領域
を数ブロックに分割しブロック単位に外部からストップ
アドレスを設定し、該ストップアドレスにアクセスした
時にアドレスストップを行う方式が用いられている。し
かるにこのストップアドレスの設定数（すなわちブロッ
ク分割数）は限定されているので、前述の誤った書込み
アクセスなどによってプログラム領域が破壊され、デバ
ッグ時に前記ストップアドレスでストップしてもプログ
ラム解析を行って容易に且つ確実にバグを発見すること
ができないという欠点があった 本発明の主な目的は蓄積プログラム制御装置においてプ
ログラム領域の破壊によるソフトウェアの暴走を予防す
る蓄積プログラム制御方式を提供することにある。
グラム制御装置においてプログラムバグによるソフトウ
ェアの暴走を未然に防ぐ蓄積プログラム制御方式に関す
る、 従来、蓄積プログラムによシ制御される蓄積プログラム
制御装置においてはプログラムおよびデータを蓄積する
主記憶装置のプログラム領域への誤った書込みアクセス
などにより前記プログラム領域が破壊されると、そのバ
グによってしばしばソフトウェアの暴走が起るという欠
点があった−この欠点を除くため前記プログラム領域へ
の書込みアクセス禁止を行う場合は前記プログラム領域
を数ブロックに分割しブロック単位に外部からストップ
アドレスを設定し、該ストップアドレスにアクセスした
時にアドレスストップを行う方式が用いられている。し
かるにこのストップアドレスの設定数（すなわちブロッ
ク分割数）は限定されているので、前述の誤った書込み
アクセスなどによってプログラム領域が破壊され、デバ
ッグ時に前記ストップアドレスでストップしてもプログ
ラム解析を行って容易に且つ確実にバグを発見すること
ができないという欠点があった 本発明の主な目的は蓄積プログラム制御装置においてプ
ログラム領域の破壊によるソフトウェアの暴走を予防す
る蓄積プログラム制御方式を提供することにある。
まだ本発明の第１の従目的はプログラム制御装置におけ
る主記憶装置の所定の記憶領域（ワード単位）への書込
みアクセスを禁止することによりプログラムバグの発生
を防止する蓄積プログラム制御方式を提供することにあ
り、きらに本発明の第２の従目的は前記所定の記憶領域
（ワード単位）に書込みアクセスしたときそのアドレス
歩進を禁止することによシブバッグ時のプログラムの解
析を容易に且つ確実に行うようにする蓄積プログラム制
御方式を提供することにある。
る主記憶装置の所定の記憶領域（ワード単位）への書込
みアクセスを禁止することによりプログラムバグの発生
を防止する蓄積プログラム制御方式を提供することにあ
り、きらに本発明の第２の従目的は前記所定の記憶領域
（ワード単位）に書込みアクセスしたときそのアドレス
歩進を禁止することによシブバッグ時のプログラムの解
析を容易に且つ確実に行うようにする蓄積プログラム制
御方式を提供することにある。
本発明による蓄積プログラム制御方式は、蓄積プログラ
ム制御装置において、プログラムおよびデータを蓄積す
る記憶領域にワード単位に１ビツトの書込みアクセス禁
止ビット領域を設け、該禁止ビット領域に書込みアクセ
ス禁止ビットを書き込む手段と、前記禁止ビット領域に
前記書込みアクセス禁止ビットが立っている書込みアク
セス禁止領域への書込みアクセスが発生したとき該禁止
領域への書込みを禁止する手段とを備えることを特徴と
する。
ム制御装置において、プログラムおよびデータを蓄積す
る記憶領域にワード単位に１ビツトの書込みアクセス禁
止ビット領域を設け、該禁止ビット領域に書込みアクセ
ス禁止ビットを書き込む手段と、前記禁止ビット領域に
前記書込みアクセス禁止ビットが立っている書込みアク
セス禁止領域への書込みアクセスが発生したとき該禁止
領域への書込みを禁止する手段とを備えることを特徴と
する。
また本発明による蓄積プログラム制御方式は、蓄積プロ
グラム制御装置においてプログラムおよびデータを蓄積
する記憶領域にワード単位に１ビツトの書込みアクセス
禁止表示ビット領域を設け、該禁止表示ビット領域に書
込みアクセス禁止表示ビットを書き込む手段と、前記禁
止表示ビット憩域に前記書込みアクセス禁止表示ビット
が立っている書込みアクセス禁止領域への書込みアクセ
スが発生したときアドレス歩進禁止を行う手段とを備え
ることを特徴とする。
グラム制御装置においてプログラムおよびデータを蓄積
する記憶領域にワード単位に１ビツトの書込みアクセス
禁止表示ビット領域を設け、該禁止表示ビット領域に書
込みアクセス禁止表示ビットを書き込む手段と、前記禁
止表示ビット憩域に前記書込みアクセス禁止表示ビット
が立っている書込みアクセス禁止領域への書込みアクセ
スが発生したときアドレス歩進禁止を行う手段とを備え
ることを特徴とする。
次に図面を参照して本発明について説明する。
第１図は本願の特許請求の範囲第（１）項に記載した第
１の発明の蓄積プログラム制御方式の一実施例の構成を
示すブロック図である。同図において、主記憶装置１は
各種プログラムおよびデータをそれぞれ格納するプログ
ラム領域１０およびデータ領域１１と、該プログラムバ
グ１０およびデータ領域１１のワード単位に１ビツトの
書込みアクセス禁止ビット（以下書込み禁止ビット）７
ｆｃ−立て゛る書込み禁止ビット領域１２とからなり、
また書込み禁止ビット書込み回路２０は前記書込み禁止
ビット領域１２に前記書込み禁止ビットを書き込み、さ
らに書込み禁止ゲート２２はアドレス情報ＡＤＤによる
指定アドレス単位に前記書込み禁止ビット領域１２から
の読出しピッ）Ｒおよび中央制御装置（図示していない
）からの書込み指示信号Ｗをアンドして該書込み禁止ビ
ット領域１２に出力する。
１の発明の蓄積プログラム制御方式の一実施例の構成を
示すブロック図である。同図において、主記憶装置１は
各種プログラムおよびデータをそれぞれ格納するプログ
ラム領域１０およびデータ領域１１と、該プログラムバ
グ１０およびデータ領域１１のワード単位に１ビツトの
書込みアクセス禁止ビット（以下書込み禁止ビット）７
ｆｃ−立て゛る書込み禁止ビット領域１２とからなり、
また書込み禁止ビット書込み回路２０は前記書込み禁止
ビット領域１２に前記書込み禁止ビットを書き込み、さ
らに書込み禁止ゲート２２はアドレス情報ＡＤＤによる
指定アドレス単位に前記書込み禁止ビット領域１２から
の読出しピッ）Ｒおよび中央制御装置（図示していない
）からの書込み指示信号Ｗをアンドして該書込み禁止ビ
ット領域１２に出力する。
続いて本実施例の動作について説明する。まず書込み禁
止ビット書込み回路２０からプログラム領域１０および
データ領域１１の書込み禁止領域（ワード単位）の書込
み禁止ビット領域１２に書込み禁止ビット（例えば論理
″１″）を書き込む。
止ビット書込み回路２０からプログラム領域１０および
データ領域１１の書込み禁止領域（ワード単位）の書込
み禁止ビット領域１２に書込み禁止ビット（例えば論理
″１″）を書き込む。
次にアドレス情報ＡＤＤによる指定アドレスへの書込み
要求がなされると該アドレス情報ＡＤＤは主記憶装置１
に、また書込み指示信号Ｗは書込み禁止ゲート２２に与
えられる。前記指定アドレスの書込み禁止ビット領域１
２に前記論理Ｎ Ｉ １１が立っていると読出しピッ）
Ｒ（論理″１″）が前記書込み禁止ゲート２２に与えら
れ、該書込み禁止ゲート２２は前記書込み禁止ビット領
域１２に論理″１″を出力するのでその指定アドレスへ
の書込みは禁止される。なお書込み禁止ビット領域１２
に書込み禁止ビットが立っていないときは読出しビット
Ｒが論理０パであシ、書込み禁止ゲート２２の出力はな
いのでそのときの指定アドレスへの書込みが行われる。
要求がなされると該アドレス情報ＡＤＤは主記憶装置１
に、また書込み指示信号Ｗは書込み禁止ゲート２２に与
えられる。前記指定アドレスの書込み禁止ビット領域１
２に前記論理Ｎ Ｉ １１が立っていると読出しピッ）
Ｒ（論理″１″）が前記書込み禁止ゲート２２に与えら
れ、該書込み禁止ゲート２２は前記書込み禁止ビット領
域１２に論理″１″を出力するのでその指定アドレスへ
の書込みは禁止される。なお書込み禁止ビット領域１２
に書込み禁止ビットが立っていないときは読出しビット
Ｒが論理０パであシ、書込み禁止ゲート２２の出力はな
いのでそのときの指定アドレスへの書込みが行われる。
本実施例によれば前述の第１の従目的が達成され、従っ
てソフトウェアの暴走を予防する前述の主目的も達成さ
れる。
てソフトウェアの暴走を予防する前述の主目的も達成さ
れる。
次に第２図は本願の特許請求の範囲第（２）項に記載し
た第２の発明の蓄積プログラム制御方式の一実施例の構
成を示すブロック図である。同図において第１の発明と
同じ構成要素には第１図と同一符号を付しである。主記
憶装置１はプログラム領域１０およびデータ領域１１と
、該プログラム領域１０．データ領域１１のワード単位
に１ビツトの書込み禁止表示ビットを立てる書込み禁止
表示ビット領域１３とからなり、また書込み禁止表示ピ
ット書込み回路２１は前記書込み禁止表示ビット領域１
３に前記書込み禁止表示ビットの書込みを行ない、さら
にアドレス歩進禁止ゲート２３は前記書込み禁止表示ビ
ット領域１３からの読出しビットＲおよび中央制御装置
（図示していない）からの書込み指示信号Ｗをアンドし
て、アドレス歩進禁止回路２４にアドレス歩進県東信号
Ｓを出力し、該アドレス歩進禁止信号Ｓによシ前記アド
レス歩進禁止回路２４はアドレス情報ＡＤＤによるその
ときの指定アドレスの保持を行い、また該アドレスでプ
ログラムが停止する。
た第２の発明の蓄積プログラム制御方式の一実施例の構
成を示すブロック図である。同図において第１の発明と
同じ構成要素には第１図と同一符号を付しである。主記
憶装置１はプログラム領域１０およびデータ領域１１と
、該プログラム領域１０．データ領域１１のワード単位
に１ビツトの書込み禁止表示ビットを立てる書込み禁止
表示ビット領域１３とからなり、また書込み禁止表示ピ
ット書込み回路２１は前記書込み禁止表示ビット領域１
３に前記書込み禁止表示ビットの書込みを行ない、さら
にアドレス歩進禁止ゲート２３は前記書込み禁止表示ビ
ット領域１３からの読出しビットＲおよび中央制御装置
（図示していない）からの書込み指示信号Ｗをアンドし
て、アドレス歩進禁止回路２４にアドレス歩進県東信号
Ｓを出力し、該アドレス歩進禁止信号Ｓによシ前記アド
レス歩進禁止回路２４はアドレス情報ＡＤＤによるその
ときの指定アドレスの保持を行い、また該アドレスでプ
ログラムが停止する。
続いて本実施例の動作について説明する。まず書込み禁
止表示ビット書込み回路２１からプログラム領域１０お
よびデータ領域１１の書込み禁止領域（ワード単位）の
書込み禁止表示ビット領域１３に書込み禁止表示ビット
（例えば論理″１”）を書き込む。次にアドレス情報Ａ
ＤＤによる指定アドレスへの書込み要求がなされると該
アドレス情報は主記憶装置１およびアドレス歩進禁止回
路２４に与えられ、且つ書込み指示信号Ｗはアドレス歩
進禁止ゲート２３に与えられる。前記主記憶装置１では
前記指定アドレスに書込みが行われる。
止表示ビット書込み回路２１からプログラム領域１０お
よびデータ領域１１の書込み禁止領域（ワード単位）の
書込み禁止表示ビット領域１３に書込み禁止表示ビット
（例えば論理″１”）を書き込む。次にアドレス情報Ａ
ＤＤによる指定アドレスへの書込み要求がなされると該
アドレス情報は主記憶装置１およびアドレス歩進禁止回
路２４に与えられ、且つ書込み指示信号Ｗはアドレス歩
進禁止ゲート２３に与えられる。前記主記憶装置１では
前記指定アドレスに書込みが行われる。
該指定アドレスの書込み禁止表示ビット領域１３に前記
論理″１′′が立っているときはアドレス歩進禁止ゲー
ト２３に読出しビット（論理” ｉ ” ）が与えられ
、該アドレス歩進禁止ゲート２３は前記アドレス歩進禁
止回路２４にアドレス歩進禁止信号Ｓを出力するので、
該アドレス歩進禁止回路２４はそのときのアドレス情報
ＡＤＤを保持し、またアドレス歩進は停止する。その後
この保持されたアドレス情報ＡＤＤに対応する主記憶装
置１の記憶領域（すなわちワード単位のプログラム）を
解析してバグを容易に且つ確実に発見除去することがで
きる。なお書込み禁止表示ビット領域１３に書込み禁止
表示ビットが立っていないときは読出しビットＲが論理
″０”であり、アドレス歩進禁止ゲート２３の出力はな
いのでアドレス歩進を停止することはない。本実施例（
ｆ？：、よれば前述の第２の従目的が達成され、従って
ソフトウェアの暴走を予防する前述の主目的も達せられ
る。
論理″１′′が立っているときはアドレス歩進禁止ゲー
ト２３に読出しビット（論理” ｉ ” ）が与えられ
、該アドレス歩進禁止ゲート２３は前記アドレス歩進禁
止回路２４にアドレス歩進禁止信号Ｓを出力するので、
該アドレス歩進禁止回路２４はそのときのアドレス情報
ＡＤＤを保持し、またアドレス歩進は停止する。その後
この保持されたアドレス情報ＡＤＤに対応する主記憶装
置１の記憶領域（すなわちワード単位のプログラム）を
解析してバグを容易に且つ確実に発見除去することがで
きる。なお書込み禁止表示ビット領域１３に書込み禁止
表示ビットが立っていないときは読出しビットＲが論理
″０”であり、アドレス歩進禁止ゲート２３の出力はな
いのでアドレス歩進を停止することはない。本実施例（
ｆ？：、よれば前述の第２の従目的が達成され、従って
ソフトウェアの暴走を予防する前述の主目的も達せられ
る。
上記の各実施例は本発明を制限するものではない。すな
わち、書込み禁止ビット領域および書込み禁止表示ビッ
ト領域には所望により任意のアドレスにワード単位に書
込み禁止ビットおよび書込み禁止表示ビットを公知の手
段によりそれぞれ書き込めばよい。
わち、書込み禁止ビット領域および書込み禁止表示ビッ
ト領域には所望により任意のアドレスにワード単位に書
込み禁止ビットおよび書込み禁止表示ビットを公知の手
段によりそれぞれ書き込めばよい。
以上の説明により明らかなように、第１の発明の蓄積プ
ログラム制御方式によればプログラム領域へのワード単
位の書込みアクセスが）・−ドウエア的に禁止されるの
で誤った書込みアクセスなどによシブログラム領域が破
壊されてノ（グが発生することがなくなりソフトウェア
の暴走を予防できるという効果が生じ、また第２の発明
の蓄積ブログオム制御方式によれば全プログラム領域に
わたってワード単位にアドレス歩進を禁止できるのでデ
バ、、グ時にストップアドレスのプログラムの解析を容
易に且つ確実に行いうるという効果、従ってプログラム
領域の破壊によるソフトウェアの暴走を未然に防止する
という効果が生じる。
ログラム制御方式によればプログラム領域へのワード単
位の書込みアクセスが）・−ドウエア的に禁止されるの
で誤った書込みアクセスなどによシブログラム領域が破
壊されてノ（グが発生することがなくなりソフトウェア
の暴走を予防できるという効果が生じ、また第２の発明
の蓄積ブログオム制御方式によれば全プログラム領域に
わたってワード単位にアドレス歩進を禁止できるのでデ
バ、、グ時にストップアドレスのプログラムの解析を容
易に且つ確実に行いうるという効果、従ってプログラム
領域の破壊によるソフトウェアの暴走を未然に防止する
という効果が生じる。
第１図および第２図はそれぞれ本願の特許請求の範囲第
（１）項および第（２）項に記載した蓄積フ”ログラム
制御方式の一実施例の構成を示すブロック図である。 図において、１・・・・・・主記憶装置、１０・・・・
・・プログラム領域、１１・・・・・・データ領域、１
２・・・・・・書込み禁止ビット領域、１３・・・・・
・書込み禁止表示ピソト領域、２０・・・・・・書込み
禁止ビット書込み回路、２１・・・・・・書込み禁止表
示ビット書込み回路、２２・・・・・・書込み禁止ゲー
ト、２３・・・・・・アドレス歩進禁止ゲート、２４・
・・・・・アドレス歩進禁止回路、ＡＤ Ｄ・・・・・
・アドレス情報、Ｒ・・・・・・読出しビット、Ｓ・・
・・・・アドレス歩進禁止信号、Ｗ・・・・・・書込み
指示信号。 Ｚ ／ 図 賞 ？ 膳
（１）項および第（２）項に記載した蓄積フ”ログラム
制御方式の一実施例の構成を示すブロック図である。 図において、１・・・・・・主記憶装置、１０・・・・
・・プログラム領域、１１・・・・・・データ領域、１
２・・・・・・書込み禁止ビット領域、１３・・・・・
・書込み禁止表示ピソト領域、２０・・・・・・書込み
禁止ビット書込み回路、２１・・・・・・書込み禁止表
示ビット書込み回路、２２・・・・・・書込み禁止ゲー
ト、２３・・・・・・アドレス歩進禁止ゲート、２４・
・・・・・アドレス歩進禁止回路、ＡＤ Ｄ・・・・・
・アドレス情報、Ｒ・・・・・・読出しビット、Ｓ・・
・・・・アドレス歩進禁止信号、Ｗ・・・・・・書込み
指示信号。 Ｚ ／ 図 賞 ？ 膳
Claims (2)
- （１）蓄積プログラム制御装置においてプログラムおよ
びデータを蓄積する記憶領域にワード単位に１ビツトの
書込みアクセス禁止ビット領域を設け、該禁止ビット領
域に書込みアクセス禁止ビットを書き込む手段と、前記
禁止ビット領域に前記書込みアクセス禁止ビットが立っ
ている書込みアクセス禁止領域への書込みアクセスが発
生したとき該禁止領域への書込みを禁止する手段とを備
えることを特徴とする蓄積プログラム制御方式。 - （２）蓄積プログラム制御装置においてプログラムおよ
びデータを蓄積する記憶領域にワード単位に１ビツトの
書込みアクセス禁止表示ビット領域を設け、該禁止表示
ビット領域に書込みアクセス禁止表示ビットを書き込む
手段と、前記禁止表示ビット領域に前記書込みアクセス
禁止表示ビットが立っている書込みアクセス禁止領域へ
の書込みアクセスが発生したときアドレス歩進禁止を行
う手段とを備えることを特徴とする蓄積プログラム制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57095536A JPS58211254A (ja) | 1982-06-03 | 1982-06-03 | 蓄積プログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57095536A JPS58211254A (ja) | 1982-06-03 | 1982-06-03 | 蓄積プログラム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58211254A true JPS58211254A (ja) | 1983-12-08 |
Family
ID=14140276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57095536A Pending JPS58211254A (ja) | 1982-06-03 | 1982-06-03 | 蓄積プログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58211254A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60246451A (ja) * | 1984-05-22 | 1985-12-06 | Sharp Corp | 小型情報処理装置 |
| JPS6236800A (ja) * | 1985-08-09 | 1987-02-17 | Hitachi Ltd | Ｉｃメモリ装置 |
| JPS62150438A (ja) * | 1985-12-24 | 1987-07-04 | Omron Tateisi Electronics Co | 制御機器のプログラムプロテクト装置 |
| JPS63650A (ja) * | 1986-06-19 | 1988-01-05 | Toshiba Corp | 半導体メモリ |
| JPS6368948A (ja) * | 1986-09-10 | 1988-03-28 | Sharp Corp | Ｉｃカ−ドに於けるデ−タ保護方式 |
| JPH08235026A (ja) * | 1995-03-01 | 1996-09-13 | Nec Corp | Ｃｐｕ動作異常検出システム |
-
1982
- 1982-06-03 JP JP57095536A patent/JPS58211254A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60246451A (ja) * | 1984-05-22 | 1985-12-06 | Sharp Corp | 小型情報処理装置 |
| JPH0315212B2 (ja) * | 1984-05-22 | 1991-02-28 | Sharp Kk | |
| JPS6236800A (ja) * | 1985-08-09 | 1987-02-17 | Hitachi Ltd | Ｉｃメモリ装置 |
| JPS62150438A (ja) * | 1985-12-24 | 1987-07-04 | Omron Tateisi Electronics Co | 制御機器のプログラムプロテクト装置 |
| JPS63650A (ja) * | 1986-06-19 | 1988-01-05 | Toshiba Corp | 半導体メモリ |
| JPH0434185B2 (ja) * | 1986-06-19 | 1992-06-05 | Tokyo Shibaura Electric Co | |
| JPS6368948A (ja) * | 1986-09-10 | 1988-03-28 | Sharp Corp | Ｉｃカ−ドに於けるデ−タ保護方式 |
| JPH08235026A (ja) * | 1995-03-01 | 1996-09-13 | Nec Corp | Ｃｐｕ動作異常検出システム |
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