JPS6368948A - Ｉｃカ−ドに於けるデ−タ保護方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は、マイクロプロセッサとメモリ（ＦＲＯＭ斗）
をプラスチックカードに内蔵させ、大量の情報に対して
、記憶あるいは演算等を行なえるようにし、キャシュレ
スカード、各種証明書、情報記憶カード等として使用さ
れるＩＣカードにおけるデータ保護方式に関するもので
ある。

〈従来技術〉 ＩＣカード内のデータ格納用メモリは、そのデータの内
容により、書き換えが必要な領域、書き換え可能な領域
、１′キ換え禁止領域に別けることができる。

従来ＩＣカードにおいては、上記メモリの管理をカード
内のマイクロプロセッサがそのプログラムにより行なっ
ていた。しかし、このプログラムは、外部からの手続き
により読み出される可能性があり、これを解読する事に
より、不正に上記メモリ内のデータを書き換える事がで
きる。また、内部プロセッサの暴走により、偶発的に書
き換えられる事もある。

〈発明の目的〉 本発明は、このようなデータの不正な書き換え等に対し
て、保護回路によりデータを保護する事を目的としてい
る。

〈発明の構成〉 本発明の、ＩＣカードに於けるデータ保護方式カードに
於いて、データ格納用メモリの１番地単位にブ／Ｌ／１
バイトあるいはワード）につき１ビットの書キ込み保護
ビット（ライトプロテクト拳ビット）を設け、１度書き
込みを実行した番地（書き込み保護ビットも含めて書き
込む）のデータについては上記書き込み保護ビットの内
容によりデータを書き換えることができない様保護する
ことを特徴とするものである。

〈実施例〉 ある。

図に於いて、ｌはプログラマブルメモリ！ｊ　（ＥＰＲ
ＣＭ又はＥＥＰＲＯＭ　　）、２はアドレスラッチ回路
、３は書き込みデータラッチと読み出しデータバッファ
回路、４はプログラマブルメモリに対する読み出し及び
書き込み制御回路、５はライトプロテクト・ビットによ
る書き込み禁止回路、６はプログラム信号発生回路であ
る。

また、Ｓｌはマイクロプロセッサがらのアドレス信号、
Ｓ２はマイクロプロセッサからのデータ入出力信号、Ｓ
３はラッチされたアドレス信号、Ｓ４はメモリの入出力
データ、Ｓ５はマイクロプロセッサからのメモリ・リー
ド・サイクルを示す信号、Ｓ６はマイクロプロセッサか
らのメモリ・ライト−サイクルを示す信号、Ｓ７はメモ
リ書き込み時アドレスをラッチする信号、Ｓ８はデータ
出力イネーブル信号、Ｓ９はメモリ書き込み時、読み出
したライトプロテクト・ビットの内容をラッチする信号
、ＳＩＯはメモリ書き込み時、書き込みデータをラッチ
する信号、Ｓｌｌはプログラマブルメモリ用プログラム
信号、Ｓ１２はプログラム信号の出力を禁止する信号、
５１３はライトプロテクト・ビットの読み出し信号、Ｓ
１４はライトプロテクト・ビットの書き込み信号、Ｓ１
５はマイクロプロセッサからのライトプロテクト書き込
み信号、５１６はプログラムタイマ起動信号である。

ブロック図における動作説明を行う。

ＩＣカード内のマイクロプロセッサが書き込み命令を実
行すると、実行サイクル中に、まずプログラマブルメモ
リ１の読み出しモードとなり、ライトプロテクト拳ビッ
トの内容を読み出す。読み出された信号５１３は、ラッ
チ信号Ｓ９により、書き込み禁止回路５にラッチされる
。その後、同一実行サイクル中のメモリｌの書き込みモ
ード時に、書き込みアドレスとデータを、アドレスラッ
チ回路２とデータラッチ回路３にセットする。

次に、マイクロプロセッサが、プログラム信号発生回路
６内のプログラムタイマ６１を起動する命令を実行する
事により、プログラムタイマ起動信号Ｓ１６がアクティ
ブとなり、タイマーを起動する。

これによりプログラム信号Ｓｌｌがアクティブとなり、
プログラマブルメモリ１の書き込みを開始する。

ところが、この時、前述の書き込み禁止回路５より出力
されているプログラム信号を禁止する信号Ｓ１２がアク
ティブであれば、これにより、プログラム信号発生回路
６から出力されるＳｌｌはアクティブとならず、プログ
ラマブルメモリｌの書き込みは行なわれない。

５１５の信号は、プログラマブルメモリ１に書き込むデ
ータの中で、プロテクトの必要があるデータを書き込む
時、アクティブとなり、データと共にデータラッチ回路
３にラックされ、メモリ１に書き込まれる。

プログラマブルメモリ１を読み出す際は、通常のマイク
ロプロセッサのメモリ・リードと同様で、アドレスラッ
チ回路２及びラッチ付データ双方向バッファ回路３は、
ともにバッファモードとすＦ）、ＳｌとＳ３及びＳ２と
Ｓ４は同一タイミングの同一レベル信号となる（上記タ
イミングは第３図参照）。

次に、具体的な回路例について説明する。

第２図及び第３図は、本発明の具体的な回路による実現
例とそのタイミング図を示す。

第２図において信号線上に付されている口内の記号は、
第１図ブロック図内の信号と対応しており、第３図の信
号名に付されているＳｘＸはこれと同様に対応する。

第２図において破線内に囲まれ、１角に九枠にて番号が
付けられている回路ブロックは、第１図ブロック図内の
各ブロックの番号と対応している。

第２図において第１図ブロック図内に記されていない信
号については以下にその信号の機能について説明する。

ｖｐｐ　：プログラマグルメモリ１用プログラム電圧供
給線 ＬＤＥ　；メモリ１の読み出し命令のデコード信号 ＳＴ　；メモリ１の書き込み命令（プロテクトｅビット
は書き込まない）のデコード 信号 ＳＴＰ　；メモリＩの書き込み命令（プロテクト・ビッ
トに書き込む）のデコード信号 Ｍ１　；命令のフェッチサイクルを示す信号ＲＥＳＥＴ
　；　リセット信号 ＴＭＯＶ；プログラム・タイマのオーバ・フローを示す
信号 各信号は、信号名の上にｒ７を付されたものは、アクテ
ィブ゛＋Ｌ　ｏｗＩＩ、さもなければ、アクティブ”Ｈ
ｉｇｈ”　　とする。

第２図の回路動作は、ブロック図における動作説明にて
記述したので省略する。

〈発明の効果〉 以上詳細に説明したように、本発明によれば、ＩＣカー
ドに於いて不正な書き換え等からデータを有効に保護す
ることができる、極めて有用なデータ保護方式を得るこ
とができるものである。

【図面の簡単な説明】

第１図はブロック図、第２図は回路構成図、第３図はタ
イミング図である。 符号の説明 １：プログラマ７’／ｌ／メモリ、２ニアドレスラッチ
回路、３：ラッチ付データ双方向バッファ回路、４：メ
モリ・リード／ライト制御回路、５：書き込み禁止回路
、６：プログラム信号発生回路。

Claims (1)

【特許請求の範囲】
1. １．データ処理用マイクロプロセッサとデータ格納用メ
   モリとをプラスチックカードに内蔵するＩＣカードに於
   いて、データ格納用メモリの１番地単位（ニブル，バイ
   トあるいはワード）につき１ビットの書き込み保護ビッ
   ト（ライトプロテクト・ビット）を設け、１度書き込み
   を実行した番地（書き込み保護ビットも含めて書き込む
   ）のデータについては上記書き込み保護ビットの内容に
   よりデータを書き換えることができない様保護すること
   を特徴とする、ＩＣカードに於けるデータ保護方式。