JPH05173887A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH05173887A JPH05173887A JP3354966A JP35496691A JPH05173887A JP H05173887 A JPH05173887 A JP H05173887A JP 3354966 A JP3354966 A JP 3354966A JP 35496691 A JP35496691 A JP 35496691A JP H05173887 A JPH05173887 A JP H05173887A
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- JP
- Japan
- Prior art keywords
- write
- memory
- command
- program
- signals
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- Pending
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Abstract
(57)【要約】
【目的】 ブロック化された複数のメモリから構成され
る記憶装置に於いて、プログラムの実行に必要のないメ
モリの記憶内容破壊を操作員に負担をかけずに防止でき
るようにする。 【構成】 ゲート５−１〜５−ｎは対応するメモリ４−
１〜４−ｎにライトストローブ信号ＷＳを供給するか否
かを制御する。プログラムの実行開始時に、ＣＰＵ１か
らそのプログラムを実行するために必要となるメモリを
示す情報を含む書き込み解除指令が加えられると、デコ
ード回路６は上記情報が示すメモリ対応のゲートのみを
ライトストローブ信号ＷＳを通過させる状態にする信号
ＯＮ１〜ＯＮｎ，ＯＦＦ１〜ＯＦＦｎを出力する。ラッ
チ回路７はこれらの信号ＯＮ１〜ＯＮｎ，ＯＦＦ１〜Ｏ
ＦＦｎをラッチし、ラッチした信号に基づいて各ゲート
５−１〜５−ｎを制御する信号ＩＮＨ１〜ＩＮＨｎを出
力する。
る記憶装置に於いて、プログラムの実行に必要のないメ
モリの記憶内容破壊を操作員に負担をかけずに防止でき
るようにする。 【構成】 ゲート５−１〜５−ｎは対応するメモリ４−
１〜４−ｎにライトストローブ信号ＷＳを供給するか否
かを制御する。プログラムの実行開始時に、ＣＰＵ１か
らそのプログラムを実行するために必要となるメモリを
示す情報を含む書き込み解除指令が加えられると、デコ
ード回路６は上記情報が示すメモリ対応のゲートのみを
ライトストローブ信号ＷＳを通過させる状態にする信号
ＯＮ１〜ＯＮｎ，ＯＦＦ１〜ＯＦＦｎを出力する。ラッ
チ回路７はこれらの信号ＯＮ１〜ＯＮｎ，ＯＦＦ１〜Ｏ
ＦＦｎをラッチし、ラッチした信号に基づいて各ゲート
５−１〜５−ｎを制御する信号ＩＮＨ１〜ＩＮＨｎを出
力する。
Description
【０００１】
【産業上の利用分野】本発明はブロック化された複数の
メモリから構成される記憶装置に関し、特に、プログラ
ムの実行に必要のないメモリの記憶内容の破壊を防ぐこ
とができる記憶装置に関する。
メモリから構成される記憶装置に関し、特に、プログラ
ムの実行に必要のないメモリの記憶内容の破壊を防ぐこ
とができる記憶装置に関する。
【０００２】
【従来の技術】複数のブロック化されたメモリから構成
されるマイクロコンピュータの外部記憶装置等の記憶装
置に於いては、ソフトウェアの製造過程に於けるデバッ
クの段階等に於いて記憶内容の破壊を防ぐため、従来よ
り書き込みの禁止，解除を制御するということが行なわ
れている。
されるマイクロコンピュータの外部記憶装置等の記憶装
置に於いては、ソフトウェアの製造過程に於けるデバッ
クの段階等に於いて記憶内容の破壊を防ぐため、従来よ
り書き込みの禁止，解除を制御するということが行なわ
れている。
【０００３】ところで、記憶装置に対する書き込みの禁
止，解除を制御する場合、従来は、記憶装置に書き込み
禁止信号，書き込み解除信号に応答してＣＰＵから出力
されるライトストローブ信号を無効，有効にするゲート
を設け、必要に応じて書き込み禁止信号，書き込み解除
信号を記憶装置に与えることにより、書き込みの禁止，
解除を制御するようにしている。即ち、従来は、書き込
み禁止信号，書き込み解除信号により記憶装置全体に対
する書き込み禁止，解除を制御するようにしている。
止，解除を制御する場合、従来は、記憶装置に書き込み
禁止信号，書き込み解除信号に応答してＣＰＵから出力
されるライトストローブ信号を無効，有効にするゲート
を設け、必要に応じて書き込み禁止信号，書き込み解除
信号を記憶装置に与えることにより、書き込みの禁止，
解除を制御するようにしている。即ち、従来は、書き込
み禁止信号，書き込み解除信号により記憶装置全体に対
する書き込み禁止，解除を制御するようにしている。
【０００４】また、この他にも、記憶装置を構成する各
メモリにディップスイッチをそれぞれ設け、各ディップ
スイッチの操作により、各メモリに対する書き込み禁
止，解除を制御するということも行なわれている。
メモリにディップスイッチをそれぞれ設け、各ディップ
スイッチの操作により、各メモリに対する書き込み禁
止，解除を制御するということも行なわれている。
【０００５】
【発明が解決しようとする課題】上述した従来技術の
内、前者は記憶装置を構成する個々のメモリに対して書
き込み禁止，書き込み解除を制御することができないた
め、次のような問題があった。
内、前者は記憶装置を構成する個々のメモリに対して書
き込み禁止，書き込み解除を制御することができないた
め、次のような問題があった。
【０００６】即ち、記憶装置に対する書き込みを行なわ
ないプログラムの実行時には書き込み禁止信号によって
記憶装置全体に対する書き込みを禁止しておけば、上記
プログラムに不正な書き込みを行なうバグがあっても、
記憶内容が破壊されることはない。
ないプログラムの実行時には書き込み禁止信号によって
記憶装置全体に対する書き込みを禁止しておけば、上記
プログラムに不正な書き込みを行なうバグがあっても、
記憶内容が破壊されることはない。
【０００７】しかし、プログラムが記憶装置に対する書
き込みを行なうものである場合は、書き込み禁止信号に
よって書き込みを禁止すると、プログラム本来の動作が
行なわれないので、書き込みを禁止することはできな
い。このため、プログラムにバグが存在し、上記プログ
ラムが本来使用するメモリに対して不正な書き込みが行
なわれた場合は勿論、上記プログラムが本来使用しない
メモリに対して書き込みが行なわれた場合も記憶内容の
破壊を防ぐことができないという問題がある。
き込みを行なうものである場合は、書き込み禁止信号に
よって書き込みを禁止すると、プログラム本来の動作が
行なわれないので、書き込みを禁止することはできな
い。このため、プログラムにバグが存在し、上記プログ
ラムが本来使用するメモリに対して不正な書き込みが行
なわれた場合は勿論、上記プログラムが本来使用しない
メモリに対して書き込みが行なわれた場合も記憶内容の
破壊を防ぐことができないという問題がある。
【０００８】また、後者によれば、記憶装置を構成する
各メモリ毎に書き込み禁止，解除を制御することができ
るため、プログラムが本来使用しないメモリのみを書き
込み禁止にすることができる。従って、プログラムにバ
グが存在し、不正な書き込みが行なわれても、それが本
来使用しないメモリに対するものであるときは記憶内容
の破壊を防ぐことができる。しかし、後者はディップス
イッチの操作により書き込み禁止，解除を制御しなけれ
ばならないため、操作員に負担がかかるという問題があ
った。
各メモリ毎に書き込み禁止，解除を制御することができ
るため、プログラムが本来使用しないメモリのみを書き
込み禁止にすることができる。従って、プログラムにバ
グが存在し、不正な書き込みが行なわれても、それが本
来使用しないメモリに対するものであるときは記憶内容
の破壊を防ぐことができる。しかし、後者はディップス
イッチの操作により書き込み禁止，解除を制御しなけれ
ばならないため、操作員に負担がかかるという問題があ
った。
【０００９】本発明の目的は、操作員に負担をかけるこ
となく、プログラムの実行に必要のないメモリの記憶内
容が破壊されないようにすることができる記憶装置を提
供することにある。
となく、プログラムの実行に必要のないメモリの記憶内
容が破壊されないようにすることができる記憶装置を提
供することにある。
【００１０】
【課題を解決するための手段】本発明は上記目的を達成
するため、ブロック化された複数のメモリから構成され
る記憶装置に於いて、前記各メモリ対応に設けられ、対
応するメモリにライトストローブ信号を供給するか否か
を制御するゲートと、書き込み禁止指令に応答して前記
各ゲートの状態を、ライトストローブ信号を対応するメ
モリに供給しない状態にし、書き込み解除指令に応答し
て該書き込み解除指令が書き込み禁止解除を指示するメ
モリに対応するゲートの状態を、ライトストローブ信号
を対応するメモリに供給する状態にする制御手段とを設
けたものである。
するため、ブロック化された複数のメモリから構成され
る記憶装置に於いて、前記各メモリ対応に設けられ、対
応するメモリにライトストローブ信号を供給するか否か
を制御するゲートと、書き込み禁止指令に応答して前記
各ゲートの状態を、ライトストローブ信号を対応するメ
モリに供給しない状態にし、書き込み解除指令に応答し
て該書き込み解除指令が書き込み禁止解除を指示するメ
モリに対応するゲートの状態を、ライトストローブ信号
を対応するメモリに供給する状態にする制御手段とを設
けたものである。
【００１１】
【作用】書き込み禁止指令を制御手段に加えることによ
り、記憶装置を構成する各メモリ対応に設けられている
ゲートは全てライトストローブ信号を対応するメモリに
供給しない状態になる。即ち、全てのメモリが書き込み
禁止状態になる。
り、記憶装置を構成する各メモリ対応に設けられている
ゲートは全てライトストローブ信号を対応するメモリに
供給しない状態になる。即ち、全てのメモリが書き込み
禁止状態になる。
【００１２】書き込み解除指令を制御手段に加えること
により、記憶装置を構成するメモリの内、書き込み解除
指令によって書き込み禁止の解除を指示されたメモリに
対応するゲートのみがライトストローブ信号を対応する
メモリに供給できる状態になる。即ち、書き込み解除指
令によって指示されたメモリのみが書き込み可能状態に
なり、他のメモリは書き込み禁止状態になる。
により、記憶装置を構成するメモリの内、書き込み解除
指令によって書き込み禁止の解除を指示されたメモリに
対応するゲートのみがライトストローブ信号を対応する
メモリに供給できる状態になる。即ち、書き込み解除指
令によって指示されたメモリのみが書き込み可能状態に
なり、他のメモリは書き込み禁止状態になる。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【００１４】図１は本発明の実施例のブロック図であ
り、ＣＰＵ１と、アドレスバス２と、データバス３と、
ブロック化されたｎ個のメモリ４−１〜４−ｎと、各メ
モリ４−１〜４−ｎに対応して設けられたゲート５−１
〜５−ｎと、デコード回路６と、ラッチ回路７とから構
成されている。
り、ＣＰＵ１と、アドレスバス２と、データバス３と、
ブロック化されたｎ個のメモリ４−１〜４−ｎと、各メ
モリ４−１〜４−ｎに対応して設けられたゲート５−１
〜５−ｎと、デコード回路６と、ラッチ回路７とから構
成されている。
【００１５】メモリ４−１〜４−ｎはＣＰＵ１からアド
レスバス２を介してアドレスが加えられ、且つリードス
トローブ信号ＲＳが加えられることにより、上記アドレ
スに書き込まれているデータをデータバス３に出力す
る。また、ＣＰＵ１からアドレスバス２，データバス３
を介してアドレス，データが加えられ、且つゲート５−
１〜５−ｎを介してライトストローブ信号ＷＳが加えら
れることにより、上記アドレスに上記データを格納す
る。
レスバス２を介してアドレスが加えられ、且つリードス
トローブ信号ＲＳが加えられることにより、上記アドレ
スに書き込まれているデータをデータバス３に出力す
る。また、ＣＰＵ１からアドレスバス２，データバス３
を介してアドレス，データが加えられ、且つゲート５−
１〜５−ｎを介してライトストローブ信号ＷＳが加えら
れることにより、上記アドレスに上記データを格納す
る。
【００１６】デコード回路６は指令ストローブ信号ＣＳ
が加えられることにより、ＣＰＵ１からデータバス３を
介して加えられる書き込み禁止指令，書き込み解除指令
を解読する。書き込み禁止指令はメモリ４−１〜４−ｎ
に対する書き込みを全て禁止することを指示する指令で
ある。書き込み解除指令は書き込み禁止の解除を指示す
る指令であり、書き込み禁止を解除するメモリを示す情
報が含まれている。
が加えられることにより、ＣＰＵ１からデータバス３を
介して加えられる書き込み禁止指令，書き込み解除指令
を解読する。書き込み禁止指令はメモリ４−１〜４−ｎ
に対する書き込みを全て禁止することを指示する指令で
ある。書き込み解除指令は書き込み禁止の解除を指示す
る指令であり、書き込み禁止を解除するメモリを示す情
報が含まれている。
【００１７】デコード回路６はＣＰＵ１からデータバス
３を介して書き込み禁止指令が加えられた場合は、それ
を解読して書き込み禁止信号ＯＮ１〜ＯＮｎを全て
“１”にし、書き込み解除信号ＯＦＦ１〜ＯＦＦｎを全
て“０”にする。
３を介して書き込み禁止指令が加えられた場合は、それ
を解読して書き込み禁止信号ＯＮ１〜ＯＮｎを全て
“１”にし、書き込み解除信号ＯＦＦ１〜ＯＦＦｎを全
て“０”にする。
【００１８】また、メモリ４−ｊ（１≦ｊ≦ｎ）に対す
る書き込み解除指令が加えられた場合は、それを解読し
て書き込み禁止信号ＯＮ１〜ＯＮｎの内、メモリ４−ｊ
に対応する書き込み禁止信号ＯＮｊのみを“０”とし、
書き込み解除信号ＯＦＦ１〜ＯＦＦｎの内、メモリ４−
ｊに対応する書き込み解除信号ＯＦＦｊのみを“１”と
する。
る書き込み解除指令が加えられた場合は、それを解読し
て書き込み禁止信号ＯＮ１〜ＯＮｎの内、メモリ４−ｊ
に対応する書き込み禁止信号ＯＮｊのみを“０”とし、
書き込み解除信号ＯＦＦ１〜ＯＦＦｎの内、メモリ４−
ｊに対応する書き込み解除信号ＯＦＦｊのみを“１”と
する。
【００１９】ラッチ回路７はデコード回路６の出力信号
ＯＮ１〜ＯＮｎ，ＯＦＦ１〜ＯＦＦｎをラッチし、ラッ
チした書き込み禁止信号ＯＮｊ，書き込み解除信号ＯＦ
Ｆｊがそれぞれ“１”，“０”の場合は書き込み禁止解
除信号ＩＮＨｊを“０”とし、“０”，“１”の場合は
書き込み禁止解除信号ＩＮＨｊを“１”とする。尚、初
期状態に於いては、ラッチ回路７から出力される書き込
み禁止解除信号ＩＮＨ１〜ＩＮＨｎは全て“０”になっ
ているとする。
ＯＮ１〜ＯＮｎ，ＯＦＦ１〜ＯＦＦｎをラッチし、ラッ
チした書き込み禁止信号ＯＮｊ，書き込み解除信号ＯＦ
Ｆｊがそれぞれ“１”，“０”の場合は書き込み禁止解
除信号ＩＮＨｊを“０”とし、“０”，“１”の場合は
書き込み禁止解除信号ＩＮＨｊを“１”とする。尚、初
期状態に於いては、ラッチ回路７から出力される書き込
み禁止解除信号ＩＮＨ１〜ＩＮＨｎは全て“０”になっ
ているとする。
【００２０】ゲート５−１〜５−ｎの一方の入力端子に
はＣＰＵ１からのライトストローブ信号ＷＳが入力さ
れ、他方の入力端子には書き込み禁止解除信号ＩＮＨ１
〜ＩＮＨｎが入力される。そして、両者の論理積がゲー
ト５−１〜５−ｎから出力される。
はＣＰＵ１からのライトストローブ信号ＷＳが入力さ
れ、他方の入力端子には書き込み禁止解除信号ＩＮＨ１
〜ＩＮＨｎが入力される。そして、両者の論理積がゲー
ト５−１〜５−ｎから出力される。
【００２１】次に、本実施例の動作について説明する。
【００２２】ＣＰＵ１が実行するプログラムの開始部分
には、メモリ４−１〜４−ｎの内、そのプログラムの実
行に必要となるメモリに対する書き込み解除指令が埋込
まれている。今、例えば、上記プログラムの実行に必要
となるメモリがメモリ４−１，４−２の２つであるとす
ると、プログラムの開始部分にはメモリ４−１，４−２
に対する書き込み解除指令が埋込まれることになる。
には、メモリ４−１〜４−ｎの内、そのプログラムの実
行に必要となるメモリに対する書き込み解除指令が埋込
まれている。今、例えば、上記プログラムの実行に必要
となるメモリがメモリ４−１，４−２の２つであるとす
ると、プログラムの開始部分にはメモリ４−１，４−２
に対する書き込み解除指令が埋込まれることになる。
【００２３】ＣＰＵ１は上記書き込み解除指令を実行す
ると、指令ストローブ信号ＣＳを出力すると共に、デー
タバス３を介してデコード回路６にメモリ４−１，４−
２の書き込み禁止を解除することを指示する書き込み解
除指令を出力する。
ると、指令ストローブ信号ＣＳを出力すると共に、デー
タバス３を介してデコード回路６にメモリ４−１，４−
２の書き込み禁止を解除することを指示する書き込み解
除指令を出力する。
【００２４】この書き込み解除指令が加えられると、デ
コード回路６は書き込み禁止信号ＯＮ１〜ＯＮｎの内、
書き込み禁止信号ＯＮ１，ＯＮ２のみを“０”とし、書
き込み解除信号ＯＦＦ１〜ＯＦＦｎの内、書き込み解除
信号ＯＦＦ１，ＯＦＦ２のみを“１”とする。
コード回路６は書き込み禁止信号ＯＮ１〜ＯＮｎの内、
書き込み禁止信号ＯＮ１，ＯＮ２のみを“０”とし、書
き込み解除信号ＯＦＦ１〜ＯＦＦｎの内、書き込み解除
信号ＯＦＦ１，ＯＦＦ２のみを“１”とする。
【００２５】ラッチ回路７はデコード回路６から出力さ
れた書き込み禁止信号ＯＮ１〜ＯＮｎ，書き込み解除信
号ＯＦＦ１〜ＯＦＦｎをラッチする。この時、組になっ
ている書き込み禁止信号ＯＮｊ，書き込み解除信号ＯＦ
Ｆｊの内、書き込み禁止信号ＯＮｊが“０”で、書き込
み解除信号ＯＦＦｊが“１”になっているのは、書き込
み禁止信号ＯＮ１と書き込み解除信号ＯＦＦ１との組
と、書き込み禁止信号ＯＮ２と書き込み解除信号ＯＦＦ
２との組だけであるので、ラッチ回路７は書き込み禁止
解除信号ＩＮＨ１〜ＩＮＨｎの内、書き込み禁止解除信
号ＩＮＨ１，ＩＮＨ２のみを“１”する。
れた書き込み禁止信号ＯＮ１〜ＯＮｎ，書き込み解除信
号ＯＦＦ１〜ＯＦＦｎをラッチする。この時、組になっ
ている書き込み禁止信号ＯＮｊ，書き込み解除信号ＯＦ
Ｆｊの内、書き込み禁止信号ＯＮｊが“０”で、書き込
み解除信号ＯＦＦｊが“１”になっているのは、書き込
み禁止信号ＯＮ１と書き込み解除信号ＯＦＦ１との組
と、書き込み禁止信号ＯＮ２と書き込み解除信号ＯＦＦ
２との組だけであるので、ラッチ回路７は書き込み禁止
解除信号ＩＮＨ１〜ＩＮＨｎの内、書き込み禁止解除信
号ＩＮＨ１，ＩＮＨ２のみを“１”する。
【００２６】この結果、ゲート５−１〜５−ｎの内、ゲ
ート５−１，５−２のみがライトストローブ信号ＷＳを
通す状態になる。即ち、ゲート５−１，５−２に対応す
るメモリ４−１，４−２のみが書き込み可能な状態とな
り、他のゲート５−３〜５−ｎに対応するメモリ４−３
〜４−ｎは書き込み禁止状態となる。
ート５−１，５−２のみがライトストローブ信号ＷＳを
通す状態になる。即ち、ゲート５−１，５−２に対応す
るメモリ４−１，４−２のみが書き込み可能な状態とな
り、他のゲート５−３〜５−ｎに対応するメモリ４−３
〜４−ｎは書き込み禁止状態となる。
【００２７】従って、ＣＰＵ１が実行しているプログラ
ムに、メモリ４−１，４−２以外のメモリ４−３〜４−
ｎに対する不正な書き込みを行なうバグが存在しても、
それによってメモリ４−３〜４−ｎの記憶内容が破壊さ
れることはない。
ムに、メモリ４−１，４−２以外のメモリ４−３〜４−
ｎに対する不正な書き込みを行なうバグが存在しても、
それによってメモリ４−３〜４−ｎの記憶内容が破壊さ
れることはない。
【００２８】また、ＣＰＵ１が実行するプログラムの終
了部分には、書き込み禁止指令が埋込まれており、ＣＰ
Ｕ１は上記書き込み禁止指令を実行することにより、指
令ストローブ信号ＣＳを出力すると共に、データバス３
を介してデコード回路６に書き込み禁止指令を加える。
了部分には、書き込み禁止指令が埋込まれており、ＣＰ
Ｕ１は上記書き込み禁止指令を実行することにより、指
令ストローブ信号ＣＳを出力すると共に、データバス３
を介してデコード回路６に書き込み禁止指令を加える。
【００２９】これにより、デコード回路６は書き込み禁
止信号ＯＮ１〜ＯＮｎを全て“１”にし、書き込み解除
信号ＯＦＦ１〜ＯＦＦｎを全て“０”にする。
止信号ＯＮ１〜ＯＮｎを全て“１”にし、書き込み解除
信号ＯＦＦ１〜ＯＦＦｎを全て“０”にする。
【００３０】デコード回路６から出力された書き込み禁
止信号ＯＮ１〜ＯＮｎ，書き込み解除信号ＯＦＦ１〜Ｏ
ＦＦｎはラッチ回路７にラッチされる。この時、組にな
っている書き込み禁止信号ＯＮｊ，書き込み解除信号Ｏ
ＦＦｊの内、書き込み禁止信号ＯＮｊが“０”で、書き
込み解除信号ＯＦＦｊが“１”になっている組はないの
で、ラッチ回路７から出力される書き込み禁止解除信号
ＩＮＨ１〜ＩＮＨｎは全て“０”となる。
止信号ＯＮ１〜ＯＮｎ，書き込み解除信号ＯＦＦ１〜Ｏ
ＦＦｎはラッチ回路７にラッチされる。この時、組にな
っている書き込み禁止信号ＯＮｊ，書き込み解除信号Ｏ
ＦＦｊの内、書き込み禁止信号ＯＮｊが“０”で、書き
込み解除信号ＯＦＦｊが“１”になっている組はないの
で、ラッチ回路７から出力される書き込み禁止解除信号
ＩＮＨ１〜ＩＮＨｎは全て“０”となる。
【００３１】これにより、ゲート５−１〜５−ｎは全て
書き込みストローブ信号ＷＳを通さない状態になるの
で、各メモリ４−１〜４−ｎは書き込み禁止状態にな
る。
書き込みストローブ信号ＷＳを通さない状態になるの
で、各メモリ４−１〜４−ｎは書き込み禁止状態にな
る。
【００３２】
【発明の効果】以上説明したように本発明は、記憶装置
を構成する各メモリ対応に、対応するメモリにライトス
トローブ信号を供給するか否かを制御するゲートを設け
ると共に、書き込み禁止指令，書き込み解除指令に応答
して各ゲートの状態を制御する制御手段を設けたもので
ある。従って、プログラムの開始部分にそのプログラム
の実行に必要となるメモリに対する書き込み解除指令を
埋込み、プログラムの終了部分に書き込み禁止指令を埋
込んでおくことにより、操作員に負担をかけることな
く、プログラムの実行に必要のないメモリの記憶内容が
バク等により破壊されないようにすることができる効果
がある。
を構成する各メモリ対応に、対応するメモリにライトス
トローブ信号を供給するか否かを制御するゲートを設け
ると共に、書き込み禁止指令，書き込み解除指令に応答
して各ゲートの状態を制御する制御手段を設けたもので
ある。従って、プログラムの開始部分にそのプログラム
の実行に必要となるメモリに対する書き込み解除指令を
埋込み、プログラムの終了部分に書き込み禁止指令を埋
込んでおくことにより、操作員に負担をかけることな
く、プログラムの実行に必要のないメモリの記憶内容が
バク等により破壊されないようにすることができる効果
がある。
【図１】本発明の実施例のブロック図である。
１…ＣＰＵ ２…アドレスバス ３…データバス ４−１〜４−ｎ…メモリ ５−１〜５−ｎ…ゲート ６…デコード回路 ７…ラッチ回路
Claims (2)
- 【請求項１】 ブロック化された複数のメモリから構成
される記憶装置に於いて、 前記各メモリ対応に設けられ、対応するメモリにライト
ストローブ信号を供給するか否かを制御するゲートと、 書き込み禁止指令に応答して前記各ゲートの状態を、ラ
イトストローブ信号を対応するメモリに供給しない状態
にし、書き込み解除指令に応答して該書き込み解除指令
が書き込み禁止解除を指示するメモリに対応するゲート
の状態を、ライトストローブ信号を対応するメモリに供
給する状態にする制御手段とを含むことを特徴とする記
憶装置。 - 【請求項２】 前記制御手段は前記書き込み禁止指令及
び前記書き込み解除指令を解読して前記各ゲートに対す
る制御信号を生成するデコード回路と、 該デコード回路で生成された制御信号をラッチし、前記
各ゲートに供給するラッチ回路とから構成されることを
特徴とする請求項１記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3354966A JPH05173887A (ja) | 1991-12-20 | 1991-12-20 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3354966A JPH05173887A (ja) | 1991-12-20 | 1991-12-20 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05173887A true JPH05173887A (ja) | 1993-07-13 |
Family
ID=18441080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3354966A Pending JPH05173887A (ja) | 1991-12-20 | 1991-12-20 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05173887A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6108235A (en) * | 1998-04-22 | 2000-08-22 | Fujitsu Limited | Memory device |
| DE10057163A1 (de) * | 2000-11-16 | 2002-05-23 | Gruetzediek Ursula | Verfahren zur Herstellung von Halbleiterbauelementen mit Schottky-Übergängen |
-
1991
- 1991-12-20 JP JP3354966A patent/JPH05173887A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6108235A (en) * | 1998-04-22 | 2000-08-22 | Fujitsu Limited | Memory device |
| DE10057163A1 (de) * | 2000-11-16 | 2002-05-23 | Gruetzediek Ursula | Verfahren zur Herstellung von Halbleiterbauelementen mit Schottky-Übergängen |
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