JPH0488448A - プログラムエリアの保護装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｊ発明の目的〕 （産業上の利用分野） 本発明はプログラムを不揮発性メモリから揮発性メモリ
（ＲＡＭ）のプログラムエリアにロードすることにより
動作するシステムにおける前記プログラムエリアの保護
装置に関する。

（従来の技術） 従来この種のシステムは、電源が投入されると、先ずＣ
ＰＵはＩ　Ｐ　Ｌ　（Ｉ　ｎ１ｔｉａｌ　　ｐｒｏｇｒ
ａｅ＋Ｌ　ｏｄｅｒ　）を動作させて、不揮発性メモリ
に格納されているプログラムを読み出してＲＡＭ上のプ
ログラムエリアにロードする動作が行われる。その後、
前記ＣＰＵは前記ロードされたプログラムを実行するこ
とにより、システムが動作状態になる。

このような、システムの動作状態にて、前記ＣＰｔ、’
が何等かの原因にて暴走することがある。このようなＣ
ＰＵの暴走が生じた場合、通常のシステム（例えばパー
ソナルコンピュータ等）ではリセットをかけて、−旦Ｃ
ＰＵの動作を停止させた後、再び不揮発性メモリからプ
ログラムを前記ＲＡＭ上にロードすることにより、シス
テムを正常復旧させることができる。

しかし、オンライン通信系を構成するシステムでは、前
記ＣＰＵの暴走が生じた場合の障害時に前記ＲＡＭ上に
残っているデータが重要な意味を持つため、前記ＣＰＵ
の暴走時にリセットをかけて、前記ＲＡＭ上に残ってい
るデータまでも消去してしまと、障害原因解析作業に重
大な支障を来すことになる。そこで、このようなシステ
ムでは、前記ＣＰＵの暴走が生じた場合、暴走監視機構
〈通常のＣＰＵには備えられている）により割り込みを
かけて、データ退避プロクラムを動作させ、前記ＣＰＵ
の暴走をとめると共に、前記ＲＡＭ上に残っているデー
タを読み出して別のエリアに退避させることが行われる
。

しかし、前記ＣＰＵの暴走の状況によっては、ＲＡＭ上
のデータ退避プロクラムまでも破壊してしまう場合があ
り、このような状態になると、例え、ＲＡＭ上にデータ
が残っていても、これを外部に読み出して障害解析に供
することができないという欠点があった。

（発明が解決しようとする課題） プログラムを不揮発性メモリからＲＡＭ上のプログラム
エリアにロードすることにより動作するシステムでは、
ＣＰＵが暴走すると、前記ＲＡＭ上にロードされたＣＰ
Ｕ暴走停止用の保守プログラム（前記データ退避プロク
ラムに相当〉までもが破壊されてしまい、ＣＰＵの暴走
が止まらないばかりか、前記ＲＡＭ上に残されているデ
ータを読み出せなくなってしまい、障害原因解析作業に
重大な支障をきたすという欠点があった。

そこで本発明は上記の欠点を除去するもので、ＲＡＭ上
にロードされたプログラムの全部又は−部をＣＰＵの暴
走による破壊から確実に保護することができるプログラ
ムエリアの保護装置を提供することを目的としている。

〔発明の構成〕

（課題を解決するための手段〉 本発明はシステム立ち上げ時、不揮発性メモリに格納さ
れているプログラムを揮発性のメモリにロードした後、
このロードしたプログラムを実行するＣＰＵを備えたシ
ステムにおいて、前記ＣＰＵによってセットされると特
定の信号を発生し、且つこのＣＰＵによってはリセット
されない信号発生手段と、この信号発生手段から発生さ
れる前記特定信号により前記ＣＰＵから発生される書き
込み信号を無効として前記揮発性のメモリの特定のエリ
アを書き込み禁止にする書き込み禁止手段と、前記ＣＰ
Ｕのプログラムロード処理後、このＣＰＵにより前記書
き込み禁止手段をセット状態にする制御手段とを具備し
て成る構成を有する。

（作用） 本発明のプログラムエリアの保護装置において、信号発
生手段は前記ＣＰＵによってセットされると特定の信号
を発生し、且つこのＣＰＵによってはリセットされない
。書き込み禁止手段は前記信号発生手段から発生される
前記特定信号により前記ＣＰＵから発生される書き込み
信号を無効として前記揮発性のメモリの特定のエリアを
書き込み禁止にする。制御手段は前記ＣＰＵのプログラ
ムロード処理後、このＣＰＵにより前記書き込み禁止手
段をセット状態にする。

（実施例） 以下、本発明の一実施例を図面を参照して説明する。第
１図は本発明のプログラムエリアの保護装置を備えたシ
ステムの一実施例を示したブロック図である。１はプロ
グラムを実行して各種ジョブを実行するＣＰＵ、２はＣ
ＰＵＩから出力されたアドレスをラッチするローカルア
ドレスラッチ、３はローカルアドレスバスバッファ、４
はアドレスをデコードしてチップセレクト信号を作出す
るアドレスデコーダ、５はＩＰＬ等が格納されているＲ
ＯＭ、６はプログラムやデータがロードされるＲＡＭ、
７はローカルアドレスバス１０とシステムバス１２を分
離するシステムアドレスバッファ、８はローカルデータ
バス１１とシステムバス１２を分離するシステムデータ
バッファ、９はＣＰＵアドレス／データ多重バス、１０
はアドレスを伝送するローカルアドレスバス、１１はデ
ータを伝送するローカルデータバス、１２はシステムバ
ス、１３はＲＡＭ６にロードするプログラムを格納して
いる不揮発性のシステムメモリ、１４は外部のパーソナ
ルコンピュータ等を接ａするインタフェースである。

第２図は第１図に示したＲＡＭ６とその周辺回路から成
る本発明のプログラムエリアの保護装置の一実施例を示
したブロック図である。ＲＡＭ６の端子Ａにローカルア
ドレスバス１０が接続され、端子りにローカルデータバ
ス１１が接続され、端子ＣＨにチップセレクト信号２０
が入力され、端子ＯＥにメモリリード信号２１が入力さ
れている。

また、ナントゲート（書き込み禁止手段）１５の一方の
端子にはメモリライト信号２２が、他方の端子にはＤＯ
回路（信号発生手段）１６からの出力信号が入力されて
いる。このナントゲート１５の出力信号はＲＡＭ６の端
子Ｗに入力される。

なお、ＤＯ回＃１１６はＣＰＵＩによって所定の値が書
込まれるようになっており、また、リセット信号２６に
よってその出力がディスエーブルされるようになってい
る。ここで、第１図に示したＣＰＵＩは制御手段を構成
している。

次に本実施例の動作について説明する。電源投入時、Ｃ
ＰＵＩはＩＰＬをロードするためのアドレスを出力する
。このアドレスはローカルアドレスラッチ２にてラッチ
されて、ローカルアドレスバス１０上に前記アドレスが
送出される。アドレスデコーダ４はこのアドレスをデコ
ードして、ＲＯＭ５をセレクトするチップセレクト信号
を図示されない制御信号線を介してＲＯＭ５に出力する
。

これによりＲＯＭ５の前記アドレスで指定されたエリア
からＩＰＬが読み出され、これがローカルデータバス１
１、ローカルデータバスバッファ３を介してＣＰＵＩに
読み込まれる。

これによりＣＰＵＩは前記ＩＰＬを実行すべく、先ずシ
ステムメモリ１３の読み出しアドレスをローカルアドレ
スラッチ２、ローカルアドレスバス１０、システムアド
レスバッファ７を介してシステムバス１２上に出力する
。これによりアドレスデコーダ４は前記アドレスをデコ
ードしてシステムメモリ１３をセレクトするチップセレ
クト信号を図示されない制御信号を介してシステムメモ
リ１３に出力する。これにより、システムメモリ１３か
らプログラムが読み出され、これがシステムバス１２、
システムデータバッファ８、ローカルデータバッファ１
１、ローカルデータバスバッファ３を介してＣＰＵＩに
読み込まれる。ＣＰＵ１は次に読み出したプログラムの
書き込みアドレスをローカルアドレスラッチ２を介して
ローカルアドレスバス１０上に出力する。これによりア
ドレスデコーダ４は前記アドレスをデコードしてＲＡＭ
６を選択するチップセレクト信号を図示されない制御信
号線を介してＲＡＭ６に出力する。これと共にＣＰＵＩ
は前記読み込んだプログラムをローカルデータバスバッ
ファ３を介してローカルデータバス１１上に出力する。

このため、ＲＡＭ６の前記アドレスで指定されたエリア
に前記プログラムが書込まれる。ＣＰＵＩはこの様な動
作を繰り返して、システムメモリ１３からプログラムを
読み出して、これをＲＡＭ６上にロードする。

尚、このＲＡＭ６は複数枚有るが、ここではＣＰＵ１に
割り込みがかかった時にどのプログラムを動かすかを指
定するプログラム起動用テーブルと、保守用のデータ退
避用プログラムが第２図に示した一枚の特定のＲＡＭ６
上にロードしておくものとする。

ＣＰＵＩはＲＡＭ６にプログラムをロードして各部を初
期化すると、最後に第２図のＤｏ回路１５に特定の値を
書き込んでこれをセット状態にする。これによりＤＯ回
路の出力はハイレベルとなり、ナントゲート１５はメモ
リライト信号２２に拘りなく、その出力を常にハイレベ
ルとして、ＲＡＭ６を書き込み禁止とする。しかも、Ｄ
Ｏ回Ｈ１５は一度前記値を書き込んでセットしてしまう
と、前記Ｄｏ回路１５をリセットすることはできず、こ
のＤ○回路１５は電源投入時にハード的に発生されるリ
セット信号２６のみによってのみリセットされるだけに
なる。次にＣＰＵＩはＲＡＭ６にロードしたプログラム
の実行を開始して、例えば、オンライン通信系に関わる
処理を行い、その時、得られたデータをＲＡＭ６のデー
タエリアに書込む。

このような状態にて、前記ＣＰＵＩが何等かの原因によ
り暴走した場合、暴走監視機構がＮＭＩ（マスク不能割
り込み）を前記ＣＰＵ１に入れると、ＣＰｔ１ｌは暴走
を停止して第２図に示したＲＡＭ６上のプログラム起動
用テーブルにアクセスして、データ退避用プログラムを
実行する。この場合、インタフェース１４を介して障害
原因解析用のパーソナルコンピュータを接続しておけば
、ＣＰＵＩはＲＡＭ６のデータを読み出すアドレスをロ
ーカルアドレスラッチ２を介してローカルアドレスバス
１０上に送出する。これによりアドレスデコーダ４は前
記アドレスをデコードしてＲＡＭ６を選択するなめ、こ
のアドレスで指定されたデータがデータバス１１上に読
み出されるため、これらデータはインタフェース１４を
介して外部のパーソナルコンピュータに退避される。

その後、システムの電源を一旦オフした後、再度電源を
投入すれば、システムメモリ１３からプログラムがＲＡ
Ｍ６上にロードされて、システムは正常復旧する。

本実施例によれば、ＣＰｔＪｌが暴走して第２図に示し
たＲＡＭ６の内容を書き替えるべくメモリライト信号２
２をイネーブルとしても、ナントゲート１４に阻止され
、ＲＡＭ６は書込み禁止状態を保持するため、どのよう
な暴走が起ころうとも、このＲＡＭ６内のプログラム起
動用テーブルと保守用のデータ退避用プログラムの破壊
を防止することができる。従って、前記ＣＰＵＩの暴走
時、暴走監視機構によりＮＭＩが前記ＣＰＵＩに入力さ
れると、破壊を免れた保守プログラムが確実に実行され
て、ＣＰＵＩの暴走が停止されると共に、障害発生後も
ＲＡＭ６に残されているデータを外部のパーソナルコン
ピュータ等に退避させることができ、障害原因解析を支
障なく行うことができる。

〔発明の効果〕

以上記述した如く本発明のプログラムエリアの保護装置
によれば、ＲＡＭ上にロードされたプログラムの全部又
は一部をＣＰｔＪの暴走による破壊から確実に保護する
ことができる。

【図面の簡単な説明】

第１図は本発明のプログラムエリアの保護装置を備えた
システムの一実施例を示したブロック図、第２図は本発
明のプログラムエリアの保護装置の一実施例を示したブ
ロック図である。 １・・・ＣＰＵ ４・・・アドレスデコーダ ６・・・ＲＡＭ １３・・・システムメモリ １４・・・インタフェース １５・・・ナンドケート １６・・・Ｄｏ回路 代理人　弁理士　則　近　憲　佑 同　　山下

Claims (1)

【特許請求の範囲】
1. 　システム立ち上げ時、不揮発性メモリに格納されてい
   るプログラムを揮発性のメモリにロードした後、このロ
   ードしたプログラムを実行するＣＰＵを備えたシステム
   において、前記ＣＰＵによってセットされると特定の信
   号を発生し、且つこのＣＰＵによってはリセットされな
   い信号発生手段と、この信号発生手段から発生される前
   記特定信号により前記ＣＰＵから発生される書き込み信
   号を無効として前記揮発性のメモリの特定のエリアを書
   き込み禁止にする書き込み禁止手段と、前記ＣＰＵのプ
   ログラムロード処理後、このＣＰＵにより前記書き込み
   禁止手段をセット状態にする制御手段とを具備して成る
   ことを特徴とするプログラムエリアの保護装置。