JPH05100847A - 情報処理装置のメモリ保護方式 - Google Patents
情報処理装置のメモリ保護方式Info
- Publication number
- JPH05100847A JPH05100847A JP3259255A JP25925591A JPH05100847A JP H05100847 A JPH05100847 A JP H05100847A JP 3259255 A JP3259255 A JP 3259255A JP 25925591 A JP25925591 A JP 25925591A JP H05100847 A JPH05100847 A JP H05100847A
- Authority
- JP
- Japan
- Prior art keywords
- address
- processor
- stack area
- memory
- upper limit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Executing Machine-Instructions (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 プロセッサにメモリ内のスタック領域への書
き込み処理が生じた時、使用可能なスタック領域の上限
を超え、他の領域のデータを破壊しないように監視す
る。 【構成】 スタック領域を持つメモリとプロセッサで構
成される情報処理装置において、前記スタック領域の使
用可能な上限のアドレスを格納する比較アドレスレジス
タ５と、プロセッサ１がメモリ３にデータを書き込むと
きのアドレスと比較アドレスレジスタ５に格納されてい
るアドレスとを比較し、一致していた場合、スタック領
域を使用可能な上限まで使用してしまったことをプロセ
ッサ１に通知する比較回路６とを備えている。
き込み処理が生じた時、使用可能なスタック領域の上限
を超え、他の領域のデータを破壊しないように監視す
る。 【構成】 スタック領域を持つメモリとプロセッサで構
成される情報処理装置において、前記スタック領域の使
用可能な上限のアドレスを格納する比較アドレスレジス
タ５と、プロセッサ１がメモリ３にデータを書き込むと
きのアドレスと比較アドレスレジスタ５に格納されてい
るアドレスとを比較し、一致していた場合、スタック領
域を使用可能な上限まで使用してしまったことをプロセ
ッサ１に通知する比較回路６とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置のメモリ保
護方式に関し、特にスタック領域のオーバーフロー監視
方式に関する。
護方式に関し、特にスタック領域のオーバーフロー監視
方式に関する。
【０００２】
【従来の技術】従来の情報処理装置は、プロセッサ内に
スタックポインタを有し、スタックポインタが示すアド
レスにデータを格納する方法を取っている。
スタックポインタを有し、スタックポインタが示すアド
レスにデータを格納する方法を取っている。
【０００３】
【発明が解決しようとする課題】上述した従来の情報処
理装置は、スタックポインタがデータを格納するアドレ
スを指定する限り、メモリ内のスタック領域と定義され
た上限のアドレスを超えて、他の定義されたデータ格納
領域に入っても、スタックするデータを書き込むように
なっているので、他のデータを破壊し、情報処理装置が
誤動作してしまうという欠点がある。
理装置は、スタックポインタがデータを格納するアドレ
スを指定する限り、メモリ内のスタック領域と定義され
た上限のアドレスを超えて、他の定義されたデータ格納
領域に入っても、スタックするデータを書き込むように
なっているので、他のデータを破壊し、情報処理装置が
誤動作してしまうという欠点がある。
【０００４】本発明の目的は、メモリ内の他の領域のデ
ータを破壊することをなくするようにした情報処理装置
のメモリ保護方式を提供することにある。
ータを破壊することをなくするようにした情報処理装置
のメモリ保護方式を提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る情報処理装置のメモリ保護方式におい
ては、スタック領域を持つメモリと、プロセッサとを有
する情報処理装置であって、前記スタック領域の使用可
能な上限のアドレスを格納するアドレス格納手段と、前
記プロセッサが前記メモリにデータを書き込むときのア
ドレスと前記アドレス格納手段に格納されているアドレ
スとを比較し、一致していた場合にスタック領域を使用
可能な上限まで使用してしまったことを前記プロセッサ
に通知する手段とを有するものである。
め、本発明に係る情報処理装置のメモリ保護方式におい
ては、スタック領域を持つメモリと、プロセッサとを有
する情報処理装置であって、前記スタック領域の使用可
能な上限のアドレスを格納するアドレス格納手段と、前
記プロセッサが前記メモリにデータを書き込むときのア
ドレスと前記アドレス格納手段に格納されているアドレ
スとを比較し、一致していた場合にスタック領域を使用
可能な上限まで使用してしまったことを前記プロセッサ
に通知する手段とを有するものである。
【０００６】
【作用】プロセッサにメモリ内のスタック領域への書き
込み処理が生じた時、使用可能なスタック領域の上限を
超え、他の領域のデータを破壊しないように監視する。
込み処理が生じた時、使用可能なスタック領域の上限を
超え、他の領域のデータを破壊しないように監視する。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は、本発明の一実施例を示すブロック
図である。
図である。
【０００９】図１において、プロセッサ１とメモリ３と
比較アドレスレジスタ５とは、アドレス線８とデータ線
９（以後、アドレス線８とデータ線９とを総称してバス
という）により接続されている。
比較アドレスレジスタ５とは、アドレス線８とデータ線
９（以後、アドレス線８とデータ線９とを総称してバス
という）により接続されている。
【００１０】読み出し及び書き込み制御回路２（リード
／ライト制御回路２という）は、メモリ３と比較アドレ
スレジスタ５の読み出し及び書き込みの制御を行い、制
御内容がメモリ書き込みの時、フリップフロップ７（以
後、Ｆ／Ｆ７という）に信号を送出する。
／ライト制御回路２という）は、メモリ３と比較アドレ
スレジスタ５の読み出し及び書き込みの制御を行い、制
御内容がメモリ書き込みの時、フリップフロップ７（以
後、Ｆ／Ｆ７という）に信号を送出する。
【００１１】メモリ３は、プログラム領域，データ領
域，スタック領域４等の領域を有しており、プロセッサ
１からバスとリード／ライト制御回路２とを介して、デ
ータの読み出しや書き込みが行われる。
域，スタック領域４等の領域を有しており、プロセッサ
１からバスとリード／ライト制御回路２とを介して、デ
ータの読み出しや書き込みが行われる。
【００１２】比較アドレスレジスタ５は、スタック領域
４の上限のアドレスを格納するレジスタであり、プロセ
ッサ１から自由に設定できる。
４の上限のアドレスを格納するレジスタであり、プロセ
ッサ１から自由に設定できる。
【００１３】比較回路６では、比較アドレスレジスタ５
の内容と、アドレス線８に出力されているアドレスとを
常に比較し、その結果をＦ／Ｆ７に出力している。
の内容と、アドレス線８に出力されているアドレスとを
常に比較し、その結果をＦ／Ｆ７に出力している。
【００１４】Ｆ／Ｆ７は、リード／ライト制御回路２か
ら信号を受けた時にのみ、比較回路６からの比較結果を
取り込み、プロセッサ１に通知するようになっている。
ら信号を受けた時にのみ、比較回路６からの比較結果を
取り込み、プロセッサ１に通知するようになっている。
【００１５】リセット信号線１０は、プロセッサ１の指
示により、Ｆ／Ｆ７の状態をリセットするために用いら
れる信号線である。
示により、Ｆ／Ｆ７の状態をリセットするために用いら
れる信号線である。
【００１６】次に本発明の動作について説明する。
【００１７】プロセッサ１は、プログラムの実行中、メ
モリ３内のスタック領域４への書き込み処理が生じた場
合、使用するスタック領域の上限のアドレスをバスとリ
ード／ライト制御回路２を介して比較アドレスレジスタ
５に書き込む。
モリ３内のスタック領域４への書き込み処理が生じた場
合、使用するスタック領域の上限のアドレスをバスとリ
ード／ライト制御回路２を介して比較アドレスレジスタ
５に書き込む。
【００１８】比較アドレスレジスタ５は、プロセッサ１
より受け取ったアドレスを常に比較回路６に送出する。
より受け取ったアドレスを常に比較回路６に送出する。
【００１９】比較回路６は、比較アドレスレジスタ５か
ら取り込んだアドレスと、アドレス線８より取り込んだ
アドレスとを常に比較し、その結果をＦ／Ｆ７に出力す
る。
ら取り込んだアドレスと、アドレス線８より取り込んだ
アドレスとを常に比較し、その結果をＦ／Ｆ７に出力す
る。
【００２０】Ｆ／Ｆ７は、リード／ライト制御回路２よ
り信号を受けない限り、比較回路６の結果が、いかなる
場合においても、ローレベルの状態にセットされてい
る。比較回路６より一致の通知を受け、かつリード／ラ
イト制御回路２より信号を受け取った時にのみ、ハイレ
ベルにセットされプロセッサ１に通知する。
り信号を受けない限り、比較回路６の結果が、いかなる
場合においても、ローレベルの状態にセットされてい
る。比較回路６より一致の通知を受け、かつリード／ラ
イト制御回路２より信号を受け取った時にのみ、ハイレ
ベルにセットされプロセッサ１に通知する。
【００２１】Ｆ／Ｆ７から通知を受けたプロセッサ１
は、それに対する障害処理を行う。
は、それに対する障害処理を行う。
【００２２】プロセッサ１は、Ｆ／Ｆ７のリセット要因
が生じた時、リセット信号線１０を介してＦ／Ｆ７にリ
セット信号を送出する。
が生じた時、リセット信号線１０を介してＦ／Ｆ７にリ
セット信号を送出する。
【００２３】
【発明の効果】以上説明したように本発明は、プロセッ
サがメモリ内のスタック領域に書き込みを行う際、比較
アドレスレジスタに格納されているスタック領域の上限
のアドレスと、書き込みを行うスタック領域のアドレス
とを比較回路によって比較し、一致していれば、スタッ
ク領域を使用可能な上限まで使用してしまったことをプ
ロセッサに通知し、プロセッサがそれに対する処理を行
うので、メモリ内の他の領域のデータを破壊することが
なくなるという効果を有する。
サがメモリ内のスタック領域に書き込みを行う際、比較
アドレスレジスタに格納されているスタック領域の上限
のアドレスと、書き込みを行うスタック領域のアドレス
とを比較回路によって比較し、一致していれば、スタッ
ク領域を使用可能な上限まで使用してしまったことをプ
ロセッサに通知し、プロセッサがそれに対する処理を行
うので、メモリ内の他の領域のデータを破壊することが
なくなるという効果を有する。
【図１】本発明の一実施例を示すブロック図である。
【符号の説明】 １ プロセッサ ２ 読み出しおよび書き込み制御回路（リード／ライト
制御回路） ３ メモリ ４ スタック領域 ５ 比較アドレスレジスタ ６ 比較回路 ７ フリップフロップ（Ｆ／Ｆ） ８ アドレス線 ９ データ線 １０ リセット信号線
制御回路） ３ メモリ ４ スタック領域 ５ 比較アドレスレジスタ ６ 比較回路 ７ フリップフロップ（Ｆ／Ｆ） ８ アドレス線 ９ データ線 １０ リセット信号線
Claims (1)
- 【請求項１】 スタック領域を持つメモリと、プロセッ
サとを有する情報処理装置であって、 前記スタック領域の使用可能な上限のアドレスを格納す
るアドレス格納手段と、 前記プロセッサが前記メモリにデータを書き込むときの
アドレスと前記アドレス格納手段に格納されているアド
レスとを比較し、一致していた場合にスタック領域を使
用可能な上限まで使用してしまったことを前記プロセッ
サに通知する手段とを有することを特徴とする情報処理
装置のメモリ保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259255A JPH05100847A (ja) | 1991-10-07 | 1991-10-07 | 情報処理装置のメモリ保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259255A JPH05100847A (ja) | 1991-10-07 | 1991-10-07 | 情報処理装置のメモリ保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05100847A true JPH05100847A (ja) | 1993-04-23 |
Family
ID=17331565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3259255A Pending JPH05100847A (ja) | 1991-10-07 | 1991-10-07 | 情報処理装置のメモリ保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05100847A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393985B1 (ko) * | 1999-12-22 | 2003-08-06 | 엘지전자 주식회사 | 메모리 영역 보호 장치 및 방법 |
| US6647475B2 (en) | 2000-08-25 | 2003-11-11 | Fujitsu Limited | Processor capable of enabling/disabling memory access |
| JP2008023376A (ja) * | 2007-10-11 | 2008-02-07 | Sophia Co Ltd | 遊技用演算処理装置 |
| JP2008023377A (ja) * | 2007-10-11 | 2008-02-07 | Sophia Co Ltd | 遊技用演算処理装置 |
| JP2008023375A (ja) * | 2007-10-11 | 2008-02-07 | Sophia Co Ltd | 遊技用演算処理装置 |
| JP2013148999A (ja) * | 2012-01-18 | 2013-08-01 | Okuma Corp | 制御装置 |
-
1991
- 1991-10-07 JP JP3259255A patent/JPH05100847A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393985B1 (ko) * | 1999-12-22 | 2003-08-06 | 엘지전자 주식회사 | 메모리 영역 보호 장치 및 방법 |
| US6647475B2 (en) | 2000-08-25 | 2003-11-11 | Fujitsu Limited | Processor capable of enabling/disabling memory access |
| JP2008023376A (ja) * | 2007-10-11 | 2008-02-07 | Sophia Co Ltd | 遊技用演算処理装置 |
| JP2008023377A (ja) * | 2007-10-11 | 2008-02-07 | Sophia Co Ltd | 遊技用演算処理装置 |
| JP2008023375A (ja) * | 2007-10-11 | 2008-02-07 | Sophia Co Ltd | 遊技用演算処理装置 |
| JP2013148999A (ja) * | 2012-01-18 | 2013-08-01 | Okuma Corp | 制御装置 |
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