JPH04367955A - メモリ保護方式 - Google Patents

メモリ保護方式

Info

Publication number
JPH04367955A
JPH04367955A JP14437291A JP14437291A JPH04367955A JP H04367955 A JPH04367955 A JP H04367955A JP 14437291 A JP14437291 A JP 14437291A JP 14437291 A JP14437291 A JP 14437291A JP H04367955 A JPH04367955 A JP H04367955A
Authority
JP
Japan
Prior art keywords
address
memory
write
input
words
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP14437291A
Other languages
English (en)
Inventor
Takanori Umeki
梅木　尊則
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP14437291A priority Critical patent/JPH04367955A/ja
Publication of JPH04367955A publication Critical patent/JPH04367955A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Storage Device Security (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はメモリ保護方式、特に中
央処理装置からの指示により入出力制御装置がシステム
バスを介してメモリにデータを書込むときのメモリ保護
方式に関する。
【０００２】
【従来の技術】従来、入出力制御装置から主記憶装置の
メモリへの書込みは、中央処理装置がメモリの書込みア
ドレスおよび書込語数を指示し、入出力制御装置はその
指示に基づいて主記憶装置へアドレスを指定してデータ
転送を行なっている。
【０００３】
【発明が解決しようとする課題】上述した従来のメモリ
への書込みでは、入出力制御装置が中央処理装置からメ
モリ書込みアドレスおよび書込語数の指示を受けて、こ
の指示に基づいて、メモリ書込み動作を行なっているの
で、メモリアドレスデータの受信エラーやメモリアドレ
ス生成回路に故障が発生すると、書込み不可領域、例え
ばオペレーティングシステム領域に書込みを行なうこと
があり、システムの不安定動作、データ化け、或いはシ
ステムダウンを発生するという問題点を有している。
【０００４】
【課題を解決するための手段】本発明のメモリ保護方式
は、中央処理装置からの指示により入出力制御装置が主
記憶装置内のメモリにシステムバスを介してデータを書
込む際のメモリ保護方式において、中央処理装置からシ
ステムバスに送出された書込み指示を受信して書込みア
ドレスと書込語数とを抽出し保持する主記憶装置に設け
られたアドレス／語数保持手段と、メモリ書込み動作ご
とに入出力制御装置から出力されるアドレスを主記憶装
置内に保持するアドレスレジスタと、このアドレスレジ
スタの内容が前記アドレス／語数保持手段に保持された
内容に含まれるか否かを判定する判定手段とを有するこ
とにより構成され、また、前記判定手段が、前記アドレ
スレジスタの内容が前記アドレス／語数保持手段の内容
に含まれないと判断したときシステムバスを介して入出
力制御装置にメモリ書込み不可を示すエラー情報を送出
する判定手段であることにより構成される。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。図１
の実施例はシステムバス２に中央処理装置１、主記憶装
置３、および入出力制御装置４が接続されており、主記
憶装置３はメモリ３１、命令解読部３２、アドレス／語
数保持部３２、比較回路３４、アドレスレジスタ３５、
およびデータレジスタ３６により構成されている。
【０００６】以上の構成において、中央処理装置１が入
出力制御装置４に対してメモリ書込み指示を送出すると
、命令解読部３２はこの指示を解読し、この指示に通知
されている書込みアドレスと書込語数とをアドレス／語
数保持部７にセットする。一方、入出力制御装置４がメ
モリ３１に対してデータの書込み動作を行う場合に、主
記憶装置３はアドレスレジスタ３５に一旦アドレス情報
をセットし、データレジスタ３６に書込みデータをセッ
トすることで書込み動作を開始する。このとき主記憶装
置３では、比較回路３４は入出力制御装置４がセットし
たアドレスレジスタ３５の内容と、中央処理装置１から
データ書込み指示の際にセットされた、アドレス／語数
保持部３３の内容とを比較して、アドレスレジスタ３５
の示すアドレスがアドレス／語数保持部３３の示すアド
レスの範囲内であれば、メモリ３１に対して書込み指示
を出し、データレジスタ３６の内容を書込む。しかし、
比較回路３４はアドレスレジスタ３５の示すアドレスが
アドレス／語数保持部３３の示す範囲外であればメモリ
３１に対して書込み指示をださない。
【０００７】図２は本発明の別の実施例のブロック図で
ある。図２の実施例は図１のブロック図にエラー応答回
路５２を追加したもので、比較回路５１が、アドレスレ
ジスタ３５の示すアドレスがアドレス／語数保持部３３
の示す範囲外であると判定したときは、メモリ３１に対
して書込み指示を出さないとともに、エラー応答回路５
２にエラーを伝える。エラー応答回路５２はメモリ書込
不可領域のアドレスであることを示すエラー情報を入出
力制御装置４に送出する。
【０００８】
【発明の効果】以上説明したように本発明は、主記憶装
置にデータを書込む際に、中央処理装置からのメモリア
ドレスの指定範囲にメモリアドレスが送られてきたかを
判定する回路を有することにより、入出力制御装置から
の誤ったメモリ書込みが防止でき、メモリ破壊によるシ
ステムダウン等を防ぐことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施のブロック図である。
【図２】本発明の別の実施例のブロック図である。
【符号の説明】
１　　　　中央処理装置 ２　　　　システムバス ３、５　　　　主記憶装置 ４　　　　入出力制御装置 ３１　　　　メモリ ３２　　　　命令読解部 ３３　　　　アドレス／語数保持部 ３４、５１　　　　比較回路 ３５　　　　アドレスレジスタ ３６　　　　データレジスタ ５２　　　　エラー応答回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　中央処理装置からの指示により入出力
    制御装置が主記憶装置内のメモリにシステムバスを介し
    てデータを書込む際のメモリ保護方式において、中央処
    理装置からシステムバスに送出された書込み指示を受信
    して書込みアドレスと書込語数とを抽出し保持する主記
    憶装置に設けられたアドレス／語数保持手段と、メモリ
    書込み動作ごとに入出力制御装置から出力されるアドレ
    スを主記憶装置内に保持するアドレスレジスタと、この
    アドレスレジスタの内容が前記アドレス／語数保持手段
    に保持された内容に含まれるか否かを判定する判定手段
    とを有することを特徴とするメモリ保護方式。
  2. 【請求項２】　　請求項１記載の判定手段が、前記アド
    レスレジスタの内容が前記アドレス／語数保持手段の内
    容に含まれないと判断したときシステムバスを介して入
    出力制御装置にメモリ書込み不可を示すエラー情報を送
    出する判定手段であることを特徴とする請求項１記載の
    メモリ保護方式。
JP14437291A 1991-06-17 1991-06-17 メモリ保護方式 Pending JPH04367955A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14437291A JPH04367955A (ja) 1991-06-17 1991-06-17 メモリ保護方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14437291A JPH04367955A (ja) 1991-06-17 1991-06-17 メモリ保護方式

Publications (1)

Publication Number Publication Date
JPH04367955A true JPH04367955A (ja) 1992-12-21

Family

ID=15360591

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14437291A Pending JPH04367955A (ja) 1991-06-17 1991-06-17 メモリ保護方式

Country Status (1)

Country Link
JP (1) JPH04367955A (ja)

Similar Documents

Publication Publication Date Title
US20040205384A1 (en) Computer system and memory control method thereof
JPH04367955A (ja) メモリ保護方式
JPH05100847A (ja) 情報処理装置のメモリ保護方式
JPH0316655B2 (ja)
JP2751822B2 (ja) Ｆｉｆｏメモリ装置のメモリ制御方法
JP2600376B2 (ja) メモリ制御装置
JP3110222B2 (ja) マイクロコンピュータ
JPH05108493A (ja) メモリ制御方式
JPS60225941A (ja) マイクロプログラム制御装置
JPH05233467A (ja) スクラッチパッドメモリ制御方式
JPS62293582A (ja) メモリ装置
JPS60112148A (ja) メモリ装置
JPH0612332A (ja) ディジタル計算機
JPH0481953A (ja) メモリ装置
JPS60258654A (ja) 半導体記憶装置
JPH0344751A (ja) メモリ保護システム
JPS61138344A (ja) デバツグ方式
JPH03100844A (ja) キャッシュメモリコントローラ
JPH01258054A (ja) 記憶装置のアクセス制御方式
JPH01185736A (ja) マイクロコンピュータ開発装置
JPH0336650A (ja) メモリ保護方式
JPH01271853A (ja) 電子卓上計算機
KR19990016834A (ko) 에러 정정 코드 발생 제어회로
JPH0782447B2 (ja) Ｄｍａデータ転送制御装置
JPS6226492B2 (ja)

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19970304