JPH0612332A - ディジタル計算機 - Google Patents

Abstract

(57)【要約】 【目的】 演算制御装置の負担をかけずに記憶装置にア
クセスがあったとき，記憶装置側から演算制御装置に割
り込み信号を発生可能なディジタル計算機を提供する。 【構成】 そのアドレスにアクセスが行われたとき割り
込み信号ＩＮＴＲＰＴを発生することを希望する，主記
憶装置３００内の所定のアドレスのワードのマークビッ
トＭＢを予めセットしておく。ＣＰＵ１００からそのア
ドレスにアクセス指令が発っせられたとき，機能実現部
２００は主記憶装置３００から一旦そのアドレスのワー
ドをよみだし，そのワードのマークビットＭＢをチェッ
クして，マークビットＭＢがセットされているとき，Ｃ
ＰＵ１００に割り込み信号ＩＮＴＲＰＴを出力する。好
適には，割り込み信号ＩＮＴＲＰＴが出力されたとき
は，主記憶装置３００から読み出されたデータをＣＰＵ
１００には出力しない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル計算機に関す
るものであり，特に，演算制御装置からのメモリアクセ
ス指令（命令）に応答して演算制御装置に割り込み信号
を発生する記憶装置を有するディジタル計算機に関す
る。

【０００２】

【従来の技術】ディジタル計算機は演算制御装置（ＣＰ
Ｕ）と主記憶装置とを有している。通常，演算制御装置
からのアクセス命令，つまり，データ書き込み命令また
はデータ読みだし命令に応じて，主記憶装置は演算制御
装置からのデータを書き込みまたは主記憶装置内の記憶
されているデータを読み出して演算制御装置に出力す
る。半導体技術に進展にともなって演算制御装置および
主記憶装置の動作速度は非常に高速になり，大規模化し
ているが，その本質的な機能には変化があまりみられな
い。

【０００３】記号処理の分野では，ディジタル計算機シ
ステム全体の効率的な動作を計り，ソフトウエア製造の
負担を軽減するなどの観点から，たとえば，記憶管理の
支援など演算制御装置の動作，つまり，ソフトウエアを
介さずに主記憶装置側でサポートして欲しい新たな要望
がでている。

【０００４】また，ディジタル計算機の利用において
は，主記憶装置の所定の領域，あるいは，所定のアドレ
スのワードには特定のプログラムしかアクセスできない
ようにして使用することがある。特定以外のプログラム
がその主記憶装置の所定の領域または所定のアドレスに
アクセスした場合，イリーガルな動作として検出する必
要がある。従来，主記憶装置にそのようなメモリプロテ
クト機能を実現する場合，たとえば，メモリプロテクト
レジスタなどを設けて，所定の領域について，演算制御
装置の管理のもとで，演算制御装置側で処理している。

【０００５】さらに主記憶装置のあるアドレスに演算制
御装置からアクセスがあったことを検出したいという要
望がある。

【０００６】

【発明が解決しようとする課題】上述して記憶管理を主
記憶装置側で自動的に行う方法または回路はまだ提案さ
れていない。

【０００７】従来のメモリプロテクト処理方法は，演算
制御装置側で処理しているので，メモリプロテクトモー
ドでは演算制御装置の動作が低下し，実質的にその演算
制御装置の性能が低下するという問題がある。また従来
のメモリプロテクト処理方法は，所定のアドレス単位に
メモリプロテクトをかけようとすると，非常に多くのメ
モリプロテクトレジスタが必要になり，メモリプロテク
トの対象とするアドレスが制限を受け，充分なメモリプ
ロテクトを実現することができない。さらに従来のメモ
リプロテクト処理方法は，任意のプログラムがオンライ
ン中に自由にメモリプロテクトをかけたり，外したりす
ることができない。

【０００８】上述したようなメモリプロテクト機能の他
に，任意の希望する領域，または任意のアドレスをアク
セスしたとき，そのアクセスを検出する方法および回路
はまだ知られていない。

【０００９】本発明は上述した問題を解決し，演算制御
装置の性能を低下させずに，所定のアドレスへのアクセ
スがあったときにそのアクセスを検出可能なディジタル
計算機を提供することを目的とする。また本発明は主記
憶装置などの記憶装置側で記憶管理が可能なディジタル
計算機を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記問題を解決し，上述
した目的を達成するため，本発明によるディジタル計算
機は，演算制御装置と該演算制御装置からのアクセスに
応答してデータを書き込みまたは読みだしする記憶装置
を有し，記憶装置内の所定のアドレスのワードにはその
ワードへのアクセス動作に応答して演算制御装置に割り
込み信号を発生させることを指定するビットをセットし
ておき，記憶装置は演算制御装置からのアクセス命令に
応答するワードに割り込み信号発生を指定されていると
き，割り込み信号を演算制御装置に発生する。

【００１１】特定的には，記憶装置における割り込み発
生は，演算制御装置からのデータ読み込み命令に応答し
て行う。好適には，記憶装置における割り込み発生は，
演算制御装置からのデータ読み込み命令に応答して読み
出したデータを前記演算制御装置に出力する前に行う。

【００１２】また特定的には，記憶装置は，書き込み命
令に応答して，指定されたアドレスのワードを一旦読み
だし，前記演算制御装置からの書き込みデータを修飾し
て再び前記アドレスに記憶するように構成され，演算制
御装置から書き込み命令が出力されたとき，記憶装置に
おける割り込み発生は，一旦データ読みだし時点におい
て行う。好適には，記憶装置における割り込み発生は，
演算制御装置からのデータ書き込み命令に応答して一旦
記憶装置から読み出したデータを修飾して再び記憶装置
に書き込む前に行う。

【００１３】前記ディジタル計算機を，主記憶装置と二
次記憶装置との間の記号処理システムのワードリストの
ロールイン・ロールアウトに使用する。

【００１４】

【作用】記憶装置のあるアドレスには，そのアドレスに
ワードにアクセスがかけられたとき，演算制御装置に割
り込みを発生するか否かを指定するマークビットをセッ
トしておく。記憶装置は演算制御装置からアクセスが出
力されたとき，そのアドレスのワードを読みだし，マー
クビットがセットされているとき，演算制御装置に割り
込み信号を出力する。マークビットがセットされていな
いときは，割り込み信号を発生させず通常のアクセス動
作を行う。アクセス動作にはデータ読みだし動作とデー
タ書き込み動作とがあり，記憶装置は，これらいずれの
アクセス動作についても上述した動作を行う。

【００１５】データ読みだしのとき，演算制御装置に読
み出したデータを出力する前に，割り込み信号を演算制
御装置に出力することは，演算制御装置内で，その読み
だしデータを処理する前に，割り込み信号に対応した対
応をとることができるから，望ましい。

【００１６】データ書き込みの場合も，データを書き込
む前に割り込み信号を演算制御装置に発することが，そ
の割り込み信号に対応した処理を演算制御装置でとるこ
とができるから，好ましい。そのためには，記憶装置の
基本動作として，データ書き込みアクセス指令があった
とき，まず，そのアドレスのワードを読みだし，再び書
き込み動作を行う。なお，この書き込み動作のとき，記
憶装置から読み出したデータと新たに書き込みを行うデ
ータとを修飾させることが好適である。読み出したワー
ドのマークビットがセットされているとき，記憶装置は
演算制御装置に，そのデータを書き込む前に，演算制御
装置に割り込み信号を出力する。読み出したワードのマ
ークビットがリセットされているときは，通常のデータ
書き込み動作を行う。

【００１７】前記ディジタル計算機を，主記憶装置と二
次記憶装置との間の記号処理システムのワードリストの
ロールイン・ロールアウトに使用すると，演算制御装置
の負担をかけずに，効率よくロールイン・ロールアウト
が可能になる。

【００１８】

【実施例】図１に本発明のディジタル計算機の実施例の
構成を示す。このディジタル計算機は，演算制御装置
（ＣＰＵ）１００と，機能実現部２００とＣＰＵ１００
の主記憶装置３００とで構成されている。主記憶装置３
００としては，たとえば，高速動作可能なスタテック形
ＲＡＭ（ＳＲＡＭ）装置などが用いられる。ＣＰＵ１０
０と機能実現部２００とは，バッファ２，４，６，８，
１０を介して接続されている。

【００１９】この図解においては，現在通常の構成とし
て一般的に適用されているディジタル計算機の構成に対
比して，主記憶装置３００がＣＰＵ１００に対する主記
憶装置として機能し，本発明において，ＣＰＵ１００と
主記憶装置３００との間に機能実現部２００を付加した
構成として示している。機能実現部２００はＣＰＵ１０
０からみると，ＣＰＵ１００の外部の装置，つまり，Ｃ
ＰＵ１００におけるソフトウエア動作に依存しない装置
として，主記憶装置３００の一部のものとして位置づけ
られるものである。機能実現部２００の動作はＣＰＵ１
００におけるソフトウエア動作を必要としない。ＣＰＵ
１００からみると，機能実現部２００と主記憶装置３０
０とは一体の主記憶装置を構成する。機能実現部２００
と主記憶装置３００との構成としては，図解したよう
に，ＣＰＵ１００の外部に機能実現部２００と主記憶装
置３００とを分離させて配置してもよく，または同じメ
モリデバイス（装置）として一体構成してもよい。

【００２０】ＣＰＵ１００からアドレスＡＤＲがアドレ
ス制御線２０に出力され，バッファ２を介してメモリ装
置３００のアドレス入力端子ＡＤに印加される。またＣ
ＰＵ１００から機能制御信号ＦＵＮＣが機能制御線２２
に出力され，バッファ４を介して機能実現部２００に印
加される。ＣＰＵ１００から書き込みデータＷＲＤＡＴ
が書き込みデータ線２４に出力され，バッファ６を介し
て機能実現部２００に印加される。データ読み込み時に
は，メモリ装置３００の読み込みデータ出力端子ＲＤか
ら内部読み込みデータＩＲＤＤが読み込みデータ線２６
に出力され，バッファ８を介してＣＰＵ１００に入力さ
れる。また，機能実現部２００から割り込み信号ＩＮＴ
ＲＰＴが割り込みリクエスト線２８に出力され，バッフ
ァ１０を介してＣＰＵ１００に印加される。

【００２１】メモリ装置３００内の所定のアドレスに
は，図１（Ｂ）に示したように，制御ビット部にマーク
ビットＭＢが設定される。このマークビットＭＢに
「１」がセットされているときは，そのアドレスにアク
セス命令が発せられたとき，機能実現部２００からＣＰ
Ｕ１００に割り込み信号ＩＮＴＲＰＴが出力されること
を示す。このマークビットＭＢに「０」がリセットされ
ているときは，そのアドレスにアクセス命令が発せられ
ても，機能実現部２００から割り込み信号ＩＮＴＲＰＴ
は出力されないことを示す。ここで，アクセス動作とし
ては，ＣＰＵ１００から主記憶装置３００へのデータ書
込み動作，および，ＣＰＵ１００に主記憶装置３００か
らデータの読み込み動作とがある。

【００２２】まず，ＣＰＵ１００へのデータ読み込み動
作について，図３（Ａ）の読みだしタイミング図を参照
して述べる。ＣＰＵ１００に主記憶装置３００からデー
タを読み込むときは，ＣＰＵ１００は同時に，主記憶装
置３００内の読みだしアドレスＡＤＲをアドレス制御線
２０に出力し，読みだし動作を示す機能制御信号ＦＵＮ
Ｃを機能制御線２２に出力する。機能実現部２００は機
能制御線２２に出力された機能制御信号ＦＵＮＣを分析
し，データ読みだし動作であることを解読してメモリ制
御線３２にメモリ制御信号ＭＣを出力する。主記憶装置
３００は機能実現部２００からのメモリ制御信号ＭＣに
応答して，ＣＰＵ１００からアドレス入力端子ＡＤに印
加されたアドレスＡＤＲのデータを読みだし内部読み込
みデータＩＲＤＤとして読み込みデータ出力端子ＲＤか
ら出力する。

【００２３】この内部読み込みデータＩＲＤＤはバッフ
ァ８に入力されるとともに，機能実現部２００に印加さ
れる。機能実現部２００は，内部読み込みデータＩＲＤ
ＤのマークビットＭＢが「１」にセットされているとき
は，割り込みリクエスト線２８に割り込み信号ＩＮＴＲ
ＰＴを出力する。好適には，機能実現部２００からバッ
ファ８にゲート信号を印加しておき，割り込み信号ＩＮ
ＴＲＰＴがバッファ１０から出力される前には内部読み
込みデータＩＲＤＤがバッファ８を介してＣＰＵ１００
に出力されないようにしておく。したがって，割り込み
信号ＩＮＴＲＰＴが発生されるときは，ＣＰＵ１００に
は内部読み込みデータＩＲＤＤを入力する前にバッファ
１０を介して割り込み信号ＩＮＴＲＰＴが入力される。
割り込み信号ＩＮＴＲＰＴが入力された場合，ＣＰＵ１
００の割り込み処理プログラムが動作して，その割り込
み信号ＩＮＴＲＰＴに対応する所定の動作を行う。も
し，バッファ８に印加されている内部読み込みデータＩ
ＲＤＤを入力すべきときは，ＣＰＵ１００内のプログラ
ムがバッファ８のゲートを解除する機能制御信号ＦＵＮ
Ｃを機能制御線２２に出力して，機能実現部２００から
ゲート信号を解除させる。

【００２４】主記憶装置３００の読み込みデータ出力端
子ＲＤから出力された内部読み込みデータＩＲＤＤのマ
ークビットＭＢがリセットされているときは，機能実現
部２００は割り込み信号ＩＮＴＲＰＴを出力せず，内部
読み込みデータＩＲＤＤはバッファ８を介してＣＰＵ１
００に入力される。

【００２５】次いで，データ書込み動作について，図３
（Ｂ）に示したタイミング図を参照して述べる。ＣＰＵ
１００から主記憶装置３００へデータを書き込むとき
は，ＣＰＵ１００は同時に，アドレス制御線２０に書込
みアドレスＡＤＲを出力し，機能制御線２２に書込み動
作を示す機能制御信号ＦＵＮＣを出力し，書き込みデー
タ線２４に書き込むべき書き込みデータＷＲＤＡＴを出
力する。この例では，図３（Ｂ）に示すように，データ
書込み動作においても，機能実現部２００が動作して，
主記憶装置３００から一旦アドレスＡＤＲのデータを読
みだし，書き込みデータＷＲＤＡＴでその読み出したデ
ータを修飾して，再び主記憶装置３００内のそのアドレ
スＡＤＲに書き込むように構成されている。したがっ
て，上記データ読みだし段階において主記憶装置３００
から読み出された内部読み込みデータＩＲＤＤのマーク
ビットＭＢがセットされているときは，上述したよう
に，修飾されたデータが主記憶装置３００内のアドレス
ＡＤＲに書き込まれる前に，機能実現部２００から割り
込み信号ＩＮＴＲＰＴがバッファ１０に出力され，ＣＰ
Ｕ１００に入力される。修飾されたデータの書込みを許
可するか否かはＣＰＵ１００の割り込み処理プログラム
が機能制御信号ＦＵＮＣを機能実現部２００に出力して
指示する。

【００２６】以上，図１に示したディジタル計算機の基
本動作を述べたが，以下，図１に示した機能実現部２０
０の詳細回路を図解した図２を参照して述べる。図２に
おいて，機能実現部２００は，制御信号発生部２０８，
参照カウンタ制御部２０２，マークビット制御部２０
４，メモリ制御信号発生部２０６，および，割り込み信
号出力制御ゲート２２０を有する。制御信号発生部２０
８には機能制御線２２およびバッファ４を介してＣＰＵ
１００から機能制御信号ＦＵＮＣが印加される。メモリ
制御信号発生部２０６は主記憶装置３００に接続されて
いる。機能実現部２００は，セレクタ２１０，２１２，
２１４，および，２１６を有する。これらのセレクタは
メモリ書き込みデータ線３０によって制御信号発生部２
０８に接続されている。機能実現部２００は４個のメモ
リデータレジスタ２３０，２３２，２３４，２３６を有
している。

【００２７】主記憶装置３００におけるデータは，この
例では，ＭＳＢから６ビットはＬＩＳＰなど記号言語な
どに用いる参照カウンタを示し，次の６ビットは図１
（Ｂ）に示した制御ビットを示し，この制御ビット内に
マークビットＭＢが位置する。その後に６４ビット長の
データＤＡＴＡが続く。主記憶装置３００からあるワー
ドが読み出されたとき，先頭から６ビットの参照カウン
ト値はメモリデータレジスタ２３０に保持され，次の６
ビットの制御ビットはメモリデータレジスタ２３２に保
持される。その後の６４ビットのデータＤＡＴＡはそれ
ぞれ３２ビット長の大きさのメモリデータレジスタ２３
４とメモリデータレジスタ２３６に分割して保持され
る。メモリ制御信号発生部２０６はこれらメモリデータ
レジスタ２３０，２３２，２３４，２４６に主記憶装置
３００から読み出したデータを保持させるか否かを制御
する。メモリデータレジスタ２３０，２３２，２３４，
２３６に保持されたデータはそれぞれ，参照カウンタ制
御部２０２，マークビット制御部２０４，セレクタ２１
４，セレクタ２１６に出力される。さらに参照カウンタ
制御部２０２およびマークビット制御部２０４からセレ
クタ２１０およびセレクタ２１２に出力される。セレク
タ２１０，２１２，２１４，２１６には主記憶装置３０
０からのデータがそれぞれ入力されている。セレクタ２
１０，２１２，２１４，２１６に入力されたいずれの入
力を出力するかは制御信号発生部２０８の制御，換言す
れば，ＣＰＵ１００から制御信号発生部２０８に印加さ
れた機能制御信号ＦＵＮＣに依存する。

【００２８】ＣＰＵ１００からの読みだし動作について
述べる。この基本動作は図３（Ａ）に示したタイミング
で行われる。ＣＰＵ１００からデータ読みだしアクセス
指令が出力されたときは，主記憶装置３００から指定さ
れたアドレスのワードが読み込みデータ線２６に出力さ
れ，このワードは参照カウンタ制御部２０２，マークビ
ット制御部２０４，セレクタ２１４およびセレクタ２１
６に出力される。さらに，参照カウンタ制御部２０２お
よびマークビット制御部２０４のデータはセレクタ２１
０，セレクタ２１２に出力される。まだこの時点では，
セレクタ２１０，２１２，２１４，２１６からは出力さ
れない。読み出されたワードのマークビットＭＢがリセ
ットされているときは，制御信号発生部２０８はセレク
タ２１０，２１２，２１４，２１６に入力されている上
記ワードを出力させる。読み出されたワードのマークビ
ットＭＢがセットされているときは，制御信号発生部２
０８はセレクタ２１０，２１２，２１４，２１６に入力
されている上記ワードの出力を禁止し，割り込み信号出
力制御ゲート２２０を介して割り込みリクエスト線２８
に割り込み信号ＩＮＴＲＰＴを出力する。この割り込み
信号ＩＮＴＲＰＴがバッファ１０を介してＣＰＵ１００
に入力される。なお，図１を参照して述べた例では，割
り込み信号ＩＮＴＲＰＴを発生するとき，機能実現部２
００からバッファ８にゲート信号を出力して，内部読み
込みデータＩＲＤＤのＣＰＵ１００への出力を禁止する
例を示したが，図２に示した例では，バッファ８にゲー
ト信号を出力せず，セレクタ２１０，２１２，２１４，
２１６の出力を制御している。内部読み込みデータＩＲ
ＤＤの出力禁止は上記両者のいずれでもよい。

【００２９】機能実現部２００から割り込み信号ＩＮＴ
ＲＰＴが出力されると，ＣＰＵ１００内の割り込み処理
プログラム（ルーチン）が動作する。その割り込み処理
プログラムの動作は適宜，その状況に応じて処理するよ
うに，プログラムしておくことができる。その適用例に
ついては，図４および図５を参照して後述する。

【００３０】ＣＰＵ１００からの書き込み動作について
述べる。この基本動作は図３（Ｂ）に示したタイミング
で行われる。ＣＰＵ１００からの書き込みアクセスがあ
ったとき，主記憶装置３００からそのアドレスのワード
がメモリデータレジスタ２３０，２３２，２３４，２３
６に保持される。さらに，メモリデータレジスタ２３
０，メモリデータレジスタ２３２に保持された情報は参
照カウンタ制御部２０２，マークビット制御部２０４に
出力される。したがって，この機能実現部２００の内部
的なデータ読みだしモードにおいて，ＣＰＵ１００から
のデータ読みだし動作と同様に，書き込み対象のアドレ
スから読み出してワードのマークビットＭＢをチェック
して割り込み信号ＩＮＴＲＰＴを出力するか否かを判別
し，もし，そのワードのマークビットＭＢがセットされ
ている場合は，上述したＣＰＵ１００からのデータ読み
だしアクセス動作における動作と同様に，割り込み信号
出力制御ゲート２２０を介してＣＰＵ１００に割り込み
信号ＩＮＴＲＰＴを出力することができる。ＣＰＵ１０
０はこの割り込み信号ＩＮＴＲＰＴに応答して，所定の
割り込み処理プログラムが動作する。

【００３１】この実施例において，主記憶装置３００か
ら一旦読みだしたワードのマークビットＭＢがリセット
されていて割り込み信号ＩＮＴＲＰＴが発生されていと
きは，ＬＩＳＰなどの記述言語を使用したときに好適
な，修飾動作を行う。つまり，参照カウンタ制御部２０
２，マークビット制御部２０４に一旦入力されたデータ
について，参照カウンタの更新，図１（Ｂ）に示した制
御ビットの操作などの修飾動作を行うことができる。こ
の修飾動作後にそのワードが該当するアドレスに書き込
まれる。

【００３２】主記憶装置３００から一旦読み出したワー
ドのマークビットＭＢがセットされ，割り込み信号ＩＮ
ＴＲＰＴが出力されるときは，この修飾動作は禁止され
る。また，修飾後の主記憶装置３００へのデータ書き込
み動作も禁止される。ただし，割り込み信号ＩＮＴＲＰ
Ｔに応答したＣＰＵ１００内の割り込み処理プログラム
の処理内容によっては，上記修飾および書き込みの禁止
を解除する機能制御信号ＦＵＮＣを制御信号発生部２０
８に出力して，修飾動作および書き込み動作を行わせる
ことができる。

【００３３】図４および図５を参照して，上述したマー
クビットＭＢのセットまたはリセットの条件下にアクセ
ス動作に応答した動作を機能実現部２００および主記憶
装置３００側で行う例を述べる。ＬＩＳＰ言語などを用
いる記号処理システムにおいては，主記憶装置５０内の
空き容量が不足してくると，当面の動作処理に不必要と
予想されるワードリストを二次記憶装置６０に追い出
し，必要になったときふたたび主記憶装置５０に戻すロ
ールイン・ロールアウト手法をとっている。図４はその
状況を示す。図４（Ａ）に示すようにノードＮ１，ノー
ドＮ２，ノードＮ１１〜Ｎ１８として表したワードリス
ト群が主記憶装置５０に存在し，ノードＮ１１〜ノード
Ｎ１８で示したワードリスト群Ａが二次記憶装置６０の
ワードリスト群Ａ’として示した部分に追い出される。
主記憶装置５０にはワードリスト群Ａの空き容量が確保
されるが，間接ポインタＢが主記憶装置５０に残され
る。この間接ポインタＢは後で，二次記憶装置６０に追
い出したワードリストＡ’を再び使用するとき，二次記
憶装置６０から主記憶装置５０にロードするための手掛
かりを示す情報である。間接ポインタＢには上述したマ
ークビットＭＢをセットしておく。

【００３４】主記憶装置５０におけるワードリスト群Ａ
の二次記憶装置６０への追い出し動作（ロールアウト）
は，主記憶装置５０の使用可能な部分が不足したとき，
演算制御装置の本来の処理とは無関係に起こる。つま
り，主記憶装置５０内のワードリスト群Ａの二次記憶装
置６０への追い出しは演算制御装置内の本来のプログラ
ムは知らない。演算制御装置内の本来のプログラムの処
理が進んで，一旦，二次記憶装置６０に追い出されたワ
ードリストＡ’が必要になったとき，データはリスト構
造であるので，間接ポインタＢをアクセス指令が発っせ
られる。リスト構造であるから，間接ポインタＢをアク
セスしないで直接，ワードリスト群Ａの中のデータをア
クセスすることは有り得ない。主記憶装置５０内の間接
ポインタＢには割り込み信号を発生するマークビットＭ
Ｂがセットされているので，演算制御装置が間接ポイン
タＢのアドレスをアクセスした瞬間，上述した動作に基
づいて主記憶装置５０に含まれる図２に示した機能実現
部２００に相当する機能実現部から割り込み信号が演算
制御装置に出力される。この割り込み信号に応答して，
演算制御装置において割り込み処理ルーチンが駆動さ
れ，この割り込み処理ルーチンで主記憶装置５０内の間
接ポインタＢを参照して，二次記憶装置６０に追い出さ
れたワードリスト群Ａ’を再び主記憶装置５０にロード
しなおし，間接ポインタＢを差し替えて，割り込み処理
ルーチンの動作が終了して，本来のプログラム処理に復
帰する。ワードリスト群Ａは再び主記憶装置５０にロー
ドされているので，このワードリスト群Ａは追い出され
る前と同様に使用できる。

【００３５】もし従来のように，上述したアクセスに伴
う割り込み発生手法を使用しないで，図４および図５を
参照して述べた記憶管理方式（ロールイン・ロールアウ
ト）を実施するとき，主記憶装置５０からワードの読み
こみのたびに主記憶装置５０にワードリスト群Ａが存在
するか否かをチェックする必要があり，演算制御装置の
本来の処理が非常に遅延する。上述した本発明の実施例
によれば，上述した記憶管理を主記憶装置５０がわで行
うので，演算制御装置の負担が非常に削減され，演算制
御装置の動作性能が低下せず，プログラムの負担も少な
い。

【００３６】図１および図２を参照して述べたディジタ
ル計算機の割り込み発生手法は，基本的にあるアドレス
に予めマークビットＭＢをセットしておけば，そのアド
レスに対するアクセス指令が発っせられとき，ＣＰＵ１
００に割り込み信号ＩＮＴＲＰＴを出力するものである
から，図４および図５を参照して述べた利用方法の他，
種々の利用方法，たとえば，メモリプロテクトがある。
本発明によるメモリプロテクト機能は，ＣＰＵ１００の
負担を強いず，機能実現部２００側で処理され，そのア
ドレスにアクセスが発っせられた時のみＣＰＵ１００内
の割り込み処理ルーチンが動作する。したがって，ＣＰ
Ｕ１００の性能が低下しない。また，主記憶装置３００
内の個々のアドレスごとにメモリプロテクトの要否を指
定できるので，その利用が便利である。

【００３７】上述した実施例は，演算制御装置と主記憶
装置との関連において述べたが，演算制御装置と接続さ
れるメモリ装置であれば，たとえば，単にデータ記憶用
として使用されるような記憶装置でもよく，主記憶装置
３００には限定されない。

【００３８】図４および図５を参照して記号処理システ
ムにおける本発明のディジタル計算機のロールイン・ロ
ールアウトへの適用例を述べたが，本発明のディジタル
計算機は，データフロー計算モデル，オブジェクト指向
計算モデルなど，抽象度の高い計算モデルに実装すると
きに，効率のよい実装が可能になる。

【００３９】

【発明の効果】本発明によれば，演算制御装置からマー
クビットがセットされたメモリアドレスに対するアクセ
スがあったとき，記憶装置側からハードウエア的に演算
制御装置に割り込み信号を発生することができる。その
結果，たとえば，記号処理言語を用いたディジタル計算
機における記憶管理などが効率的に行うことができる。

【図面の簡単な説明】

【図１】本発明のディジタル計算機の実施例としての構
成図，および，主記憶装置内のデータワードのビット構
成の一部を示す図である。

【図２】図１に示した機能実現部の詳細回路図である。

【図３】本発明の実施例の主記憶装置へのアクセス動作
と割り込み信号発生動作を示す図である。

【図４】本発明のディジタル計算機の割り込み発生動作
を適用したディジタル計算機の動作形態を示す図であ
る。

【図５】図４に示した動作を図解した図である。

【符号の説明】

２，４，６，８，１０・・バッファ ２０・・アドレス制御線 ２２・・機能制御線 ２４・・書き込みデータ線 ２６・・読み込みデータ線 ２８・・割り込みリクエスト線 ３０・・メモリ書き込みデータ線 ３２・・メモリ制御線 ３４・・メモリ読みだし線 ５０・・主記憶装置 ６０・・二次記憶装置 １００・・ＣＰＵ ２００・・機能実現部 ２０８・・制御信号発生部 ２０２・・参照カウンタ制御部 ２０４・・マークビット制御部 ２０６・・メモリ制御信号発生部 ２１０，２１２，２１４，２１６・・セレクタ ２２０・・割り込み信号出力制御ゲート ２３０，２３２，２３４，２３６・・メモリデータレジ
スタ ３００・・主記憶装置 ＡＤＲ・・アドレス ＦＵＮＣ・・機能制御信号 ＷＲＤＡＴ・・書き込みデータ ＲＤＤＡＴ・・読み込みデータ ＩＮＴＲＰＴ・・割り込み信号 ＩＷＲＤ・・内部書き込みデータ ＩＲＤＤ・・内部読み込みデータ ＭＣ・・メモリ制御信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】演算制御装置と該演算制御装置からのアク
   セスに応答してデータを書き込みまたは読みだしする記
   憶装置を有し，前記記憶装置内の所定のアドレスのワー
   ドにはそのワードへのアクセス動作に応答して前記演算
   制御装置に割り込み信号を発生させることを指定するビ
   ットがセットされ，前記記憶装置は前記演算制御装置か
   らのアクセス命令に応答するワードに前記割り込み信号
   発生を指定されているとき，割り込み信号を前記演算制
   御装置に発生するディジタル計算機。
2. 【請求項２】前記記憶装置における割り込み発生は，前
   記演算制御装置からのデータ読み込み命令に応答して行
   う請求項１記載のディジタル計算機。
3. 【請求項３】前記記憶装置における割り込み発生は，前
   記演算制御装置からのデータ読み込み命令に応答して読
   み出したデータを前記演算制御装置に出力する前に行う
   請求項２記載のディジタル計算機。
4. 【請求項４】前記記憶装置は，書き込み命令に応答し
   て，指定されたアドレスのワードを一旦読みだし，前記
   演算制御装置からの書き込みデータを修飾して再び前記
   アドレスに記憶するように構成され，前記演算制御装置
   から書き込み命令が出力されたとき，前記記憶装置にお
   ける割り込み発生は，前記一旦データ読みだし時点にお
   いて行う請求項１または２記載のディジタル計算機。
5. 【請求項５】前記記憶装置における割り込み発生は，前
   記演算制御装置からのデータ書き込み命令に応答して一
   旦メモリ装置から読み出したデータを修飾して再び記憶
   装置に書き込む前に行う請求項４記載のディジタル計算
   機。
6. 【請求項６】前記ディジタル計算機を主記憶装置と二次
   記憶装置との間の記号処理システムのワードリストのロ
   ールイン・ロールアウトに使用したことを特徴とする請
   求項１〜５のいずれか記載のディジタル計算機。