JPH04309137A - メモリシステム - Google Patents
メモリシステムInfo
- Publication number
- JPH04309137A JPH04309137A JP3074918A JP7491891A JPH04309137A JP H04309137 A JPH04309137 A JP H04309137A JP 3074918 A JP3074918 A JP 3074918A JP 7491891 A JP7491891 A JP 7491891A JP H04309137 A JPH04309137 A JP H04309137A
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- JP
- Japan
- Prior art keywords
- memory
- check
- program
- data
- cpu
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- Pending
Links
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- 238000012546 transfer Methods 0.000 claims abstract description 15
- 230000007246 mechanism Effects 0.000 claims abstract description 13
- 230000002093 peripheral effect Effects 0.000 claims abstract description 11
- 238000012545 processing Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 2
- 230000008569 process Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
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- 238000012986 modification Methods 0.000 description 1
- 238000012806 monitoring device Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】小型のパソコン，ワークステーシ
ョン分野において、高性能化の要求に応じて、ＲＯＭか
らメインメモリへのコピーやキャッシュメモリ制御を行
うものが現れている。この際、物理アドレス上にて同一
アドレスのデータが複数のメモリ部に存在することが考
えられる。本発明はメモリからのデータ転送時のエラー
発生に際して、要因となったメモリ部を速やかに特定す
る機能を提供するシステムに関するものである。
ョン分野において、高性能化の要求に応じて、ＲＯＭか
らメインメモリへのコピーやキャッシュメモリ制御を行
うものが現れている。この際、物理アドレス上にて同一
アドレスのデータが複数のメモリ部に存在することが考
えられる。本発明はメモリからのデータ転送時のエラー
発生に際して、要因となったメモリ部を速やかに特定す
る機能を提供するシステムに関するものである。
【０００２】
【従来の技術】従来、データ転送の実行時に生じるエラ
ーは、一般的に転送データにパリティビットを付加しパ
リティチェックを行うことにより検出されており、この
際エラーを起こした部位はメモリアドレスによって明ら
かとされてきたが、ＲＯＭのメインメモリへのコピーや
キャッシュにより複数のメモリが同一アドレスになるシ
ステムにおいてはエラーを起こしたメモリ部の特定を行
うことが困難であった。また、特開平２−７５０４３の
ようにシステム内の各装置にバス監視装置を持たせ、デ
ータ転送の過程を監視することによりエラー検出箇所を
確定させているものがあるが、これは各装置にバス監視
のためのエラー検出機構が必要となりハードウェア面で
の負担が大きい。
ーは、一般的に転送データにパリティビットを付加しパ
リティチェックを行うことにより検出されており、この
際エラーを起こした部位はメモリアドレスによって明ら
かとされてきたが、ＲＯＭのメインメモリへのコピーや
キャッシュにより複数のメモリが同一アドレスになるシ
ステムにおいてはエラーを起こしたメモリ部の特定を行
うことが困難であった。また、特開平２−７５０４３の
ようにシステム内の各装置にバス監視装置を持たせ、デ
ータ転送の過程を監視することによりエラー検出箇所を
確定させているものがあるが、これは各装置にバス監視
のためのエラー検出機構が必要となりハードウェア面で
の負担が大きい。
【０００３】
【発明が解決しようとする課題】本発明は簡単なハード
ウェアの追加とソフトウェアの変更で、データ転送エラ
ー発生時の対象メモリ箇所を特定させるものである。
ウェアの追加とソフトウェアの変更で、データ転送エラ
ー発生時の対象メモリ箇所を特定させるものである。
【０００４】
【課題を解決するための手段】メモリ部からのデータ転
送に応じて該メモリ部固有のビット情報を生成し、専用
バスを通じて専用レジスタに格納する。データ転送エラ
ー発生時において該レジスタの内容をＣＰＵが照合する
ことによりエラー発生の要因となったメモリ部を特定す
る。
送に応じて該メモリ部固有のビット情報を生成し、専用
バスを通じて専用レジスタに格納する。データ転送エラ
ー発生時において該レジスタの内容をＣＰＵが照合する
ことによりエラー発生の要因となったメモリ部を特定す
る。
【０００５】
【作用】バスの構成上、ＲＯＭ，周辺メモリ群はＣＰＵ
から遠い位置に置かれデータのアクセスに時間がかかる
ために、通常プログラムの実行中に必要に応じてＲＯＭ
中のＢＩＯＳプログラムなどをメインメモリの該当番地
にコピーするものとする。また通常プログラムの実行中
、ＣＰＵのメモリアクセスを速くするためキャッシュメ
モリを利用するとし、該ＢＩＯＳプログラムと実行プロ
グラムの一部がメインメモリからキャッシュメモリにコ
ピーされ格納されている。この際、物理アドレス上にお
いて同一のアドレスを持つデータが複数のメモリ部にお
いて存在する。この時、ＣＰＵより該アドレスに対して
データのリード命令が実行され、その結果としてデータ
の転送時にエラーが生じた場合、ＲＯＭ，周辺メモリ，
メインメモリ，キャッシュメモリからのデータ転送実行
時に各メモリに、それぞれに対応するｎビットのチェッ
クビットを生成する機構を付加し、該ビットをチェック
バスを通じてチェックレジスタに格納し、ＣＰＵにより
該レジスタ内容をチェックすることによってデータ転送
エラー発生の要因となったメモリ部を確定することが可
能となる。
から遠い位置に置かれデータのアクセスに時間がかかる
ために、通常プログラムの実行中に必要に応じてＲＯＭ
中のＢＩＯＳプログラムなどをメインメモリの該当番地
にコピーするものとする。また通常プログラムの実行中
、ＣＰＵのメモリアクセスを速くするためキャッシュメ
モリを利用するとし、該ＢＩＯＳプログラムと実行プロ
グラムの一部がメインメモリからキャッシュメモリにコ
ピーされ格納されている。この際、物理アドレス上にお
いて同一のアドレスを持つデータが複数のメモリ部にお
いて存在する。この時、ＣＰＵより該アドレスに対して
データのリード命令が実行され、その結果としてデータ
の転送時にエラーが生じた場合、ＲＯＭ，周辺メモリ，
メインメモリ，キャッシュメモリからのデータ転送実行
時に各メモリに、それぞれに対応するｎビットのチェッ
クビットを生成する機構を付加し、該ビットをチェック
バスを通じてチェックレジスタに格納し、ＣＰＵにより
該レジスタ内容をチェックすることによってデータ転送
エラー発生の要因となったメモリ部を確定することが可
能となる。
【０００６】
【実施例】図１に本発明の一実施例である装置のブロッ
ク図を示す。電源オン時にＲＯＭ（４）中の立ち上げプ
ログラム（４．２）により外部記憶媒体からメインメモ
リ（２）にプログラムが格納される。ＣＰＵはメインメ
モリ中の通常プログラムの実行中にＲＯＭ（４）よりＢ
ＩＯＳプログラム（４．３）の一部をメインメモリ（２
）の該当番地にコピーし処理速度の向上をはかる。また
プログラム実行中、キャッシュメモリ（６）中にはメモ
リアドレスのうち最も最近リードされたアドレスのデー
タを格納している。ＣＰＵ（１）より特定のアドレスに
対しリード命令が実行される場合、キャッシュメモリ（
６），メインメモリ（２），ＲＯＭ（４）又は周辺メモ
リ（５）の順でアクセスが行われ、この時実際に該アド
レスのリードか実行されたメモリ部におけるチェックビ
ット生成機構（２．１）（４．１）（５．１）（６．１
）により、データのバスへの転送とともに該ビット情報
が生成され専用のチェックバス（１０．１）を通じて直
接、チェックビット専用のチェックレジスタ（１０．２
）に格納され内容を更新する。チェックビット生成機構
はこの場合チェックビットをキャッシュメモリ（６），
メインメモリ（２），ＲＯＭ（４），周辺メモリ（５）
のそれぞれに対し例えば００，０１，１０，１１のよう
に２ビットの出力信号のパターンを固定し、また出力イ
ネーブルを該メモリ部の出力イネーブルと共用したラッ
チを用いることにより、比較的簡単に構成することがで
きる。リード命令実行時にパリティチェック部（８）に
よりデータ転送のエラーが検出された場合、ＣＰＵ（１
）に対し割込みがかけられ、ＣＰＵ（１）はチェックレ
ジスタ（１０．２）の内容を照合することにより、エラ
ー発生の要因となったメモリ部を特定する。
ク図を示す。電源オン時にＲＯＭ（４）中の立ち上げプ
ログラム（４．２）により外部記憶媒体からメインメモ
リ（２）にプログラムが格納される。ＣＰＵはメインメ
モリ中の通常プログラムの実行中にＲＯＭ（４）よりＢ
ＩＯＳプログラム（４．３）の一部をメインメモリ（２
）の該当番地にコピーし処理速度の向上をはかる。また
プログラム実行中、キャッシュメモリ（６）中にはメモ
リアドレスのうち最も最近リードされたアドレスのデー
タを格納している。ＣＰＵ（１）より特定のアドレスに
対しリード命令が実行される場合、キャッシュメモリ（
６），メインメモリ（２），ＲＯＭ（４）又は周辺メモ
リ（５）の順でアクセスが行われ、この時実際に該アド
レスのリードか実行されたメモリ部におけるチェックビ
ット生成機構（２．１）（４．１）（５．１）（６．１
）により、データのバスへの転送とともに該ビット情報
が生成され専用のチェックバス（１０．１）を通じて直
接、チェックビット専用のチェックレジスタ（１０．２
）に格納され内容を更新する。チェックビット生成機構
はこの場合チェックビットをキャッシュメモリ（６），
メインメモリ（２），ＲＯＭ（４），周辺メモリ（５）
のそれぞれに対し例えば００，０１，１０，１１のよう
に２ビットの出力信号のパターンを固定し、また出力イ
ネーブルを該メモリ部の出力イネーブルと共用したラッ
チを用いることにより、比較的簡単に構成することがで
きる。リード命令実行時にパリティチェック部（８）に
よりデータ転送のエラーが検出された場合、ＣＰＵ（１
）に対し割込みがかけられ、ＣＰＵ（１）はチェックレ
ジスタ（１０．２）の内容を照合することにより、エラ
ー発生の要因となったメモリ部を特定する。
【０００７】上記実施例ではエラーチェックの対象をキ
ャッシュメモリ（６），メインメモリ（２），ＲＯＭ（
４），周辺メモリ（５）のみとして２ビット情報を割り
当てたが、ビット数を増してシステム中の他の装置との
データ転送に用途を拡げることも可能である。
ャッシュメモリ（６），メインメモリ（２），ＲＯＭ（
４），周辺メモリ（５）のみとして２ビット情報を割り
当てたが、ビット数を増してシステム中の他の装置との
データ転送に用途を拡げることも可能である。
【０００８】
【発明の効果】本発明によれば、簡単なハードウェアの
追加とソフトウェアの変更で、データ転送エラー発生時
の対象メモリ箇所を特定させることができる。
追加とソフトウェアの変更で、データ転送エラー発生時
の対象メモリ箇所を特定させることができる。
【図１】本発明の一実施例である装置のブロック図であ
る。
る。
（１）…ＣＰＵ、
（２）…メインメモリ、
（２．１）…メインメモリチェック機構、（３）…メモ
リコントロール部、 （４）…リードオンリーメモリ、 （４．１）…リードオンリーメモリチェック機構、（４
．２）…立ち上げプログラム、 （４．３）…ＢＩＯＳプログラム、 （５）…周辺メモリ、 （５．１）…周辺メモリチェック機構、（６）…キャッ
シュメモリ、 （６．１）…キャッシュメモリチェック機構、（７）…
キャッシュコントロール部、 （８）…パリティチェック部、 （９）…割込みコントロール部、 （１０．１）…チェックバス、 （１０．２）…チェックレジスタ。
リコントロール部、 （４）…リードオンリーメモリ、 （４．１）…リードオンリーメモリチェック機構、（４
．２）…立ち上げプログラム、 （４．３）…ＢＩＯＳプログラム、 （５）…周辺メモリ、 （５．１）…周辺メモリチェック機構、（６）…キャッ
シュメモリ、 （６．１）…キャッシュメモリチェック機構、（７）…
キャッシュコントロール部、 （８）…パリティチェック部、 （９）…割込みコントロール部、 （１０．１）…チェックバス、 （１０．２）…チェックレジスタ。
Claims (1)
- 【請求項１】プログラムを実行するＣＰＵ（１）と、該
プログラムを格納するための大容量のメインメモリ（２
）と、該メインメモリを制御するためのメモリ制御部（
３）と、電源オン時に外部記憶媒体からメインメモリへ
（プログラム）データを転送するための立ち上げプログ
ラム（４．２）並びに入出力装置をコントロールするた
めのＢＩＯＳプログラム（４．３）を格納するリードオ
ンリーメモリ（ＲＯＭ）（４）と、入出力装置に対する
データを格納する周辺メモリ（５）と、プログラムの実
行を速くするための高速小容量のキャッシュメモリ（６
）と、該キャッシュメモリの制御部（７）とデータ転送
に伴うエラーの検出を行うパリティチェック部（８）と
、パリティエラー検出時にＣＰＵに対して割込みをかけ
る割り込みコントロール部（９）と、ＣＰＵ（１）がメ
モリ部からデータを読み出すに際して、メインメモリ（
２）からのデータの出力時にメインメモリに固有のｎビ
ットのチェックビットを生成するメインメモリチェック
機構（２．１）と、同様にＲＯＭ（４）に対する該チェ
ックビットを生成するＲＯＭチェック機構（４．１）と
、周辺メモリ（５）に対する該チェックビットを生成す
る周辺メモリチェック機構（５．１）と、キャッシュメ
モリ（６）に対する該チェックビットを生成するキャッ
シュメモリチェック機構（６．１）と、該チェックビッ
ト専用のチェックバス（１０．１）と、該チェックビッ
トを格納する専用のチェックレジスタ（１０．２）から
構成される小型のコンピュータシステムにおいて、通常
プログラム実行中に処理速度向上を目的としてＲＯＭ（
４）よりＢＩＯＳプログラム（４．３）の内容をメイン
メモリ（２）上の該当番地へのコピーを行い、メインメ
モリ（２）の中には上記データとともに通常の実行プロ
グラムも格納されており、更に実行プログラムの処理速
度向上を目的としてメインメモリ（２）上のデータの一
部がキャッシュメモリ（６）に格納される時、同一アド
レスのデータがＲＯＭ（４）、メインメモリ（２）また
はキャッシュメモリ（６）の複数部にわたって存在し、
ＣＰＵ（１）からのメモリリード時にそのデータの転送
過程においてパリティチェック部（８）によりエラーが
検出されてＣＰＵ（１）に対し割込みがかけられた時に
、専用レジスタ（１０．２）中の上記チェックビットを
ＣＰＵ（１）が照合することにより、エラー発生の要因
となったメモリ部を特定することを特徴とするメモリシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074918A JPH04309137A (ja) | 1991-04-08 | 1991-04-08 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074918A JPH04309137A (ja) | 1991-04-08 | 1991-04-08 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04309137A true JPH04309137A (ja) | 1992-10-30 |
Family
ID=13561245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3074918A Pending JPH04309137A (ja) | 1991-04-08 | 1991-04-08 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04309137A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009520290A (ja) * | 2005-12-22 | 2009-05-21 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 耐故障性があるプロセッサシステム |
-
1991
- 1991-04-08 JP JP3074918A patent/JPH04309137A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009520290A (ja) * | 2005-12-22 | 2009-05-21 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 耐故障性があるプロセッサシステム |
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