JP2002508569A - マルチタスク・システムのためのメモリ保護システム - Google Patents

マルチタスク・システムのためのメモリ保護システム

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Abstract

(57)【要約】 実行中であるアプリケーションが別のアプリケーションのためのデータを格納するメモリ・セグメントにデータを書込むことを阻止するためのマルチタスク・システムにおけるメモリ保護システム。メモリ保護システムは、メモリ・レジスタからメモリに対して、実行中であるアプリケーションのメモリ・セグメントを規定するｍ個の上位アドレスを伝送する。メモリ保護システムは、実行中であるアプリケーションが無効アドレスを生成する時点を検出し、データ動作を禁止して、実行中であるアプリケーションのためのデータを格納するメモリ・セグメントにおけるデータの破壊を阻止する。システムは、アプリケーションが完了された後のメモリ・レジスタにおけるｍ個の上位アドレス・ビットが完了したアプリケーションのメモリ・セグメントのｍ個の上位アドレス・ビットと等しいことを検査する。

Description

【発明の詳細な説明】
【０００１】 発明の分野 本発明は、マルチタスク・システムのためのメモリ保護システムに関する。特
に、本発明は、アプリケーションが別のアプリケーションのためのデータを記憶
するメモリ・セグメントへ書込むことを防止するシステムに関する。また、本発
明のメモリ保護システムは、１つのアプリケーションが別のアプリケーションの
メモリ・セグメントへの書込みを試みる時点を検出する。
【０００２】 課題 マルチタスク・システムは、コンピューティング技術において広く知られてい
る。マルチタスク・システムにおいては、プロセッサによって多数のアプリケー
ションが同時に実行される。マルチタスク・システムの利点は、多数の機能を実
施するのに要するリソースの量を最小化するため単一のプロセッサが同時に多数
の機能を実施できることである。
【０００３】 典型的なマルチタスク・システムは、プロセッサ、該プロセッサに関連するメ
モリ、及び、アプリケーションの処理スケジュールをたてると共にメモリに対す
るデータの読出し及び書込みを管理するオペレーティング・システムを必要とす
る。当該システムは、複数のアプリケーションを走らせる。各アプリケーション
は、予め定めた時間量だけプロセッサにより実行される。アプリケーションの実
行の結果として得るデータは、メモリへ書込まれて将来の使用のため格納される
。プロセッサは、格納されたデータを用いて、後におけるアプリケーションの実
行を再開する。マルチタスク・システムは、第１のアプリケーションが第２のア
プリケーションのデータに重ね書きすることを防止するメモリ保護方式を含む。
さもなければ、アプリケーションの一方又は両方に対するデータが壊され、アプ
リケーションが動かないことになる。
【０００４】 マルチタスク・システムの一例は、パーソナル・コンピュータ上で走るウイン
ドウズ・オペレーティング・システムである。ウインドウズ・オペレーティング
・システムにおいて開かれる各ウインドウは、そのときシステムにより走らせら
れている別のソフトウエア・アプリケーションである。当該オペレーティング・
システムは、予め定めた時間量だけ各アプリケーションを実行する中央処理装置
において各アプリケーションに対する処理時間をスケジュール化する。結果とし
て得るデータは、将来使用されるようにランダム・アクセス・メモリ（ＲＡＭ）
に格納される。ウインドウズ・システムにおいては、オペレーティング・システ
ムが、１つのアプリケーションに対するデータを記憶しているＲＡＭの１つの場
所へ別のアプリケーションがデータを書込むことを防止するメモリ管理方式を備
える。
【０００５】 マルチタスク・システムは、マイクロプロセッサを用いて更に小さなスケール
で動作させられる。より小さなマルチタスク・システムの一例は、流量計を流れ
る流体の異なる特性を監視して複数のアプリケーションを同時に実行するマイク
ロプロセッサである。このようなマルチタスク・システムのオペレーティング・
システムは、一般に、マイクロプロセッサの能力に依存して、厳密なシステム動
作に限定される。これらの小さなシステムにおいては、プロセッサと関連するメ
モリは、一般に、複数のセグメントに分割される。各メモリ・セグメントは、オ
ペレーティング・システムにより要求されるメモリ管理を簡単にするため１つの
アプリケーションに対するデータを格納する。１つのアプリケーションが別のア
プリケーションのデータを格納するメモリ・セグメントへデータを書込むことを
防止することが課題である。
【０００６】 このような課題に対処するため、幾つかのマイクロプロセッサは、内部又は外
部のメモリ保護機構を設けて、アプリケーションがその割当てられたメモリ・セ
グメント外のアドレスへデータを書込むことを防止する。しかし、メモリ保護機
構を備えるマイクロプロセッサは非常に高価であり、かつ単一のマイクロプロセ
ッサよりも複雑な回路を有する。コストと設計の配慮から、メモリ保護システム
を持たない高価でないマイクロプロセッサを使用することが望ましい。従って、
当技術分野には、メモリ保護機構を備えないマイクロプロセッサを含むマルチタ
スク・システムにメモリ保護を提供する、安価且つ簡単な方式に対する要求が存
在する。
【０００７】 解決法 上記及び他の問題は、プロセッサが制御するマルチタスク・システムに対する
メモリ保護システムに関する本発明により解決され、当技術分野における進歩が
達成される。本発明によれば、プロセッサにより実行されるソフトウエアと該プ
ロセッサの外にある回路との組合わせによって、メモリ保護システムが提供され
る。本発明は、内部メモリ保護能力を持たないプロセッサと関連して使用される
べき、比較的簡単且つ安価なメモリ保護システムを提供する。
【０００８】 マルチタスク・システムは、マイクロプロセッサと、該マイクロプロセッサと
関連するメモリと、オペレーティング・システムとを備える。メモリにおける各
場所は、ｎ個の下位アドレス・ビットとｍ個の上位アドレス・ビットとにより規
定される。該メモリは複数のメモリ・セグメントへ分割され、各セグメントはｍ
個の上位アドレス・ビットの一義的な組合わせにより規定される。プロセッサに
より実行されている各アプリケーションには、当該アプリケーションに対するデ
ータを格納する１つのメモリ・セグメントが割当てられる。オペレーティング・
システムはプロセッサによるアプリケーションの実行を管理する。
【０００９】 本発明によると、メモリ保護システムは、メモリ・アドレス・レジスタと、該
メモリ・レジスタからメモリへ延びる上位アドレス・バスと、プロセッサからメ
モリへ延びる下位アドレス・バスと、誤り検出回路とを備える。メモリ・レジス
タはｍ個のビットを格納する。マイクロプロセッサによりアプリケーションが実
行される前に、アプリケーションのメモリ・セグメントに対するｍ個の上位アド
レス・ビットがメモリ・レジスタへ書込まれる。アプリケーションが実行されて
いる間に、メモリ・レジスタに格納されたｍ個の上位ビットが上位アドレス・バ
スを介してメモリへ送られる。メモリ・レジスタからのｍ個の上位アドレス・ビ
ットの伝送は、アプリケーションがその割当てられたメモリ・セグメントの外に
あるアドレスへの書込みを防止する。
【００１０】 各アプリケーションは、全ゼロのような定数に等しくセットされたｍ個の上位
アドレス・ビットとｎ個の下位アドレス・ビットとを持つ、読出し／書込み操作
のためのアドレスを生成するようにコンパイルされる。ｍ個の上位アドレス・ビ
ットは誤り検出のため用いられ、ｎ個の下位アドレス・ビットはアプリケーショ
ンの割当てられたメモリ・セグメントにおける記憶場所を示す。
【００１１】 アプリケーションにより生成されるｎ個の下位アドレス・ビットは、下位アド
レス・バスを介してメモリへ伝送される。このｎ個の下位アドレス・ビットは、
メモリ・レジスタからのｍ個のアドレス・ビットと組合わされてアプリケーショ
ンの割当てられたメモリ・セグメントにおける記憶場所を指定する。結果として
生じるアドレスが読出し／書込み操作を行うために用いられる。
【００１２】 メモリ・レジスタからのｍ個の上位アドレス・ビットは選択されたアプリケー
ションがその割当てられたメモリ・セグメント外での読出し／書込み操作を防止
するけれども、選択されたアプリケーションは、或る条件下では、その割当てら
れたメモリ・セグメント外での読出し／書込み操作を試みることがある。こうし
た条件の１つは、アプリケーションがそのメモリ・セグメントの容量を越えてデ
ータを格納することを必要とするスタック・オーバーフロー誤りである。データ
を格納するために、アプリケーションは、その割当てられたメモリ・セグメント
外のアドレスへの書込みを試みて、定数に等しくないｍ個の上位アドレス・ビッ
トを持つアドレスを生成する。しかし、メモリ・レジスタからのｍ個の上位アド
レス・ビットと生成されたｎ個の下位アドレス・ビットとの組合わせは、有効デ
ータを含むアプリケーションの割当てられたメモリ・セグメントにおけるアドレ
スとなる。読出し／書込み操作が進行すると、選択されたアプリケーションに対
する有効データが壊されることになる。
【００１３】 アプリケーションの割当てられたメモリ・セグメントにおける有効データが壊
されるのを防ぐため、誤り検出回路は、アプリケーションにより生成されるｍ個
の上位アドレス・ビットが定数に等しいか否かを決定する。生成されたｍ個の上
位アドレス・ビットが定数に等しくなければ、本発明は誤り信号を生成する。こ
の誤り信号に応答して読出し／書込み操作を停止することができ、又は、誤り信
号により誤り割込みを行うことができる。
【００１４】 メモリ・レジスタにおける誤りは、アプリケーションの実行が完了した後にオ
ペレーティング・システムによって検出される。メモリ・レジスタにおけるｍ個
の上位アドレス・ビットは、オペレーティング・システムにより読出される。メ
モリ・レジスタからのｍ個の上位アドレス・ビットは、完了したアプリケーショ
ンのメモリ・セグメントを規定するｍ個の上位アドレス・ビットと比較される。
完了したアプリケーションとメモリ・レジスタとのｍ個の上位アドレス・ビット
が等しくなければ、オペレーティング・システムは誤り割込みを生成する。この
テストは、メモリ・レジスタにおける誤動作によってはデータが壊されなかった
ことを保証する。
【００１５】 詳細な記述 図１は、本発明のメモリ保護機構を備えるマルチタスク・システム１００の望
ましい実施の形態を示している。プロセッサ１０１は複数のアプリケーションに
対する指令を実行する。指令は読出し専用メモリ（ＲＯＭ）１５０に格納される
。プロセッサ１０１は、バス１５１によりＲＯＭ１５０に接続されるデータ・バ
ス１０４を介してＲＯＭ１５０から指令を受取る。ＲＡＭ１２０のようなメモリ
が、複数のアプリケーションの各々を実行するため必要なデータを格納するよう
にプロセッサ１０１と関連させられる。ＲＡＭ１２０における各アドレスは、ｍ
個の上位アドレス・ビットとｎ個の下位アドレス・ビットとにより規定される。
ＲＡＭ１２０は望ましい実施の形態においては６４キロバイトのメモリであるが
、本発明は任意のサイズのメモリを用い得るようスケーリングすることが可能で
ある。
【００１６】 メモリ・レジスタ１０２はｍビットを格納し、ｍ個の経路１１２〜１１４によ
りマルチプレクサ１３０に接続される。望ましい実施の形態において、メモリ・
レジスタ１０２はプロセッサ１０１の内部にある。しかし、メモリ・レジスタ１
０２をプロセッサ１０１の外部に置いてもよい。保護信号は、アプリケーション
又はオペレーティング・システムが実行されているかどうかを示すため、メモリ
・レジスタ１０２により経路１１５上に出力される。望ましい実施の形態におい
ては、オペレーティング・システムが実行されているとき、保護信号は経路１１
５においてハイ、即ち１である。アプリケーションが実行されているとき、経路
１１５上の保護信号はロー、即ち０である。望ましい実施の形態においては、経
路１１５上の保護信号はマルチプレクサ１３０がどの経路をＲＡＭ１２０に接続
するかを決定する。ハイの保護信号は、オペレーティング・システムが実行され
ているとき誤り検出回路を不動作状態にし、誤り信号が生成されることを防止す
る。
【００１７】 保護信号が経路１１５上でローであるとき、マルチプレクサ１３０は、メモリ
・レジスタ１０２からのｍ個の経路１１２〜１１４をそれぞれｍ個の上位アドレ
ス線１２２〜１２４に接続する。経路１１５上の保護信号がハイであるとき、マ
ルチプレクサ１３０は、バス１０５からのｍ個の経路１０６〜１０８をｍ個の上
位アドレス線１２２〜１２４に接続する。バス１０５はアドレス・バス１２１か
ら分岐し、ｍ個の上位アドレス・ビットをプロセッサ１０１から経路１０６〜１
０８を介してマルチプレクサ１３０へ直接与える。ｍ個の経路１０９〜１１１は
、バス１０５からｍ個の上位アドレス・ビットを受取り、ｍ個の上位アドレス・
ビットをマルチタスク・システム１００の誤り検出回路へ印加する。
【００１８】 データ・バス１０４はプロセッサ１０１をＲＡＭ１２０と接続しており、デー
タをプロセッサ１０１とＲＡＭ１２０との間で転送する。ＲＡＭ１２０により行
われるデータ操作の形式は、プロセッサ１０１から読出し／書込み経路１０３を
介してＲＡＭ１２０へ伝送される読出し／書込み信号により決定される。或るア
ドレスのｎ個の下位アドレス・ビットは、プロセッサ１０１により下位アドレス
・バス１２１を介してＲＡＭ１２０へ伝送される。ｍ個の上位アドレス線１２２
〜１２４により表わされる上位アドレス・バスは、ｍ個の上位アドレス・ビット
をマルチプレクサ１３０からＲＡＭ１２０へ与える。望ましい実施の形態におい
ては、下位アドレス・バス１２１は或るアドレスの１３個の下位ビットを運び、
上位アドレス・バスは６５キロバイト・メモリにおける１６ビット・アドレスの
３つの上位アドレス・ビットを運ぶ。しかし、ｎ個の下位アドレス・ビットとｍ
個の上位アドレス・ビットの数は、異なる設計パラメータにより動作するよう変
更することができる。
【００１９】 誤り検出回路は、プロセッサ１０１により実行されているアプリケーションに
よる、割当てられたメモリ・セグメント外でのデータの読出し／書込みの試みを
検出する。アプリケーションがその割当てられたメモリ・セグメント外での読出
し／書込みを試みるならば、誤り検出回路は誤り信号を生成する。誤り信号の生
成は、データ操作を実施不能にするか、あるいは、プロセッサ１０１へ伝送され
て、アプリケーションが読出し／書込み操作を完了することを防止する誤り割込
みを生じさせる。
【００２０】 ソフトウエア・アプリケーションは、定数に等しいｍ個の上位アドレス・ビッ
トを持つ読出し／書込み操作のためのメモリ・アドレスを生成するようにコンパ
イルされる。誤り検出回路は、ｍ個の上位アドレス・ビットが当該定数に等しい
かどうかを決定する。ｍ個の上位アドレス・ビットと当該定数とが等しくないと
き、誤り検出回路により誤り信号が生成される。
【００２１】 望ましい実施の形態においては、アプリケーションにより生成されるｍ個の上
位アドレス・ビットの各々に対する定数は０である。誤り検出回路は、ｍ個のビ
ットのどれかが１である時点を検出する。誤り検出回路は、ＯＲゲート１３１、
１３３、１３５と、ラッチ１３２と、インバータ１３４とを備える。ＯＲゲート
１３１は、プロセッサ１０１からｍ個の経路１０９〜１１１を介してｍ個の上位
アドレス・ビットを受取り、経路１４０を介して信号を印加する。ラッチ１３２
は、ＯＲゲート１３１からの信号を経路１４０を介して受取り、プロセッサ１０
１からのアドレス有効信号を経路１４１を介して受取る。アドレス有効信号は、
アプリケーションがメモリ・アドレスの生成を完了したならば、プロセッサ１０
１によりラッチ１４１へ送られる。ラッチ１３２は、経路１４２を介してＯＲゲ
ート１３３へ信号を送る。ＯＲゲート１３３は、経路１１５を介して保護信号を
受取り、ラッチ１３２から経路１４２を介して信号を受取る。ＯＲゲート１３３
からの出力信号は、経路１４３上をプロセッサ１０１へ送られる。経路１４７は
経路１４３から分岐し、ＯＲゲート１３３からの信号をインバータ１３４へ印加
する。反転された信号は経路１４６を介してＯＲゲート１３５へ送られる。ＯＲ
ゲート１３５は、経路１４６上で信号を受取り、経路１４４を介してチップ選択
信号を受取る。ＯＲゲート１３５から結果として生じた信号は、経路１４５を介
してＲＡＭ１２０へ印加される。
【００２２】 アプリケーションが無効アドレスを生成するならば、誤り検出回路は以下のよ
うに動作する。ＯＲゲート１３１がｍ個の経路１０９〜１１１から信号を受取る
。受取られた信号の少なくとも１つが１を表わすハイであり、ハイの信号が経路
１４０を介してラッチ１３２へ印加される。ラッチ１３２は、経路１４１を介し
てプロセッサ１０１からハイのアドレス有効信号を受取ることにより、ハイの信
号を出力するようにセットされる。有効アドレス信号は、アプリケーションが読
出し／書込み操作に対するアドレスの生成を完了したことを示す。経路１４０を
介するハイ信号の受取りはラッチ１３２をストローブし、経路１４２にローの信
号を印加させる。ＯＲゲート１３３は、プロセッサ１０１から経路１１５上でロ
ーの保護信号を受取り、ラッチ１３２から経路１４２上でローの信号を受取る。
保護信号１１５はローであり、プロセッサ１０１によりアプリケーションが実行
されていることを示す。このローの保護信号１１５は、ＯＲゲート１３３により
ローのラッチ信号へＯＲ出力される。結果として得られるローの信号は、ローの
誤り信号としてプロセッサ１０１へ経路１４２上で送られる。経路１４７は経路
１４３から分岐し、ローの信号をインバータ１３４へ印加する。インバータ１３
４からのハイの信号は、ＯＲゲート１３５へ印加される。読出し／書込み操作を
完了させるローのチップ選択信号は、経路１４４を介してＯＲゲート１３５によ
り受取られる。ＯＲゲート１３５は、ローのチップ選択信号とハイの信号とをＯ
Ｒ処理する。ハイの信号が経路１４５を介してＲＡＭ１２０へ送られる。このハ
イの信号は、読出し／書込み操作が完了されることを防止する。
【００２３】 アプリケーションにより生成されるアドレスから誤りが生じなければ、誤り検
出回路は以下のように動作する。ＯＲゲート１３１がｍ個の経路１０９〜１１１
から信号を受取る。受取られた全ての信号はローであり、ローの信号が経路１４
０を介してラッチ１３２へ印加される。ラッチ１３２は、経路１４１を介してプ
ロセッサ１０１からハイの有効信号を受取ることにより、ハイの信号を出力する
ようにセットされる。ローの信号が経路１４０上で受取られるので、経路１４２
上の信号を、生成されたアドレスに誤りがないことを示すハイに維持する。ＯＲ
ゲート１３３は、経路１１５を介してプロセッサ１０１からローの保護信号を受
取り、経路１４２を介してラッチ１３２からハイの信号を受取る。ローの保護信
号１１５は、ＯＲゲート１３３により経路１４２からのハイのラッチ信号に対し
てＯＲ処理される。結果として生じるハイの信号は経路１４３を介してプロセッ
サ１０１へ送られ、アドレスが有効であることを示す。経路１４７は経路１４３
から分岐し、ハイの信号をインバータ１３４へ印加する。インバータ１３４から
ローの信号がＯＲゲート１３５へ印加される。読出し／書込み操作を完了させる
ローのチップ選択信号は、経路１４４を介してＯＲゲート１３５により受取られ
る。ＯＲゲート１３５は、ローのチップ選択信号とローの信号とをＯＲ処理する
。結果として得るローの信号は、ＯＲゲート１３５により経路１４５を介してＲ
ＡＭ１２０へ送られる。このローの信号は読出し／書込み操作を完了させる。
【００２４】 図２は、本発明の代替的な実施の形態を示している。マルチタスク・システム
２００はマルチタスク・システム１００と同じ要素からなるが、ＯＲゲート１３
１の前側に誤り検出回路に付加される、「より大きな」の比較器２０２を規定す
る論理ユニットと、「より小さな」の比較器２０３を規定する論理ユニットとを
有する。バス１０５は、少なくともｍ個の上位アドレス・ビットを誤り検出回路
に与える。ｎ個の下位アドレス・ビットの全て又はその一部もまた、誤り検出回
路へ与えられる。「より大きな」の比較器２０２は、経路２１０上で少なくとも
ｍ個の上位アドレス・ビットを受取り、「より小さな」の比較器２０３は、経路
２１１上で少なくともｍ個の上位アドレス・ビットを受取る。メモリ・レジスタ
１０２からのｍ個の上位アドレス・ビットは、バス２１３上で誤り検出回路へ送
られる。「より大きな」の比較器２０２は経路２１４を介してバス２１３からｍ
個の上位アドレス・ビットを受取り、「より小さな」の比較器２０３は経路２１
５を介してバス２１３からｍ個の上位アドレス・ビットを受取る。「より大きな
」の比較器２０２は信号を経路２０５を介してＯＲゲート１３１へ印加し、「よ
り小さな」の比較器２０３は信号を経路２０６を介してＯＲゲート１３１へ印加
する。
【００２５】 代替的な実施の形態においては、アプリケーションにより生成される各アドレ
スのｍ個の上位アドレス・ビットは、アプリケーションに対するデータを格納す
るメモリ・セグメントを規定するｍ個の上位アドレス・ビットの一義的な組合わ
せに等しい。代替的な実施の形態で生成することができる３つの形式のアドレス
、即ち、アプリケーション・メモリ・セグメントにおける最下位アドレスより小
さいアドレス、アプリケーション・メモリ・セグメント間のアドレス、及びアプ
リケーションのメモリ・セグメントの最上位アドレスより大きいアドレスが存在
する。生成されたアドレスがアプリケーション・メモリ・セグメントの最上位ア
ドレスより大きいか、あるいはアプリケーション・メモリ・セグメントの最下位
アドレスより小さいときに、誤りが生じる。
【００２６】 メモリ・セグメントの最下位アドレスより小さなアドレスが生成されるとき、
誤り検出回路は以下のように動作する。生成されたｍ個の上位アドレス・ビット
は、経路２１０を介して「より大きな」の比較器２０２により受取られる。メモ
リ・レジスタ１０２からのｍ個の上位アドレス・ビットは、経路２１４を介して
「より小さな」の比較器２０２により受取られる。「より大きな」の比較器２０
３は、生成されたｍ個の上位アドレス・ビットとメモリ・レジスタ１０２からの
ｍ個の上位アドレス・ビットとを比較する。生成されたｍ個の上位アドレス・ビ
ットはメモリ・レジスタのｍ個の上位アドレス・ビットより小さいので、ローの
信号が経路２０５を介してＯＲゲート１３１へ送られる。このローの信号は、生
成されたアドレスがメモリ・セグメントの最上位アドレスより小さく且つ有効ア
ドレスであることを示す。生成されたｍ個の上位アドレス・ビットは、経路２１
１を介して「より小さな」の比較器２０３により受取られる。メモリ・レジスタ
１０２からのｍ個の上位アドレス・ビットは、経路２１５を介して「より小さな
」の比較器２０３により受取られる。「より小さな」の比較器２０３は、生成さ
れたｍ個の上位アドレス・ビットとメモリ・レジスタ１０２からのｍ個の上位ア
ドレス・ビットとを比較する。生成されたｍ個の上位アドレス・ビットはメモリ
・レジスタのｍ個の上位アドレス・ビットより小さく、ハイの信号が経路２０６
を介してＯＲゲート１３１へ送られる。このハイの信号は、生成されたアドレス
がアドレス・セグメントにおける最下位アドレスと無効アドレスより小さいこと
を示す。経路２０５からのハイの信号と経路２０４からのローの信号とが、ＯＲ
ゲート１３１によりＯＲ処理される。結果として生じるハイの信号は経路１４０
上に送られ、誤り検出回路の残りの部分は、図１において先に述べた如く、誤り
に対する操作を完了する。
【００２７】 メモリ・セグメントにおける最上位アドレスより大きなアドレスが生成される
とき、誤り検出回路は以下のように動作する。生成されるｍ個の上位アドレス・
ビットは、経路２１０を介して「より大きな」の比較器２０２により受取られる
。メモリ・レジスタ１０２からのｍ個の上位アドレス・ビットは、経路２１４を
介して「より大きな」の比較器２０２により受取られる。「より大きな」の比較
器２０２は、生成されたｍ個の上位アドレス・ビットとメモリ・レジスタ１０２
からのｍ個の上位アドレス・ビットとを比較する。生成されたｍ個の上位アドレ
ス・ビットはメモリ・レジスタのｍ個の上位アドレス・ビットより大きく、ハイ
の信号が経路２０５を介してＯＲゲート１３１へ送られる。このハイの信号は、
生成されたｍ個のアドレスが最上位のメモリ・セグメント・アドレスと無効アド
レスより大きいことを示す。また、生成されたｍ個の上位アドレス・ビットは、
経路２１１を介して「より小さな」の比較器２０３により受取られる。メモリ・
レジスタ１０２からのｍ個の上位アドレス・ビットは、経路２１５を介して「よ
り小さな」の比較器２０３により受取られる。「より小さな」の比較器２０３は
、生成されたｍ個の上位アドレス・ビットとメモリ・レジスタ１０２からのｍ個
の上位アドレス・ビットとを比較する。生成されたｍ個の上位アドレス・ビット
はメモリ・レジスタのｍ個の上位アドレス・ビットより大きく、ローの信号が経
路２０６を介してＯＲゲート１３１へ送られる。このローの信号は、生成された
アドレスが最下位メモリ・セグメント・アドレスより大きいことを示す。経路２
０５からのハイの信号と経路２０６からのローの信号とはＯＲ処理される。結果
として得るハイの信号は経路１４０上で送られ、誤り検出回路の残りの部分は、
図１において先に述べたように、誤りに対する操作を完了する。
【００２８】 最下位メモリ・セグメント・アドレスより大きく且つ最上位メモリ・セグメン
ト・アドレスより小さなアドレスが生成されるとき、誤り検出回路は以下のよう
に動作する。生成されたｍ個の上位アドレス・ビットは、経路２１０を介して「
より大きな」の比較器２０２により受取られる。メモリ・レジスタ１０２からの
ｍ個の上位アドレス・ビットは、経路２１４を介して「より大きな」の比較器２
０２により受取られる。「より大きな」の比較器２０２は、生成されたｍ個の上
位アドレス・ビットとメモリ・レジスタ１０２からのｍ個の上位アドレス・ビッ
トとを比較する。生成されたｍ個の上位アドレス・ビットは、メモリ・レジスタ
のｍ個の上位アドレス・ビットより小さく、ローの信号が経路２０５上でＯＲゲ
ート１３１へ送られる。このローの信号は、生成されたアドレスが最上位セグメ
ント・アドレスより小さく且つ有効アドレスであることを示す。また、生成され
たｍ個の上位アドレス・ビットも、経路２１１を介して「より小さな」の比較器
２０３により受取られる。メモリ・レジスタ１０２からのｍ個の上位アドレス・
ビットは、経路２１５を介して「より小さな」の比較器２０３により受取られる
。「より小さな」の比較器２０３は、生成されたｍ個の上位アドレス・ビットと
メモリ・レジスタ１０２からのｍ個の上位アドレス・ビットとを比較する。生成
されたｍ個の上位アドレス・ビットはメモリ・レジスタのｍ個の上位アドレス・
ビットより小さく、ローの信号が経路２０６上をＯＲゲート１３１へ送られる。
このローの信号は、生成されたアドレスが最下位セグメント・アドレスより大き
く且つ有効アドレスであることを示す。経路２０５からのローの信号と経路２０
４からのローの信号とがＯＲ処理される。結果として得るローの信号が経路１４
０上で送られ、誤り検出回路の残りの部分は、図１において先に述べたように、
適切な生成アドレスに対する動作を完了する。
【００２９】 図３は、複数のセグメント３００〜３０７へ分割されるＲＡＭ１２０を示す。
セグメント３００〜３０７の各々は、ｍ個の上位アドレス・ビットの一義的な組
合わせにより規定される。要求されるｍビットの数は、メモリにおけるセグメン
ト数により決定される。例えば、ＲＡＭ１２０は６４キロバイトであり、８つの
セグメントに分割される。ｍは３に等しく、各セグメントは上位３ビットの一義
的な組合わせで規定される。この例においては、セグメント３００〜３０７の上
位３ビットは、それぞれ０００、００１、０１０、０１１、１００、１０１、１
１０及び１１１である。
【００３０】 マルチタスク・システム１００は、プロセッサ１０１により実行されるオペレ
ーティング・システムと複数のアプリケーションＡ〜Ｇとを走らせる。各アプリ
ケーションＡ〜Ｇとオペレーティング・システムは、図３に示されるように、Ｒ
ＡＭ１２０のセグメント３００〜３０７の１つにデータを格納する。本発明は、
定数にセットされたｍ個の上位アドレス・ビットを有する、データ操作のための
アドレスを生成するように、各アプリケーションがコンパイルされることを必要
とする。例えば、アプリケーションＡ〜Ｇは、望ましい実施の形態においては、
ｍ個の上位アドレス・ビットが０であるアドレスを生成する。本発明におけるオ
ペレーティング・システムは、本発明におけるアプリケーションＡ〜Ｇの実行を
スケジューリングすると共に、メモリ全体にアクセスしてデータをアプリケーシ
ョン間で転送する。
【００３１】 本発明によるメモリ保護機構を備えるマルチタスク・システムの動作の概要が
、図４に示される。プロセス４００は、アプリケーションＡ〜Ｇの１つを実行す
るようにオペレーティング・システムがシステムを初期設定するステップ４０１
から始まる。ステップ４０２において、アプリケーションＡのような選択された
アプリケーションがプロセッサ１０１により実行される。オペレーティング・シ
ステムは、ステップ４０３において、メモリ・レジスタ１０２におけるｍ個の上
位アドレス・ビットがアプリケーションＡのｍ個の上位アドレス・ビットと等し
いことを検査する。アプリケーションＡ〜Ｇがプロセッサ１０１により実行され
る毎に、プロセス４００が反復される。
【００３２】 ステップ４０１においてオペレーティング・システムにより行われるマルチタ
スク・システム１００の初期設定は、図５におけるプロセス５００によって示さ
れる。第一に、オペレーティング・システムはステップ５０１において、実行さ
れるべきアプリケーション、例えばアプリケーションＡを選択する。ステップ５
０２において、アプリケーションＡに対するデータを格納するため割当てられる
メモリ・セグメントのｍ個の上位アドレス・ビット００１が、オペレーティング
・システムによりメモリ・レジスタ１０２へ書込まれる。ステップ５０３におい
て、保護信号１１５がローにセットされ、アプリケーションＡがプロセッサ１０
１により実行されていることを示す。次いで、プロセス５００は、図４における
プロセス４００のステップ４０１へ戻る。
【００３３】 図６は、プロセス４００のステップ４０２においてアプリケーションＡを実行
するプロセス６００を示す。プロセス６００は、アプリケーションＡが実行され
ているステップ６０１で始まる。ステップ６０２において、アプリケーションＡ
はＲＡＭ１２０に対する読出し／書込み操作を行わなければならない。ステップ
６０３において、読出し／書込み操作を行うため、アドレスがアプリケーション
Ａにより生成される。生成されたアドレスは、定数にセットされるｍ個の上位ア
ドレス・ビットを有する。望ましい実施の形態においては、ｍ個の上位アドレス
・ビットの各々は０である。生成されたｎ個の下位アドレス・ビットは、ステッ
プ６０４において下位アドレス・バス１２１を介してＲＡＭ１２０へ送られる。
読出し／書込み操作のためのアドレスのｍ個の上位ビットは、経路１２２〜１２
４により表わされる上位アドレス・バスを介してメモリ・レジスタ１０２からＲ
ＡＭ１２０に入力される。
【００３４】 ステップ６０３において生成されたｍ個の上位アドレス・ビットは、ステップ
６０５において、プロセッサ１０１によりバス１０５と経路１０９〜１１１とを
介して誤り検出回路へ送られる。誤り検出回路は無効アドレスが生成されたかど
うかを決定する。読出し／書込み操作はステップ６０６において完了する。プロ
セス６００は、アプリケーションの実行が完了したかどうかを決定するステップ
６０７において完了される。アプリケーションの実行が完了しなければ、ステッ
プ６０７が、ステップ６０１から始まるプロセス６００を反復する。実行が完了
されると、プロセス６００は図４のプロセス４００のステップ４０２へ戻る。
【００３５】 誤り検出回路は、ステップ６０５においてｍ個の上位アドレス・ビットを受取
り、図７に示されるプロセス７００を完了する。プロセス７００は、プロセス６
００において実行されているアプリケーションのためのデータを格納するメモリ
・セグメントにおけるデータを保護する。メモリ・レジスタ１０２は、実行され
ているアプリケーションのメモリ・セグメントのための固有のｍビットを伝送し
、アプリケーションがそのメモリ・セグメント外でデータを書込むことを防止す
る。スタック・オーバーフロー誤りのような或る条件に応答して、アプリケーシ
ョンは、そのメモリ・セグメント外のアドレスを生成しようと試みる。しかし、
無効アドレスからのｎビットとメモリ・レジスタ１０２からのｍビットとの組合
わせが、有効データを含む、アプリケーションのメモリ・セグメント内のアドレ
スを生成する。誤り検出回路は、無効の上位アドレス・ビットを検出して、アプ
リケーションのメモリ・セグメントにおける有効データの破壊を防止するためデ
ータ操作を禁止しなければならない。
【００３６】 プロセス７００は、ｍ個の上位ビットが定数に等しいかどうかを決定するステ
ップ７０１から始まる。望ましい実施の形態においては、アプリケーションによ
り生成されたｍビットがそれぞれゼロであり、誤り検出回路はゼロに等しくない
ビットを検出する。ｍ個のビットが定数に等しければ、プロセス７００は図６に
示されるプロセス６００のステップ６０５へ戻る。ｍ個の上位アドレス・ビット
が当該定数に等しくなければ、プロセス７００はステップ７０２において誤り信
号を生成する。誤り信号に応答して、ステップ７０３はチップ選択信号を禁止状
態にして読出し／書込み操作を止め、アプリケーションのメモリ・セグメントに
おけるデータの破壊を防止する。望ましい実施の形態においては、ステップ７０
１〜７０３は、図１において先に述べた如き誤り検出回路により実行される。
【００３７】 図７のステップ７０４において、ステップ７０２で生成された誤り信号がプロ
セッサ１０１へ送られる。ステップ７０５において、プロセッサ１０１は誤り割
込みを生じ、あるいは、誤り信号の受取りに応答して誤りフラグをセットする。
プロセッサ１０１の応答はオペレーティング・システムにより決定され、本発明
の製造者の設計上の選択である。誤り回復は本発明の範囲に含まれないため、ス
テップ７０３及びステップ７０４からの誤り回復については論述しない。
【００３８】 図８は、プロセス４００のステップ４０３においてオペレーティング・システ
ムにより実行される誤り検出プロセス８００を示す。まず、保護信号１１５はス
テップ８０１においてハイの信号へセットされ、オペレーティング・システムが
実行中であることを示す。ステップ８０２において、メモリ・レジスタ１０２が
オペレーティング・システムにより読出される。ステップ８０３においてオペレ
ーティング・システムにより、メモリ・レジスタ１０２から読出されるｍ個の上
位アドレス・ビットが、完了したアプリケーションのメモリ・セグメントに対す
るｍ個の上位アドレス・ビットと比較される。ｍ個の上位アドレス・ビットが等
しくなければ、ステップ８０４において誤り信号がオペレーティング・システム
により生成される。さもなければ、プロセス８００は図４のプロセス４００のス
テップ４０３へ戻る。
【００３９】 本発明は、マルチタスク・システムにおけるメモリ保護の提供に関するもので
ある。本明細書では特定の例が例示的に開示されているが、当業者であれば、請
求項に含まれる代替的なメモリ保護システムを文言とおり又は均等論の下で設計
できることができよう。
【図面の簡単な説明】
【図１】 本発明のメモリ保護機構を備えたプロセッサ制御マルチタスク・システムの一
つの望ましい実施の形態を示すブロック図である。
【図２】 本発明のメモリ保護機構を備えたプロセッサ制御マルチタスク・システムの代
替的な実施の形態を示すブロック図である。
【図３】 複数のセグメントに分割された、マルチタスク・システムにおけるメモリを示
すブロック図である。
【図４】 図１の望ましい実施の形態の動作の概要を示すフロー図である。
【図５】 アプリケーションを望ましい実施の形態において実行するよう用意するプロセ
スのフロー図である。
【図６】 望ましい実施の形態におけるアプリケーション実行期間での読出し／書込み操
作を実行するプロセスのフロー図である。
【図７】 望ましい実施の形態においてアプリケーションが無効アドレスを生成したかど
うかを決定するプロセスのフロー図である。
【図８】 望ましい実施の形態においてアプリケーションの実行が完了した後にメモリ・
レジスタに格納されたｍ個の上位アドレス・ビットの変化を検出するプロセスの
フロー図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年１月１８日（２０００．１．１８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】 典型的なマルチタスク・システムは、プロセッサと、プロセッサに関連するメ
モリ、及び、アプリケーションの処理スケジュールをたてると共にメモリに対す
るデータの読出し及び書込みを管理するオペレーティング・システムを必要とす
る。当該システムは、複数のアプリケーションを走らせる。各アプリケーション
は、予め定めた時間量だけプロセッサにより実行される。アプリケーションの実
行の結果として得るデータは、メモリへ書込まれて将来の使用のため格納される
。プロセッサは、格納されたデータを用いて、後におけるアプリケーションの実
行を再開する。マルチタスク・システムは、第１のアプリケーションが第２のア
プリケーションのデータに重ね書きすることを防止するメモリ保護方式を含む。
さもなければ、アプリケーションの一方又は両方に対するデータが壊され、アプ
リケーションが動かないことになる。このようなプロセッサの一例は、インテル
社による３８６ＤＸプロセッサ・マニュアルに記載されるような３８６ＤＸプロ
セッサである。
【手続補正書】
【提出日】平成１３年３月２日（２００１．３．２）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グリーン，トーマス・シー アメリカ合衆国コロラド州80301，ボール ダー，ハーウィッチ・ストリート 4709 Ｆターム(参考） 5B017 AA02 BA01 BB03 CA01 5B098 GA02 GA04 GD21

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 複数のアプリケーション（Ａ〜Ｇ）を実行するプロセッサ（
    １０１）に接続されたメモリ（１２０）に格納されたデータの破壊を防止するメ
    モリ保護システム（１００）であって、前記複数のアプリケーション（Ａ〜Ｇ）
    の各々がｍ個の上位アドレス・ビット（００００ｈ−ＦＦＦＦｈ）の一義的な組
    合わせにより識別される前記メモリ（１２０）の複数のセグメント（３００〜３
    ０７）の１つにデータを格納するメモリ保護システムにおいて、 前記プロセッサ（１０１）により実行されているアプリケーション（Ａ〜Ｇ）
    のためのデータを格納する前記複数のセグメント（３００〜３０７）の前記１つ
    を識別するｍ個の上位アドレス・ビットの前記一義的な組合わせを受取り且つ格
    納するメモリ・レジスタ（１０２）と、 前記メモリ（１２０）に対するデータ転送のため前記プロセッサ（１０１）に
    より生成されるｎ個の下位アドレス・ビットを伝送する下位アドレス・バス（１
    ２１）と、 前記アプリケーションが前記プロセッサ（１０１）により実行されていること
    を示す第１の信号に応答して前記メモリ・レジスタ（１０２）から前記ｍ個の上
    位アドレス・ビットを選択的に伝送し、且つ、オペレーティング・システムが前
    記プロセッサ（１０１）により実行されていることを示す第２の信号の受取りに
    応答して前記プロセッサ（１０１）により生成される前記ｍ個の上位アドレス・
    ビットを選択的に伝送するマルチプレクサ（１３０）と、 前記データ転送を行うため前記プロセッサ（１０１）により生成されるアドレ
    スにおける誤りを検出して、該誤りの検出に応答して誤り信号を生成する検出回
    路（１３２）と、 を備えることを特徴とするメモリ保護システム。
  2. 【請求項２】 生成中されている前記誤り信号に応答して前記データ転送を
    禁止する禁止回路（１３４〜１３５）を更に備えることを特徴とする請求項１記
    載のシステム（１００）。
  3. 【請求項３】 前記検出回路（１３２）からの前記誤り信号が前記プロセッ
    サ（１０１）へ伝送され、該プロセッサが前記誤り信号の受取りに応答して誤り
    割込みを実行する請求項１記載のシステム（１００）。
  4. 【請求項４】 前記検出回路（１３２）が、 前記１つのアプリケーションの実行期間に前記プロセッサ（１０１）により生
    成されるｍ個の上位アドレス・ビットを、そのとき実行されている前記アプリケ
    ーションのためのデータを格納する前記メモリにおける前記複数のセグメントの
    前記１つを識別する前記ｍ個の上位アドレス・ビットと比較する比較回路（１３
    １）を備えることを特徴とする請求項１記載のシステム（１００）。
  5. 【請求項５】 前記比較回路（２０２、２０３、１３１）が前記メモリ・レ
    ジスタ（１０２）から前記ｍ個の上位アドレス・ビットを受取る請求項４記載の
    システム（２００）。
  6. 【請求項６】 前記比較回路（１３１）が、実行中の前記オペレーティング
    ・システムに応答して使用禁止される請求項５記載のシステム（２００）。
  7. 【請求項７】 プロセッサ（１０１）に接続されたメモリ（１２０）の複数
    のセグメントに格納されたデータの破壊を防止する方法（４００）であって、前
    記複数のセグメント（３００〜３０７）の各々が、ｍ個の上位アドレス・ビット
    （００００ｈ−ＦＦＦＦｈ）の一義的組合わせにより識別され、且つ、前記プロ
    セッサにより実行中である前記複数のアプリケーションの別の１つのためのデー
    タを格納する方法において、 前記複数のアプリケーションの実行されている１つに対して生成されるｍ個の
    上位アドレス・ビットを受取るステップ（６０３）と、 受取られた前記ｍ個の上位アドレス・ビットをメモリ・レジスタに格納するス
    テップ（５０２）と、 複数の前記アプリケーション（Ａ〜Ｇ）の実行されている前記１つに対するデ
    ータ転送を実行する前記プロセッサ（１０１）に応答して、前記ｍ個の上位アド
    レス・ビットを前記メモリ・レジスタから前記メモリへ伝送するステップ（６０
    ４）と、 前記メモリ（１２０）に対する前記データ転送のため前記プロセッサ（１０１
    ）により生成されるｎ個の下位アドレス・ビットを伝送するステップ（６０４）
    と、 前記データ転送のため前記プロセッサ（１０１）により生成されるアドレスに
    おける誤りを検出するステップ（７００）と、 前記誤りの検出に応答して誤り信号を生成するステップ（７０２）と、 を備えることを特徴とする方法。
  8. 【請求項８】 前記誤り信号の生成に応答して前記データ転送を禁止するス
    テップ（７０３）を更に備えることを特徴とする請求項７記載の方法（４００）
    。
  9. 【請求項９】 前記誤り信号を前記プロセッサ（１０１）へ伝送するステッ
    プ（７０４）を更に備えることを特徴とする請求項７記載の方法（４００）。
  10. 【請求項１０】 前記誤り信号の受取りに応答して前記プロセッサ（１０１
    ）において誤り割込みを生成するステップ（７０５）を更に備えることを特徴と
    する請求項９記載の方法（４００）。
  11. 【請求項１１】 前記誤りを検出する前記ステップ（７００）が、 前記データ転送のため前記プロセッサにより生成されるｍ個の上位アドレス・
    ビットを、前記複数のアプリケーションの実行された前記１つのためのデータを
    格納する複数の前記セグメントの前記１つを識別する前記ｍ個の上位アドレス・
    ビットと比較するステップ（７０１）を含む請求項７記載の方法（４００）。
  12. 【請求項１２】 前記検出するステップ（７００）が、 前記ｍ個の上位アドレス・ビットを格納するメモリ・レジスタ（１０２）から
    前記ｍ個の上位アドレス・ビットを受取るステップを更に備えることを特徴とす
    る請求項１１記載の方法（４００）。
  13. 【請求項１３】 実行中のオペレーティング・システムに応答して前記プロ
    セッサ（１０１）により生成される前記ｍ個の上位アドレス・ビットを伝送する
    ステップを更に備えることを特徴とする請求項７記載の方法（４００）。
  14. 【請求項１４】 実行中の前記オペレーティング・システムに応答して前記
    誤り検出を禁止するステップを更に備えることを特徴とする請求項１３記載の方
    法（４００）。
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