JPH01235100A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、記憶管理技術さらにはバッファ記憶装置の
制御方式に適用して特に有効な技術に関し、例えばバッ
ファ記憶方式を採用した情報処理システムにおけるキャ
ッシュメモリの構成に利用して有効な技術に関する。

［従来の技術］ 従来、バッファ記憶方式を採用したマイクロコンピ二一
タにおいて、ダイナミックＲＡＭ等からなる主記憶装置
内の情報のうち使用頻度の高いものをキャッシュメモリ
内に入れておいて、これをキャッシュ・コントローラと
呼ばれる記憶管理装置によって制御して、スループット
を向上させるようにされているものがある。

第５図にバッファ記憶方式のマイクロコンピュータ・シ
ステムの構成例を示す。

キャッシュメモリＣ−ＭＥＭは、マイクロコンピュータ
（以下、ＣＰＵと称する）から出力される論理アドレス
によってアクセスされ、所望のデータがキャッシュメモ
リＣ−ＭＥＭ内にあると、つまりキャッシュがヒツトす
ると、ＣＰＵが直ちにデータを得ることができるため、
システムのスループットが向上される。

キャッシュ・コントローラＣＣＮＴは、ＣＰＵから出力
されるアドレスを内部のアドレスと比較して、所望のデ
ータがキャッシュメモリＣ−ＭＥＭにないと判定すると
、ミスヒツトを示す信号を出力する。すると、例えばメ
モリ管理ユニットＭＭＵが論理アドレス（ページ番号と
ページ内オフセットとからなる）内のページ番号を使っ
てページテーブルと呼ばれる変換表を検索して、ページ
アドレスを見つけ、このページアドレスと論理アドレス
内のオフセットとから物理アドレスを得て。

これによって主メモリＭ−ＭＥＭをアクセスするように
なっている。なお、−日本電気製μＰＤ４３６０８のよ
うにキャッシュコントローラを内蔵したキャッシュメモ
リも提供されている（「日経マイクロデバイスＪ　１９
８７年４月号、ｐ８６〜ｐ９０参照）。

ところで、従来のキャッシュメモリにおいては。

システムバスからの転送データの入力時やディレクトリ
メモリやデータメモリからのデータ読出し時にパリティ
チエツクを行ない、パリティエラーを検出すると、デー
タの出力を禁止し、エラー検出信号を出力するようにな
っている。

［発明が解決しようとする課題］ メモリ部から読み出したデータのパリティチエツクを行
なう場合、データが完全に読み出されてからパリティチ
エツクを実行するため、パリティチエツクに要する時間
の分ディレクトリメモリのアクセス時間が長くなってし
まう。その結果、ディレクトリメモリを用いたシステム
のバスサイクルはパリティチエツクをしない場合に比べ
て１マシンサイクル以上長くなり、せっかく高速のＲＡ
Ｍを使用したとしても十分にシステムの処理速度が上が
らないという問題点があった。

また、パリティエラーの発生要因にはハードエラーとソ
フトエラーがあり、パリティチエッカも複数箇所に設け
られている。しかるに、従来のキャッシュメモリでは、
いずれの場合にも共通のパリティエラー信号を出力して
いるのみであった。

そのため、パリティエラーが発生すると、毎回システム
エラーとしてＯＳ（オペレーティングシステム）による
例外処理で対処せざるを得なかった。

その結果、システムのスループットが低下するという問
題点があった。

第１の発明の目的は、バッファ記憶方式を採用したシス
テムにおいて、パリティチエツクを行なってもバスサイ
クルを長くさせないで済むようにしてＣＰＵの処理速度
の向上を図ることにある。

第２の発明の目的は、バッファ記憶方式のシステムにお
いてパリティエラーが発生した場合、その発生要因に応
じた処理を実行できるようにして。

システムのスループットを向上させることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

第１の発明は、キャッシュコントローラが同一チップ上
に内蔵されたキャッシュメモリでは、ノイズ等によるパ
リティエラーが非常に起きにくいことに着目して、メモ
リ部から読み出されたデータをパリティエラーの有無に
かかわらず、外部へ出力させるとともに、次のバスサイ
クルでパリティエラー信号を出力させる高速モードを設
けるようにした。

また、第２の発明は、パリティエラーを検出した場合に
その不良番地もしくは発生要因を示すコードを入れるレ
ジスタ、あるいはパリティエラーの発生要因に応じた複
数のエラー出力ビンを設けるようにした。

［作用］ 上記した第１の手段によれば、高速モードに設定してや
ればパリティチエツクを行なっても行なわない場合と同
じ周期のバスサイクルでシステムを動かすことが可能と
なり、その分システムの処理速度を向上させることがで
きる。また、この場合数のサイクルでパリティエラー信
号が出力されたなら、システムエラーとして例外処理に
移行すればよい。一方、高速モードに設定しない場合に
はバスサイクルは１クロック分長くなるが、パリティエ
ラーを生じたアドレス以外のデータは保証される。ユー
ザは設計したシステムに応じて上記２つのモードのうち
一つを選択することができ。

システムの柔軟性が向上する。

また、第２の手段によれば、新たに設けたレジスタに不
良番地を入れるようにし、パリティエラーが生じたとき
に先ずリトライ処理を行なえば、ハードエラーかソフト
エラーかおよそ判定できる。

一方、レジスタにエラー発生要因を示すコードを入れる
か１発生要因別のエラー出力ピンを設ければ、発生要因
に対応した処理を実行できるため。

システムエラーとして処理する回数が減少し、スループ
ットを向上させることができる。

［実施例１］ 第１図には、本発明をキャッシュコントローラ内蔵のキ
ャッシュメモリに適用した場合の一実施例の要部の構成
が示されている。

同図のキャッシュメモリ１０は、１チツプで構成され、
一つの半導体基板上にディレクトリメモリ１とデータメ
モリ２とからなるメモリブロックやタグ比較器４．パリ
ティチエッカ５８〜５ｃ、ＣＰＵインタフェース１１、
システムバスインタフェース１２等が形成されており、
主メモリが接続されたシステムバスとＣＰＵバスとの間
に接続されるようにされる。

ディレクトリメモリ１内には、データメモリ２の同一カ
ラム位置に入っているデータの主メモリ上でのアドレス
の上位１０数ビツトがタグとして格納されている。ＣＰ
Ｕインタフェース１１を介してＣＰＵより与えられたア
ドレスＡＤのうちカラムアドレス部ＣＬＭが、ディレク
トリメモリ１とデータメモリ２の共通のデコーダ３に供
給されると、各メモリの同一カラムからアドレスタグと
データが同時に読み出される。このうちディレクトリメ
モリ１から読み出されたアドレスタグはタグ比較器４に
供給される。このタグ比較器４には、ＣＰＵからメモリ
ブロックに与えられたアドレスＡＤのうちタグ部ＴＡＧ
のデータも供給されており、ディレクトリメモリ１から
読み出されたタグと比較し、一致するとキャツシュヒツ
ト信号ＣＩ−Ｉが出力される。一方、ミスヒツトが生じ
ると、インタフェース１１．１２間のバイパス経１ｅｒ
１３を介してＣＰＵバスとシステムバスとが接続され、
ＭＭＵがシステムバスを使用してメインメモリをアクセ
スする。

上記ディレクトリメモリ１およびデータメモリ２には、
それぞれパリティビットの記憶部１ａ。

２ａが設けられており、アドレスタグに関するパリティ
ビットと、データに関するパリティビットが別々に記憶
されるようになっている。

そして、各パリティビットに対応してパリティチエッカ
５ａと５ｂが設けられている。パリティチエッカ５ａは
ディレクトリメモリ１から読み出されたアドレスタグの
パリティを形成し、そのとき記憶部１ａから読み出され
たパリティビットと比較し、−Ｍしなかったときにパリ
ティエラー検出信号ＰＥＩを出力する。パリティチエッ
カ５ｂは、データメモリ２から読み出されたデータのパ
リティを形成し、そのとき記憶部１ｂから読み出された
パリティビットと比較し、−Ｍしなかったときにパリテ
ィエラー検出信号ＰＥ２を出力する。

２つのパリティエラー検出信号ＰＥＩ、ＰＥ２はＯＲゲ
ート６に供給され、ＣＰ　Ｕインタフェース１１を介し
てパリティエラー信号ＥＲＲＩとして出力される。

この実施例では、データメモリ２から読み出されたデー
タの出力を禁止するためのゲート７ａと、上記パリティ
エラー検出信号ＰＥＩ、ＰＥ２と外部からの制御信号Ｃ
とに基づいて上記ゲート７ａを制御するアービタ８とが
設けられている。

このアービタ８は、例えば制御信号Ｃがハイレベルにさ
れると、パリティチエッカ５ａおよび５ｂにおけるパリ
ティのチエツク後、エラー検出がなかった場合にのみゲ
ート７ａを開いて、データメモリ２から読み出されたデ
ータをＣＰＵバス上へ出力させる。

一方、制御信号Ｃがロウレベルにされると、高速モード
となり、アービタ８はパリティチエツクの前につまりパ
リティエラーの検出の有無に関係なく、ゲート７ａを開
いてデータメモリ２から読み出されたデータを直ちにＣ
ＰＵバス上へ出力させる。

第２図には制御信号Ｃがハイレベルにされたノーマルモ
ードでのタイミングを、また第３図には制御信号Ｃがロ
ウレベルにされた高速モードでのタイミングを示す。

なお、第２図、第３図において符号ＢＳで示されている
のは、ＣＰＵから出力されるバスストローブ信号である
。

第２図のタイミングチャートから分かるように、ノーマ
ルモードでは、パリティチエツクの終了後にデータＤＴ
が出力されるため、バスサイクルに３マシンサイクル必
要とする。これに対し、第３図の高速モードでは、パリ
ティチエツク中にデータＤＴが出力されるため、バスサ
イクルは２マシンサイクルで済むようになり、ＣＰＵの
処理速度が３０％近く向上する。ただし、この高速モー
ドでは、次のバスサイクルで前回の読出しデータに関す
るパリティチエツクの結果が出力されるので、パリティ
エラー信号ＥＲＲＩがロウレベルになった場合には、シ
ステムエラーとして処理する必要がある。しかし、コン
トローラ内蔵のキャッシュメモリではメモリ部でのパリ
ティエラーはほとんど生じないと予想されるので、高速
モードで使用することでスループットを上げることがで
きる。

ノーマルモードでパリティエラーが生じた場合には、デ
ータが出力されないので、直ちにシステムエラーとする
必要はなく、リトライ処理を行なえばよい。

なお、この実施例では、制御ピンを設けて高速モードへ
の切替えを外部からの制御信号Ｃで行なうようにしてい
るが、内部にフラグもしくはレジスタを設けたり、コン
トロールレジスタ内の１ビツトを利用してモードの指定
を行なうようにしてもよい。

さらに、この実施例では、システムバスを介してメイン
メモリから入力されるデータのパリティチエツクを行な
うため、第１図に示すようにパリティチエッカ５ｃが設
けられている。そして、このパリティチエッカ５Ｃにお
いてパリティエラーが検出された場合には、前述したメ
モリ部でのパリティエラー信号ＥＲＲＩとは別のパリテ
ィエラー信号ＥＲＲ２を外部へ出力するように構成され
ている。また、上記以外にもパリティチエッカを設けた
ときは、そこにおけるエラー検出を外部へ知らせる端子
を設けるようにする。ただし、パリティチエッカ５ａと
５ｂのように同等に扱えるものについてはそれらの論理
和をとって共通の端子より出力させることで発生要因別
のエラー信号を出力させることができるに のようにパリティエラーの発生場所もしくは要因に応じ
て異なるエラー信号を出力するようにした場合にはＣＰ
Ｕはパリティエラーの発生場所もしくは発生要因を識別
することができるので。

例えばパリティエラー信号ＥＲＲＩに対してはシステム
エラーとして例外処理を適用し、ＥＲＲ２に対してはり
トライ処理を適用する等、エラー信号に応じた適切な処
理を実行することができるようになる。

ただし、パリティエラー信号を発生箇所もしくは要因に
応じて複数種検出させるようにする代わりに、出力する
パリティエラー信号は一つとし、発生箇所もしくは要因
をチップ内部に設けたステータスレジスタ等のビットに
反映させ、ＣＰＵがこれを読みに行くことで発生要因を
識別できるようにしてもよい。

［実施例２］ 第４図には本発明の第２の実施例が示されている。

なお、第４図において第１図のキャッシュメモリと同一
の回路ブロックには同一の符号を付して重複した説明は
省略する。

この実施例では、メモリ部内のパリティエラーのあった
不良アドレスを格納するためのアドレスレジスタ９が設
けられており、パリティチエッカ５ａまたは５ｂのいず
れかにおいてパリティエラーが検出されると、その検出
信号ＰＥＩまたはＰＥ２のいずれかによってゲート７ｂ
が開かれ、パリティエラーを起こしたアドレスがアドレ
スレジスタ９に格納されるように構成されている。

このアドレスレジスタはＣＰＵによって自由に読み出せ
るように構成されている。

従って、この実施例では、パリティエラー信号τπ玉が
出力された場合、ＣＰＵが先ずアドレスレジスタ９内の
不良アドレスを読み込んでからりトライ処理を行ない、
再びパリティエラーが生じた場合に、アドレスレジスタ
内の不良アドレスを比較することで、例えばアドレスが
同一ならばハードエラーと、またアドレスが異なればソ
フトエラーと判断することができる。従って、エラーの
要因に応じた処理を行なうことができる。

なお、この第２の実施例では、第１の実施例と異なり、
パリティエラー信号を一つとし、発生場所もしくは要因
別にエラー信号を出力するようにはされていない。

以上説明したように上記実施例は、メモリ部から読み出
されたデータをパリティエラーの有無にかかわらず、外
部へ出力させるとともに、次のバスサイクルでパリティ
エラー信号を出力させる高速モードを設けるようにした
ので、この高速モードに設定してやればパリティチエツ
クを行なっても行なわない場合と同じ周期のバスサイク
ルでシステムを動かすことが可能となり、その分システ
ムの処理速度を向上させることができる。

また、パリティ検査後にエラーの有無に応じてデータを
出力するか否か決定するモードと、上記モードの選択手
段とを設けたので、ユーザは設計したシステムに応じて
上記２つのモードのうち一つを選択することができ、シ
ステムの柔軟性が向上する。

さらに、パリティエラーを検出した場合にその不良番地
もしくは発生要因を示すコードを入れるレジスタ、ある
いはパリティエラーの発生要因に応じた複数のエラー出
力ピンを設けるようにしたので、新たに設けたレジスタ
に不良番地を入れるようにし、パリティエラーが生じた
ときに先ずリトライ処理を行なえばハードエラーかソフ
トエラーかおよそ判定できる。また、レジスタにエラー
発生要因を示すコードを入れるか、発生要因別のエラー
出力ピンを設ければ、発生要因に対応した処理を実行で
きるため、システムエラーとして処理する回数が減少し
、スループットを向上するという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
主メモリ上の一つのブロックがキャッシュメモリ上の−
っのブロックに対応づけられる直接マツピング方式のキ
ャッシュメモリについて説明したが、主メモリ上のブロ
ックをキャッシュメモリの複数個のブロックに対応づけ
ることができるセットアソシアティブ方式のキャッシュ
メモリにも適用することができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるキャッシュコントロ
ーラを内蔵したキャッシュメモリに適用した場合につい
て説明したが、この発明はそれに限定されるものでなく
、キャッシュコン１へローラとキャッシュメモリが別々
のチップで構成されているシステムに適用することがで
きる。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、バッファ記憶方式を採用したシステムにおい
て、パリティチエツクを行なってもバスサイクルを長く
させないで済むようになり、これによってＣＰＵの処理
速度を向上させることができるとともに、パリティエラ
ーが発生した場合、その発生要因に応じた処理を実行で
きるようにしで、システムのスループットを向上させる
ことができる。

【図面の簡単な説明】

第１図は、本発明をキャッシュコントローラ内蔵のキャ
ッシュメモリに適用した場合の一実施例を示すブロック
図、 第２図はそのキャッシュメモリのノーマルモードでのタ
イミングを示す図、 第３図は高速モードでのタイミングを示す図、第４図は
本発明を適用したキャッシュメモリの第２の実施例を示
すブロック図、 第５図は、バッファ記憶方式を採用したマイクロコンピ
ュータシステムの構成例を示すシステム構成図である。 １・・・・ディレクトリメモリ、２・・・・データメモ
リ、ｌａ、２ｂ・・・・パリティビット記憶部、５８〜
５ｃ・・・・パリティ検査手段（パリティチエッカ）、
７ａ、７ｂ・・・・ゲート、１０・・・・キャッシュメ
モリ。 乙・′・ス゛、 代理人　弁理士　大日方富雄１＼臂ｖソ〈〜・７・ン 第２図 第３図 １ｔ−−−−−−−Ｑ、Ｉ ＥＲＲＩ　　　　　　　　　　” 第５図

Claims (1)

1. 【特許請求の範囲】 １、データとともにそのパリティビットが記憶されるよ
   うにされたメモリ部と、該メモリ部から読み出されたデ
   ータのパリティビットを形成し、メモリ部から読み出さ
   れたパリティビットと比較するパリティ検査手段とを備
   えた半導体記憶装置において、上記実施例ではメモリ部
   から読み出されたデータをパリティエラーの有無にかか
   わらず外部へ出力し、その後パリティエラー信号を出力
   するように構成されてなることを特徴とする半導体記憶
   装置。 ２、メモリ部から読み出されたデータをパリティエラー
   の有無にかかわらず外部へ出力し、その後パリティエラ
   ー信号を出力させるモードと、パリティ検査後にエラー
   の有無に応じてデータを出力するか否か決定するモード
   と、上記モードの選択手段とを備えてなることを特徴と
   する請求項１記載の半導体記憶装置。 ３、複数個のパリティ検査手段を備えた半導体記憶装置
   において、各パリティ検査手段のランクに応じて複数の
   パリティエラー信号を出力可能な端子を備えてなること
   を特徴とする半導体記憶装置。 ４、上記メモリ部は、データを記憶するデータメモリ部
   と上記データの検索の指標となるアドレスタグを記憶す
   るディレクトリメモリ部とからなり、各々のメモリ部に
   パリティビット記憶部が設けられていることを特徴とす
   る請求項１または３記載の半導体記憶装置。