JPS62229457A - Ｄｍａデータ転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はデータ処理装置を経由せず、直接、データ記
憶装置と外部装置との間でデータ転送を行なわせる制御
を行なうデータ転送制御装置に関する。

（従来の技術） ＣＰＵの介在なしで外ａ！ｌ装置、例えばディスク装置
とメモリ装置との闇でデータ転送制御を１７なわせるデ
ータ転送制御装置はＤＭＡユニツ１へとして良く知られ
ている。

第２図はＤＭＡユニットを有する制御システムの一例を
示すブロック図である。図において、１１はＣＰＵ、１
２はメモリ装置、１３はディスク装置、１４はこのディ
スク装Ｍ１３のＩ１０コントローラ、１５はＤＭＡユニ
ツ１〜．１６はデータバス、１７はアドレスバスである
。なお、図示しないがＣＰ　Ｃ１１１とＤＭＡユニット
１５トのｆｌ、ＤＭＡユニット１５トＩ１０コントロー
ラ１４との間、ＣＰ　Ｌｌ　１１とメモリ装ｙ１１２と
の間などにはリード／ライト制御信号線やホールド、リ
クエスト信号線などが設けられている。

このような構成のυノ御システムにおいて、ＣＰ　Ｕ　
Ｎの介在なしにディスク装置！１３とメモリ装［１２と
の間などでデータ転送を行なう場合にＤＭＡユニット１
５が使用される。

ところで、ＤＭＡユニットを有する制御システムにおけ
るプログラム開発時のデバッグは、ＤＭＡユニットを必
要に応じて停止させて行なうようにしている。また、デ
ータ転送領域を管理するＯ５（オペレーティングシステ
ム）を持つ制御システムでは、Ｏ８上でプログラムの開
発を行なうようにしている。

ところが、ＤＭＡユニットはいつでも停止できるとは限
らず、特に一定時間内にデータ処理を行なわなければな
らないディスク装置や通信回線へのデータの入出力の場
合などは停止させることが不可能なことが多い。

また、小型のｆ、ＩＩ御クシステムどの場合にはＯ８を
用いないでプログラムサイズを小さくして高速に動作さ
せることが多かったり、または使用しているＤＭＡユニ
ットをｆ４處したＯ８になっていないことが多い。

（発明が解決しようとする問題点） このように従来では、データ転送ｔ、ＩＪ　Ｈ装置を含
む制御システムにおいてプログラム開発時のデバッグが
容易に行なえないという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的はデータ転送制ａｌｌ　＠　置を含む１
７　ｍシステムにおいてプログラム開発時のデバッグを
容易に行なうことができるデータ転送１１１制御装置を
提供することにある。

［ｊ′！明の構成］ （問題点を解決するための手段） この発明のデータ転送制御０装置は、アドレスバス及び
データバスと、転送先のデータ転送領域の先頭アドレス
、データ転送数及び最終アドレスをそれぞれ保持する第
１ないし第３の記憶手段と、転送先のデータ転送対象ア
ドレスを保持する第４の記憶手段と、各種動作モードを
保持する第５の記憶手段と、上記アドレスバス上のアド
レス値と上記第１及び第３の記憶手段で保持されている
アドレス値とをそれぞれ比較する比較手段と、上記比較
手段の比較結果及び上記第５の記憶手段で保持されてい
る動作モード並びに上記データバス上の各種制御信号に
基づきデータ処理装置に対して割込み信号を発生する制
御手段と、上記制御手段による割込み信号の発生時に上
記アドレスバス上のアドレス値を保持する第６の記憶手
段とから構成されている。

（作用） この発明のデータ転送料ｔｉｌｌ装ｄでは、転送先のデ
ータ転送領域の先頭アドレスを第１の記憶手段で、最終
アドレスを第３の記憶手段でそれぞれ保持し、各種動作
モードを第５の記憶手段で保持し、上記アドレスバス上
のアドレス値と上記第１及び第３の記憶手段で保持され
ているアドレス値それぞれとを比較手段により比較し、
アドレスバス上のアドレス値が第１及び第３の記憶手段
で保持されている先頭アドレスと最終アドレスとの間に
存在する場合には、第５の記憶手段で保持されている各
種動作モード並びに上記データバス上の各種制御信号に
基づき制御手段でデータ処理装置に対する割込み信号を
発生し、この割込み信号の発生時に上記アドレスバス上
のアドレス値を第６の記憶手段に保持するようにしてい
る。そしてこの第６の記憶手段の保持アドレス値をプロ
グラムデバッグのためのデータとして使用するようにし
ている。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係るデータ転送制御装置（ＤＭＡユ
ニット）の構成を示すブロック図である。図において１
５はこの発明のＤＭＡユニットの本体であり、１Ｇ、１
７は前記第１図と同様のデータバス、アドレスバスであ
る。この発明のＤＭＡユニット１５内の内部データバス
２１及び内部アドレスバス２２はこのデータバス１Ｇ、
アドレスバス１７とそれぞれ接続されている。

２３は、前記ＣＰＵ１１から出力されデータバス１６及
び内部データバス２１を介して供給されるデータ転送先
の先頭アドレスを保持するデータ転送領域先頭アドレス
レジスタである。

２４は、前記ＣＰＵ１１から出力され、データバス１６
及び内部データバス２１を介して供給されるデータ転送
数を保持するデータ転送数カウンタレジスタである。こ
のデータ転送数カウンタレジスタ２４の保持内容は、後
述するコントロール回路３４に接続されたカウント指示
信号線２５の信号に応じて１ずつ順次減少されるように
なっている。

２Ｇは、データ転送アドレスをコントロール回路３４に
接続されたアドレス入力指示信号＄１１２７の信号に応
じて保持するデータ転送アドレスカウンタレジスタであ
り、このデータ転送アドレスカウンタレジスタ２６の保
持アドレスは上記カウント指示信号線２５の信号に応じ
て１ずつ順次増加されるようになっている。

２８（ま、前記ＣＰ　（Ｊ　１１から出力され、データ
バス１６及び内部データバス２１を介して供給され、デ
バッグを行なうモードであるか、データリードモードで
あるかあるいはデータライトモードであるか、などの各
種モードを保持するモード保持レジスタである。このモ
ード保持レジスタ２８の保持内容はモード信号入出力Ｉ
！２９を介して上記コントロール回路３４に送られる。

また、この保持内容はコントロール回路３４により必要
に応じて１き直される。

３０は上記内部アドレスバス２２上のアドレス圃を、上
記コントロール回路３４に接続されたアドレス保持指示
信号ａ３１の信号に応じて保持するアドレス値保持レジ
スタである。

３２は、上記データ転送数カウンタレジスタ２４の保持
内容がＯとなる状態を検出するＯ検出回路である。この
０検出回路３２の検出出力は信＠Ｉａ３３を介してコン
トロール回路３４に送られる。

３５は、上記データ転送領域先頭アドレスレジスタ２３
に保持されている先頭アドレスに対し、上記データ転送
数カウンタレジスタ２４で保持されているデータ転送数
を加算してデータ転送先の最終７ドレスを算出する加算
回路である。この加算回路３５で算出された最終アドレ
スはデータ転送領域最終アドレスレジスタ３６に送られ
る。この最終アドレスは、上記コン１−ロール回路３４
に接続された自込み制御信号［１３７の信号に基づき、
このデータ転送領域最終アドレスレジスタ３Ｇで保持さ
れる。

３８は、上記データ転送領域先頭アドレスレジスタ２３
に保持されている先頭アドレスと上記内部アドレスバス
２２上のアドレスとの大小比較を行ない、内部アドレス
バス２２上のアドレスが先頭アドレスと等しいかもしく
は大きな時に°゛１′１′ルベルを出力するアドレス大
小比較回路である。

３９は、上記データ転送領域Ｒ柊アドレスレジスタ３Ｇ
に保持されている最終アドレスと上記内部アドレスバス
２２上のアドレスとの大小比較を行ない、内部アドレス
バス２２上のアドレスが最終アドレスと等しいかもしく
は小さな時に°゛１″１″レベルを出力するアドレス大
小比較回路である。なお、このアドレス大小比較回路３
９及び上記アドレス大小比較回路３８それぞれにＪ３け
る比較動作は、上記コントロール回路３４に接続された
比較動作指示信＠線４０の信号に応じて行われる。

４１は上記両アドレス大小比較回路３８．３９の出力が
供給されるＡＮＤ回路であり、このＡＮＤ回路４１の出
力はメモリアクセス信号線４２を介して前記コントロー
ル回路３４に送られる。

上記コントロール回路３４には上記した種々の信号線の
他に、データ転送要求信号線４３、データ転送許可信＠
線４４、バス使用４！要求信号線４５、バス使用権許可
信号線４６、前記第１図のＩ１０コントローラ１４と接
続されたリード、ライト制御信号線４７、４８、前記第
１図のメモリ装置１４と接続されたリード、ライト制御
信号線４９．５０、Ｉ１０コントローラ１４もしくはメ
モリ装置１１４と接続された応答信号入力線５１及び前
記第１図のｃ　ｐ　ｕ　１ｉと接続された割込み信号線
５２がそれぞれ設けられている。

次に上記のような構成において、第１図のディスク１！
置１３からメモリ装置１２にデータ転送を行なう際に発
生するプログラムの不具合（バグ）を発見する場合の動
作を例にして説明する。

まずＣＰＵ１１（第１図）はデータ転送の準備として、
メモリ装置１２（第１図）のデータ転送領域の先頭アド
レスを出力する。この先頭アドレスはデータバス１６及
び内部データバス２１を介してデータ転送領域先頭アド
レスレジスタ２３に送られ、保持される。次にＣＰ　Ｕ
　１１はデータ転送数を出力する。このデータ転送数は
データ転送数カウンタレジスタ２４に送られ、同様に保
持される。さらにＣＰ　ｔＪ　１１はＩ１０コントロー
ラ１４（第１図）に対し、データ読み取りに必要な各種
コマンド、データなどを送る。このような操作によりデ
ータ転送の準備が終了する。

次に、ＣＰ　Ｕ　１１はデバッグに必要なデータを得る
ため、ＤＭＡユニット１５の動作モードデータを出力す
る。このモードとは例えば、ＤＭＡユニット１５でプロ
グラムデバッグのためのデータを得るか否かなどのモー
ドであり、このようなモードの他シこ１ｙＪｌ＆！デイ
スク装Ｈ１３からのリードもしくはディスク装置１３へ
のライトなどの区別を行なうモードなどがある。このモ
ードデータはデータバス１６及び内部データバス２１を
介してモード保持レジスタ２８に送られ、保持される。

このような操作によりデバッグのための準備が終了する
。

ａ方、ＤＭＡユニット１５内では、データ転送領域先頭
アドレスレジスタ２３に先頭アドレスが、データ転送数
カウンタレジスタ２４にデータ転送数がそれぞれ保持さ
れると、この二つのレジスタの内容が加算回路３５に送
られ、ここでデータ転送領域の最終アドレスが計算され
る。この加葬回路３５の動作が終了するのを待ってコン
トロール回路３４から１込み制御信号が信号線３７に出
力され、これによりＲｎアドレスがデータ転送ｉｆＱ［
Ｊｌ終アドレスレジスタ３６で保持される。またデータ
転送ｗＡ域先頭アドレスレジスタ２３に保持された先頭
アドレスがデータ転送アドレスカウンタレジスタ２６に
送られる。また、コントロール回路３４からアドレス入
力指示信号が信＠線２１に出力され、これにより先頭ア
ドレスが最初のデータ転送アドレスとしてデータ転送ア
ドレスカウンタレジスタ２６に保持される。

次にコントロール回路３４は信号＠４７ないし５０を使
用して前記Ｉ１０コントローラ１４、メモリ装置１２の
リード、ライト制御を行ない、データ転送アドレスカウ
ンタレジスタ２６で保持されている最初のアドレス（先
頭アドレス）に対応したメモリ装置１２の領域にディス
ク装置１３からの読出しデータを記憶させる。

メモリ装置１２におけるデータの記憶が完了すると１単
位のデータ転送、すなわら君込みサイクルが終了する。

そしてメモリ４！ｆｆ１２からの応答信号が応答信号入
力線５１を介してコントロール回路３４に入力される。

この応答信号が入力すると、コントロール回路３４はカ
ラン１〜指示信号線２５に信号を出力する。この信号が
入力することにより、データ転送数カウンタレジスタ２
４の保持内容が１だけ減少される。

他方、データ転送アドレスカウンタレジスタ２６の保持
内容が１だけ増加され、データ転送を行なうべきメモリ
ｌ［１２の次のアドレスがこのレジスタ２６に保持され
る。この後は、このレジスタ２６で保持されている新た
なアドレスに対応したメモリ装置１２の領域にディスク
装置１３からの読出しデータの虐込みを行なう次の書込
みサイクルが実行される。以下、同様な動作が繰返し行
われることにより、メモリ装置１２の領域にディスクＶ
ｔＭ１３からの読出しデータの書込みが順次実行される
。

なお図示していないが、あるデータ転送モードによって
は、ディスク装置１３のＩ１０コントローラ１４からの
データ転送要求信号線４３がノンアクティブにされると
、［）ＭＡユニット１５はバス使用権要求信号線４５を
ノンアクティブにしてバスの使用権にＣＰ　ＩＪ　１１
に返すようにする。

このようにしてディスク装Ｍ１３からの読出しデータが
メモリ装Ｍ１２に転送されているときに、Ｏ検出回路３
２はデータ転送数カウンタレジスタ２４の保持内容がＯ
となる状態を検出する。この状態が検出されると信号１
Ｑ３３がアクティブにされ、所定数のデータ転送が完了
したことがコン１〜ロール回路３４に知らされる。

このようにＣＰ　（Ｊ　１１で指定された領域へのデー
タ転送が終了すると、この領域に対しＣＰＬｌｌｌもし
くは他の装置からの読み出しアクセス行われるのが普通
である。このようなアクセスの前にデータの書込み動作
が行われる場合には、通常、プログラムに欠陥すなわち
バグがあると考えてよい。

ここでＤＭＡユニット１５内では、ディスク装置１３か
らメモリ装Ｗ１１２に対するデータ転送動作の途中もし
くはデータ転送動作の終了直後に、ＣＰＵ１１などがバ
スの使用権を得てメモリ装置１２に対してアクセスを行
なうと、コントロール回路３４はメモリ装Ｖ１１２と接
続されているライト制御信号線５０、データ転送許可信
号線４４、バス使用権利要求信号線４５などの信号と、
上記モード保持レジスタ２８で保持されているモードデ
ータに応じて、比較動作指示信号線４０をアクティブに
する。これにより、アドレス大小比較回路３８．３９が
動作する。そして、プログラムに上記のようなバグが存
在する場合、ＣＰ　Ｕ　１１などがバスの使用権を得て
メモリ装ｒａ１２に対してアクセスを行う際に、このと
きの内部アドレスバス２２上のアドレスがレジスタ２３
及び３６に保持されているアドレスの範囲内の直となる
。このときＡＮＤ回路４１の出力は“１′ルベルすなわ
ちアクティブにされる。このＡＮＤ回路４１の出力がメ
モリアクセス信号線４２を介して前記コントロール回路
３４に送られる。この信号線４２がアクティブにされる
ことにより、コントロール回路３４はメモリ＠１１１２
に対するデータの書込みが発生していると判断し、割込
み信号線５２を通じてＣＰ　ＬＪ　１１に割込み要求を
発生する。またコントロール回路３４は、この割込み要
求の発生と同時にアドレス保持指示信号＃！３１をアク
ティブにして、内部アドレスバス２２上のアドレス値を
上記アドレス噴保持レジスタ３０で保持させる。

また、上記のようなデータ書込み動作の前にこのＩｉ域
への読み出し動作があった場合にはプログラムにはバグ
が存在していないものとして、コントロール回路３４は
モード保持レジスタ２８で保持されているデータ転送直
後というフラグをモードデータ信号線２９を介してクリ
アする。これにより、この後に発生するメモリ装′ａ１
２のデータ領域に対するアクセスでは上記のような割込
み要求は発生されない。

このように上記実施例装置では、データ転送動作を任意
のタイミングで停止させることができないデータ転送対
象、例えば上記のようなディスク装置などを有するＤＭ
Ａユニツ１〜を含む制御システムおいて、プログラムの
開発時のデバッグを行なう際に、プログラム処理を中断
させずに他の装置からのアクセスをある条件の下で検出
することができる。そしてプログラムの誤動作の原因と
なるアドレス値がレジスタ３０に保持される。なお、あ
る条件とは、例えば一度もＣＰ　Ｌｌ　１１からのアク
セスなしに再度データの転送が行われたり、ＣＰ　Ｕ　
１１からの読み出しアクセスが行われずに裏込まれた領
域への再」き込みが行われることをチェックする条件で
ある。プログラムによっては種々の条件が必要と考えら
れるが、この実施例装置により実現できる上記のような
条件でも十分にプログラムデバッグに必要なデータが得
られ、デバッグの効率が大幅に向上するのである。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでない。例えば、
上記実施例装置ではレジスタ３Ｇに保持すべき内容を加
算回路３５を用いて得るようにしているが、これは先頭
アドレスと同様に直接、ＣＰ　Ｕ　１１から供給するよ
うにしてもよい。このようにするとＤＭＡユニット１５
の内部構成を簡単化することができる。またメモリ装置
１２に対してデータの自込み動作が終了した後、データ
転送アドレスカウンタレジスタ２Ｇの保持内容を１だけ
増加する場合について説明したが、これはメモリ構成や
データバス１６のビット数などに応じて適宜設定するこ
とができる。またさらに、アドレス値保持レジスタ３０
を特に設けず、ＣＰ　Ｕ　１１に対する割込み要求の発
生時に内部アドレスバス２２上のアドレスをデータ転送
アドレスカウンタレジスタに保持するように構成しても
よい。

［発明の効果］ 以上説明したようにこの発明によれば、データ転送制御
装置を含むあり御システムにおいてプログラム開発時の
デバッグを容易に行なうことができるデータ転送制御ｌ
Ｉ装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図は制御システムの一例を示すブロック図である。 １１・・・ＣＰｔＪ、１２・・・メモリ装置、１３・・
・ディスク装置ｌｌ、１４・・・Ｉ１０コントローラ、
１５・・・ＤＭＡユニット、１Ｇ・・・データバス、１
７・・・アドレスバス、２１・・・内部データバス、２
２・・・内部アドレスバス、２３・・・データ転送ｆｒ
４域先頭アドレスレジスタ、２４・・・データ転送数カ
ウンタレジスタ、２６・・・データ転送アドレスカウン
タレジスタ、２８・・・モード保持レジスタ、３０・・
・アドレス値保持レジスタ、３２・・・０検出回路、３
４・・・コントロール回路、３５・・・加算回路、３６
・・・データ転送饋域怨終アドレスレジスタ、３８．３
９・・・アドレス大小比較回路、４１・・・ＡＮＤ回路
。 出願人代理人　弁理士　鈴江武彦 第２図

Claims (1)

【特許請求の範囲】
1. アドレスバス及びデータバスと、転送先のデータ転送領
   域の先頭アドレス、データ転送数及び最終アドレスをそ
   れぞれ保持する第１ないし第３の記憶手段と、転送先の
   データ転送対象アドレスを保持する第４の記憶手段と、
   各種動作モードを保持する第５の記憶手段と、上記アド
   レスバス上のアドレス値と上記第１及び第３の記憶手段
   で保持されているアドレス値とをそれぞれ比較する比較
   手段と、上記比較手段の比較結果及び上記第５の記憶手
   段で保持されている動作モード並びに上記データバス上
   の各種制御信号に基づきデータ処理装置に対して割込み
   信号を発生する制御手段と、上記制御手段による割込み
   信号の発生時に上記アドレスバス上のアドレス値を保持
   する第６の記憶手段とを具備したことを特徴とするデー
   タ転送制御装置。