JP3265582B2 - マイクロコンピュータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリと周辺装置との
データ転送をダイレクト・メモリ・アクセス（以下ＤＭ
Ａと記す）方式で行うデータ転送制御装置を含むマイク
ロコンピュータに関する。

【０００２】

【従来の技術】マイクロコンピュータを利用した情報処
理システムにおいては、周辺装置とメモリ間で大量のデ
ータ転送を行ない、これらのデータを中央処理装置で処
理、加工してさらに別の周辺装置、記憶装置へ転送する
といった使用例が多い。この場合、周辺装置から中央処
理装置（以下ＣＰＵと記す）へ割り込みを発生し、割り
込みルーチンでそのようなデータ転送を行なうと、ＣＰ
Ｕのオーバヘッド（割り込み処理のための時間）が増大
し、システムのデータ処理効率が低下するため、データ
転送を専門に制御するデータ転送制御装置としてダイレ
クト・メモリ・アクセス（以下、ＤＭＡという）コント
ローラが提供されている。

【０００３】従来よりＤＭＡ転送を行う場合、ＣＰＵに
おいて予めＤＭＡコントローラに各種制御情報を設定し
ておき、周辺回路よりＤＭＡ転送要求が指示されると周
辺回路に所定の転送用バッファとメモリとの間でＤＭＡ
により転送を行っている。

【０００４】ＤＭＡ転送では周辺回路（例えば通信制御
回路、印字制御回路、表示制御回路など）からＤＭＡ要
求をＤＭＡコントローラ（以下ＤＭＡＣと記す）が検知
すると、ＤＭＡＣはＣＰＵへバス制御権の空け渡しを要
求する。

【０００５】この要求をＣＰＵが検知すると、ＣＰＵは
現在実行中のプログラム処理を中断し、アドレスバス、
データバスのバス制御権をＣＰＵがＤＭＡＣに渡す。す
るとＤＭＡＣは空いたバスを利用して、アドレス情報、
リード／ライト制御信号を発生し、ＤＭＡを要求した周
辺回路の所定の転送バッファ（Ｉ／Ｏ）とメモリ間でデ
ータ転送をＣＰＵを介することなしに行なう。

【０００６】このようなＤＭＡ転送動作を繰り返して所
定数のデータ転送が完了すると、ＤＭＡコントローラは
ＣＰＵに対してＤＭＡ完了を検出すると、周辺回路から
メモリへのＤＭＡ転送の場合はメモリをアクセスして転
送されたデータに対する処理を実行し、メモリから周辺
回路へのＤＭＡ転送の場合は次に転送すべきデータをメ
モリに書き込む。

【０００７】

【発明が解決しようとする課題】ところで上述した従来
のＤＭＡ転送制御装置を応用した情報処理システムにお
いては、転送回数分のＤＭＡ転送が完了すると、ＣＰＵ
はＰＣ，ＰＳＷをスタックに退避、復帰する割り込み処
理と、次のＤＭＡ転送のための制御情報の設定を行なう
割り込みプログラム処理を実行する。この割り込み処理
および割り込みプログラム処理を実行している間、ＤＭ
ＡＣは周辺装置から発生するＤＭＡ転送要求を保留しな
ければならない。このため、ＤＭＡ転送要求が発生して
から、実際にＤＭＡ転送が実行されるまでＤＭＡ応答保
留時間が長くなるという問題があった。

【０００８】また、ＣＰＵがＤＭＡ転送データをメモリ
に書き込み毎に、ＣＰＵの書き込みアドレスとＤＭＡ転
送領域の最終アドレスとを比較し、書き込みアドレスが
最終アドレスを越えたとき、書き込みアドレスを転送領
域の先頭アドレスに戻す処理を行わなければならなず、
ＣＰＵの処理が繁雑となり負担となっていた。このため
ＣＰＵがＤＭＡ転送に関する処理に携わる時間が多くか
かり、ＣＰＵ本来の処理が高速にできなくなるといった
問題点があった。

【０００９】さらに、ＣＰＵの内部に命令処理用のバス
制御ユニットを持つとともに、ＤＭＡＣの内部にもＤＭ
Ａ専用のバス制御ユニットをもつため冗長であり、特に
高集積化が必要とされる１チップマイクロコンピュータ
においては効率の悪さが無視できなくなっているといっ
た問題があった。

【００１０】

【課題を解決するための手段】 本発明のマイクロコン
ピュータは、マイクロコンピュータ外部からのＤＭＡ要
求に応答してＤＭＡ転送する転送データ数を記憶する転
送データ数記憶回路とメモリのＤＭＡ転送アドレスを生
成するアドレス生成回路とを含むＤＭＡデータ転送制御
装置を備えたマイクロコンピュータにおいて、データ転
送先メモリの先頭アドレスを記憶する先頭アドレス記憶
回路と、前記転送データ数を計数するカウンタと、前記
転送データ数を計数した計数結果よりＤＭＡ転送されて
いないデータが無くなることが分かると前記転送データ
数記憶回路の前記転送データ数を前記カウンタへ設定し
直し、前記先頭アドレス記憶回路の前記データ転送先メ
モリの先頭アドレスを前記アドレス生成回路へ設定し直
してＤＭＡ要求が無くなるまでＤＭＡ転送を継続する手
段とを有することを特徴とするマイクロコンピュータで
ある。

【００１１】

【実施例】以下図面を参照して本発明のデータ転送制御
装置の実施例を詳述する。

【００１２】図１は本発明の一実施例によるデータ転送
制御装置としてのバス制御部１２を内蔵するマイクロコ
ンピュータ１を用いた情報処理システムの構成を示すブ
ロック図であり、図２は中央処理装置ＣＰＵ１０の要部
構成を示すブロック図である。

【００１３】マイクロコンピュータは内部にプログラム
カウンタ，ブログラムステータスワード，各種制御レジ
スタ等を含み各種命令の実行を行う実行部１１及びアド
レス・バス，データ・バス，リード信号，ライト信号を
含バスインターフェースを司さどるバス制御部１２を内
蔵する中央処理装置ＣＰＵ１０と周辺装置６（例えばデ
ータ受信制御回路）とを有している。

【００１４】ＣＰＵ１０に内蔵するバス制御部１２は実
行部１１の命令実行に伴うバス５の制御、即ち命令コー
ドのフェッチ，メモリアクセスに関わるアドレス計算，
アクセスサイクルの起動を行うとともに、周辺装置６と
周辺装置３及びメモリ２０間のデータ転送処理を実行制
御するダイレクト・メモリ・アクセス（ＤＭＡ）転送、
すなわちＤＭＡ転送アドレスの生成，転送回数の更新，
転送ポインタの更新等を行う。

【００１５】マイクロコンピュータ１は、周辺装置６で
受信した外部装置からのデータをプログラム処理してメ
モリ２０内のＤＭＡ転送元領域２１に書き込み、ＤＭＡ
転送を用いて周辺装置３（例えばプリンタ制御装置）に
転送するといった情報処理システム全体の制御を行な
う。

【００１６】周辺装置６は、データのリード／ライト用
バッファを備えており、ＤＭＡ転送により上記バッファ
に送られたデータを基に、印字処理、表示処理等の周辺
装置固有の処理を行う。

【００１７】メモリ２０は、ＣＰＵ１０のプログラム領
域とデータ領域、およびＤＭＡ転送用に割り当てられた
領域であるＤＭＡ転送元領域２１を含み、ＣＰＵ１０の
制御によりバス５を介して情報処理システムの各種デー
タを一時記憶する。

【００１８】ＣＰＵ１０では、図２に示すように、バス
制御部１２に内蔵する各種レジスタのリード／ライト制
御及び実行部１１のバスサイクラ要求信号１６に基づい
て所定のバスサイクルを起動制御する制御ユニット１７
と、ＤＭＡ転送を行なう際の、転送先メモリ領域の先頭
アドレス情報（初期値）を格納するメモリ・アドレス・
モジュロ・レジスタ（ＭＡＲＭ）１０２と、ＤＭＡ転送
実行時のカレント・メモリ・アドレスを記憶するメモリ
・アドレス・レジスタ（ＭＡＲ）１０１とＤＭＡ転送の
実行回数（初期値）を設定するターミナル・カウンタ・
モジュロ・レジスタＴＣＭ１１２と、ＤＭＡ転送の実行
回数を記憶するターミナル・カウンタＴＣ１１１と、Ｃ
ＰＵ１１が次に読み出すべきメモリ領域の先頭アドレス
を指定するリード・ライト・ポインタＲＰ１０３と、１
回のＤＭＡ転送を実行する毎にカウントアップし、ＣＰ
Ｕ１０がＲＰ（１０３）の内容を読み出す毎にダウンカ
ウントするアップ・ダウン・カウンタ（Ｕ／Ｄカウン
タ）１２０と、Ｕ／Ｄカウンタ１２０の値と内部に設定
されたデータの比較を行い、両方が等しくなると一致信
号２５を出力するコンペア・レジスタ（ＣＯＭＰ）１２
１と、ＭＡＲ１０１の内容またはＲＰ１０３の内容をイ
ンクリメントまたはデクリメントするＩＮＣ／ＤＥＣ回
路１００と、ＩＮＣ／ＤＥＣ回路１００の出力値（アド
レス）がＲＰ１０３を指すアドレスに一致するとアドレ
ス検出信号１２３を出力するアドレス検出回路１２２
と、ＲＰ１０３の値と内部に設定されたデータとの比較
を行い両者が一致すると信号４１を発生する第二のコン
ペアレジスタ（ＣＯＭＰ）１０５と、ＲＰ１０３に設定
すべきアドレスデータを格納するレジスタ（ＭＡＲＥ）
１０６と、ＴＣ１１１の内容をデクリメントするデクリ
メンタ回路（ＤＥＣ）１１０とを有する。

【００１９】さらにアドレスバス５ａ，データバス５
ｂ，制御バス５ｃとリード／ライトバッファデータの転
送方向とアクセスタイミング等の制御情報を記憶するコ
ントロールレジスタ、及びＤＭＡ動作の禁止許可フラグ
（共に図示せず）を有し、バス５ａ，ｂ，５ｃの制御権
の授受及びＤＭＡ転送のタイミング制御並びに内部の各
制御レジスタの更新制御を実行してＤＭＡ動作制御を行
なう制御ユニット１７とから構成される。

【００２０】ＣＰＵ１０の通常命令実行のためメモリの
読みだしまたは書き込みが必要になると、実行部１１は
アドレス情報をアドレス信号線１４を介してバス制御部
１２に伝え、また読みだしまたは書き込みのいずれかの
バスサイクル要求をバスサイクル要求信号１６を介して
バス制御部１２に要求する。

【００２１】まず実行部１１の内部レジスタにメモリ２
０からデータをよみだす動作を説明する。バス制御部１
２は制御バス５ｃを活性化してリード信号をメモリ２０
に伝えるとともに、アドレス情報をＩＮＣ／ＤＥＣ回路
１００を介してアドレスバス５ａに伝え、同時にバスＢ
ＵＳＹ信号１６を活性化して実行部１１に伝え実行部１
１をウェイト状態とする。バス５ａに乗せられたアドレ
スで指定するメモリ２０からデータがバス５ｂに読みだ
されるとバス制御部１２はバスＢＵＳＹ信号１６をイン
アクティブにして実行部１１のウェイト状態を解除す
る。実行部１１はバスＢＵＳＹ信号１６がインアクティ
ブとなるとバス５ｂ上のデータを読みだし、内部レジス
タに書き込みを行なう。

【００２２】次に実行部１１の内部レジスタからメモリ
２０にデータを書き込む動作を説明する。実行部１１は
内部レジスタから読みだしたデータをバス５ｂに出力す
るとともに、書き込むべきアドレス情報をアドレス信号
線１４を介してバス制御部１２に伝える。バス制御部１
２は実行部１１から伝えられたアドレス情報をＩＮＣ／
ＤＥＣ回路１００を介してアドレスバス５ａに伝え、同
時にバスＢＵＳＹ信号１６を活性化して実行部１１に伝
え実行部１１をウェイト状態とする。実行部１１は内部
レジスタのデータをバス５ｂに出力したままウェイト状
態になる。続いてバス制御部１２は制御バス５ｃを活性
化してライト信号をメモリ２０に伝える。バス５ａに乗
せられたアドレスで指定するメモリ２０にデータがバス
５ｂを介して書き込まれるとバス制御部１２はバスＢＵ
ＳＹ信号１６をインアクティブにして実行部１１のウェ
イト状態を解除する。実行部１１はバスＢＵＳＹ信号１
６がインアクティブとなるとバス５ｂ上のデータ出力を
中止する。

【００２３】以上のように通常命令では実行部１１より
要求されたバスサイクルをバス制御部１２が起動し、メ
モリ２０の所定アドレスよりデータの読みだしまたは所
定アドレスへデータの書き込みを行なう。また実行部１
１のプログラム実行に関わる命令のメモリ２０から読み
だし、即ち命令コードのフェッチも上記と同様に行なわ
れる。

【００２４】なお図面の複雑化を避けるために、バス制
御部１２の内部各レジスタとのデータのリード／ライト
信号線は省略する。

【００２５】次に本実施例のＤＭＡ動作を説明する。本
実施例では、周辺装置３からの要求に基づきメモリ２０
の図３（Ａ）に示すＤＭＡ転送領域に周辺装置３からの
データをＤＭＡ転送する。

【００２６】まず、ＣＰＵ１０のソフトウェア処理につ
いて説明する。ＣＰＵ１０はＤＭＡ転送処理に先だって
図４（Ａ）のフローに示すように各ＤＭＡ制御レジスタ
の初期設定処理をプログラムに基づき実行する。すなわ
ち、ＭＡＲＭ１０２，ＭＡＲ１０１，ＲＰ１０３にＤＭ
Ａ転送先メモリ領域（エリアａ）の先頭アドレスを設定
する。（４０１）ＴＣ１１１及びＴＭ１１２はエリアａ
のデータ数。（例えばバイトデータの転送を行なう時に
はエリアａの先頭アドレスから最終アドレスまでのデー
タバイト数）−１を設定する（４０２）。ＣＯＭＰ１２
１にはエリアａのデータ数−α（αは０〜数ワードを設
定する）（４０３）。Ｕ／Ｄカウンタ１２０は“０”に
初期化する（４０４）。ＣＯＭＰ１０５にはＤＭＡ転送
領域の終端アドレス−１を設定する（４０５）。そし
て、制御ユニット１７内の許可フラグをセットしＤＭＡ
動作が許可される（４０６）。制御ユニット１７は実行
部１１からのバスサイクル要求１５の発生を専用ハード
ウェア手段により常にチェックしている。

【００２７】一方周辺装置３は、ＤＭＡ転送要因（例え
ばデータの受信動作完了）が発生すると、マイクロコン
ピュータ１にＤＭＡ要求３０を伝える。これによってマ
イクロコンピュータ１は図５（Ａ）に示す流れに従って
動作する。すなわち、周辺装置２よりマイクロコンピュ
ータ１にＤＭＡ要求３０が伝えられると（５０１）、制
御ユニット１７はバスＢＵＳＹ信号を１６をアクティブ
にしてプログラム実行に必要なバスサイクルが起動不可
の状態にあることを実行部１１に伝える（５０２）。

【００２８】実行部１１はバスＢＬＳＹ信号１６がアク
ティブになると、実行中のプログラム処理でメモリ２０
へのアクセスが不要の場合には処理が継続されるが、メ
モリ２０へのアクセスが必要になった場合はＰＣ，ＰＳ
Ｗ、各種レジスタ類の内容を保持しつつプログラム処理
を中断してウェイト状態に入る。ＤＭＡ転送が終了して
バスＢＵＳＹ信号１６がインアクティブになるとウェイ
ト状態を解除して中断したプロウラム処理を再開し、バ
スサイクル要求をアクティブにしてメモリの読みだしま
たは書き込みのバスサイクルを要求する。

【００２９】続いて制御ユニット１７は周辺装置３に対
してＤＭＡアクノリッジ信号（ＤＭＡＡＫ）３１を出力
して周辺装置３に転送データをバス５ｂ上に読みださせ
る（５０４）。

【００３０】同時にＭＡＲ１０１の内容をバス５ａに出
力しバス５ｂを介してデータライトアクセスを実行し
（５０５）、周辺装置３から読みだされた被転送データ
をバス５ｂを介してメモリ部２０に伝え書き込みを行な
う。一回のＤＭＡ転送の実行終了毎にＭＡＲ１０１の内
容は信号線を介してＩＮＣ／ＤＥＣ回路１００に読みだ
され“１”インクリメントされた後書き戻される（５０
６）。またＵ／Ｄカウンタ１２０の内容がＩＮＣ／ＤＥ
Ｃ回路１００により“１”カウントアップされる（５０
７）。ＴＣ１１１の内容はＤＥＣ回路１１０に読みださ
れた後“１”デクリメントされた後信号線を介して書き
戻される（５０８）。この時、ＴＣ１１１に設定された
所定回数のＤＭＡ転送が実行され，ＤＥＣ回路１１０で
ＴＣ１１１のデクリメントの結果ボローが発生すると
（５０９）、ボロー信号３３が発生し、ＭＡＲＭ１０２
及びＴＣＭ１０２の内容は各々ＭＡＲ１０１及びＴＣ１
１１にロードされる（５１０）。従って、この後に周辺
装置３のＤＭＡ要求３０が発生しＤＭＡ転送実行される
ときには、再びメモリ２０のエリアａの先頭アドレスか
らＤＭＡ転送が実行され、つまりエリアａの領域をリン
グ構造として扱う事ができる。

【００３１】つづいて制御ユニット１７は周辺装置３か
らのＤＭＡ要求がアクティブかどうかを判定し（５１
１）、アクティブでなければバスＢＵＳＹ信号１６をイ
ンアクティブにして（５１２）、ＣＰＵ１０にバスアク
セスが可能になった事を伝え、ステップ５０１に戻りＤ
ＭＡ転送動作を終了する。周辺装置３からのＤＭＡ要求
３０がアクティブである時には、ステップ５０４に戻
り、再び上記のＤＭＡ転送動作を繰り返す。

【００３２】実行部１１はバスアクセス可能になると、
ＲＣ、ＲＳＷ、及び各種レジスタ類がすべて前の値を保
持しウェイト状態であるため、中断したプログラム処理
を即時に再開することができる。

【００３３】本実施例では、ＤＥＣ１１０からボロー信
号３３が検出される前にＣＰＵ１０がメモリ２０のエリ
アａからＤＭＡ転送データを読み出す事を容易に実現し
ており、そのためのプログラム動作図４（Ｂ）に示され
ている。すなわち、まずＣＰＵ１０はＵ／Ｄカウンタ１
２０の内容を読みだし（４１０）、メモリ２０にＤＭＡ
転送されたデータ数を得る。（４１１）。Ｕ／Ｄカウン
タ１２０の内容が“０”で無ければ少なくとも一回以上
のＤＭＡ転送が実行されたことを示しており、この時は
続いてＲＰ１０３の内容を読みだし、ＤＭＡ転送データ
を記憶しているメモリ２０の先頭アドレスを得る。ＲＰ
１０３の読みだしがＤＭＡレジスタの初期設定後、初め
てであれば、ＲＰ１０３にはエリアａの先頭アドレスが
記憶されている。実行部１１は専用命令を実行する事に
よりＲＰ１０３の内容（データ）をアドレスとしてメモ
リ２０の間接アドレッシングを行い内部レジスタにＤＭ
Ａ転送されたデータを読み出す（４１２）。上記の専用
命令においてはまず実行部１１よりＲＰ１０３のアドレ
ス情報がアドレス信号線１４を介してＩＮＣ／ＤＥＣ回
路１００を介してバス５ａに伝えられる。ＩＮＣ／ＤＥ
Ｃ回路１００の出力アドレスがＲＰ１０３を指している
ことをアドレス検出回路１２２が検出して検出信号１２
３をバス制御ユニット１７に伝えると、バス制御ユニッ
ト１７はバスＢＵＳＹ信号１６を活性化し実行部１１を
ウェイト状態にする。続いて次のバスサイクルでＲＰ１
０３の内容をデータ線３７及びＩＮＣ／ＤＥＣ回路１０
０を介してバス５ａに出力し、同時にバス５ｃを活性化
してメモリ２０にリード信号を伝え、メモリ２０からバ
ス５ｂにデータの読みだしを行なう。データがバス５ｂ
に伝えられるとバス制御ユニット１７はバスＢＵＳＹし
号１６をインアクティブに戻し、実行部１１はウェイト
状態を解除してバス５ｂ上のデータを所定の内部レジス
タに書き込む。そして、読みだしたＤＭＡ転送データに
対して所定の処理を実行して表示制御回路４へ転送する
（４１３）。一方実行部１１における専用命令の実行に
よりＲＰ１０３の内容で指定されるメモリ２０のデータ
が内部レジスタに読みだされる毎に、図５（Ｂ）処理が
実行される。すなわち、制御ユニット１７はＲＰ１０３
の内容をデータ線３６に出力し、ＩＮＣ／ＤＥＣ回路１
００によりインクリメントしてその結果をデータ線３７
を介してＲＰ１０３に書き戻す（５２０）。このとき、
ＲＰ１０３の更新はＤＭＡ転送実行時のＭＡＲ１０１の
更新内容に等しく行われる。例えば１回のＤＭＡ転送毎
にＭＡＲ１０１の内容が“１”インクリメントされるの
であれば、ＲＰ１０３は命令処理において実行部１１に
一回読みだされる毎に内容が“１”インクリメントされ
る。ＩＮＣ／ＤＥＣ１００はさらに信号３９を発生しＵ
／Ｄカウンタ１２０を“１”ダウンカウントさせる。Ｒ
Ｐ１０３の内容はデータ線４０を介してＣＯＭＰ１０５
により監視されておりその内容がエリアａの（終端アド
レス−１）を指している際には，ＣＯＭＰ１０５は信号
４１を発生し（５２１）、ＭＡＲＥ１０６の内容がＲＰ
１０３に書き込まれる（５５２）。Ｕ／Ｄカウンタ１２
０はＣＰＵ１０がＲＰ１０３の内容を読み出す毎に
“１”カウントダウンされ、ＤＭＡ転送が実行される毎
に“１”カウントアップされる。従って、Ｕ／Ｄカウン
タ１２０の内容はまだ読みだされていないＤＭＡ転送さ
れたデータ数を示し、ＲＰ１０３の内容は次に読みだす
べきＤＭＡ転送されたデータの先頭アドレスを示してい
る。

【００３４】図４（Ｂ）に戻って、ＣＰＵ１０はプログ
ラム処理でＵ／Ｄカウンタ１２０の内容が“０”になる
まで（４１４）、繰り返しエリアａに書き込まれたＤＭ
Ａ転送データの読みだしで所定の処理を実行する。

【００３５】Ｕ／Ｄカウンタ１２０の内容はＣＯＭＰ１
２１でモニタされており、ＣＯＭＰ１２１にはプログラ
ムによりメモリ２０の“ＤＭＡ転送領域（エリアａ）の
データ数−α（α：０〜数ワード程度）”が設定されて
いる。ＤＭＡ転送が実行され、Ｕ／Ｄカウンタ１２０の
内容がＣＯＭＰに一致すると一致信号２５を制御ユニッ
ト１７に伝える。制御ユニット１７は一致信号２５が伝
えられたことにより、ＤＭＡ転送データの引き取りを要
求するＤＭＡ割り込みを発生する。ＤＭＡ割り込みの発
生はＣＰＵ１０に引き取られていないＤＭＡ転送データ
でエリアアドレスが一杯になっていることを示してお
り、そのまま放置すれば、次に発生するＤＭＡ転送でエ
リアａの内容がオーバーライトされてしまう。従って割
り込み処理プログラムにより直ちにＣＰＵ１０はデータ
の読みだしを実行する。なおＣＯＭＰ１２１にはＣＰＵ
１０におけるＤＭＡ割り込みの受付遅延を考慮して、エ
リアａの実際のデータ数よりも数ワード分少ない値を設
定した方が好ましい。

【００３６】以上説明したように、本実施例のＤＭＡＣ
を内蔵したマイクロコンピュータ１においては、ＣＰＵ
がＤＭＡを一回初期化するだけで、ＤＭＡ転送を行った
メモリの同一転送領域に繰り返しＤＭＡ転送を実行す
る。またＤＭＡ転送領域の専用読みだしポインタＲＰ１
０３と、ＤＭＡ転送が実行されると自動的にカウントア
ップされ、ＣＰＵが専用読みだしポインタによりＤＭＡ
転送領域からデータの読みだしを行なうと自動的にカウ
ントダウンされるＵ／Ｄカウンタ１２０とを利用する事
により、ＤＭＡ転送バッファとして使用するメモリ領域
をＣＰＵ１０は図３（Ｂ）に示すように論理的にリング
構造をしているバッファとして扱うことが可能である。
このためＣＰＵは任意のタイミングでＤＭＡ転送バッフ
ァの内容を読みだして、必要なデータ処理を行うことが
出きる。

【００３７】またＣＰＵ１０における命令の読みだし及
び実行に関わるバス制御とＤＭＡ制御に関わるバス制御
とを単一のバス制御ユニット１２で行なうことが可能な
ためハードウェア資源を有効に活用することができる。

【００３８】第２の実施例に関して図６を参照して説明
する。

【００３９】本実施例が、実施例１と異なる点は、ＣＰ
Ｕ部に備っているシステムバスの制御部、即ち命令コー
ドのフェッチ，メモリアクセスに関わるアドレス計算及
びＤＭＡ転送アドレスの生成、転送回数の更新、転送ポ
インタの更新等行う手段が異なることである。

【００４０】本実施例におけるＣＰＵ６１０は、図６に
示すように命令の実行を行う実行部６１１、バスインタ
ーフェースを司さどるバス制御部６１２から成る。

【００４１】バス制御部６１２は、命令コードのフェッ
チ、メモリアクセスに関わるアドレス計算を行う算術演
算器（以下ＡＤＣと略す）２００と、ＤＭＡ転送元領域
２０の最終アドレス＋１の値を記憶するメモリ・アドレ
ス・レジスタＭＡＲ２０１と、ＤＭＡ転送のカレントの
実行回数を記憶するターミナル・カウンタＴＣ２２１
と、ＤＭＡ転送の実行回数（初期値）を設定するターミ
ナル・カウンタ・モジュロ・レジスタＴＣＭ２１２と、
ＣＰＵ６１０が次に書き込むべきメモリ領域の先頭アド
レスを指定するリード・ライト・ポインタＲＷＰ２０３
と、ＤＭＡ転送領域内の空き領域のデータ数を格納する
Ｕ／Ｄレジスタ２２０と、Ｕ／Ｄレジスタ２２０の値と
の比較値を格納し、比較の結果等しくなると一致信号２
２５を出力するコンペア・レジスタＣＯＭＰ２２１と、
アクセスサイクルの起動、メモリ制御信号のコントロー
ル、バス制御部の内部制御を行う制御ユニット２１７
と、実行部６１１がバス制御部６１２に対してアドレス
計算の元となるデータ（以下、オフセットとセグメント
と記す）を受けて渡す為のバス６１４から構成される。

【００４２】次に各部の動作を説明する。尚、前記ＭＡ
Ｒ２０１，ＴＣ２１１，ＴＣＭ２１２，ＣＯＭＰ２２１
は、前述した実施例１と同様の動作を行う為、ここでの
説明は省略する。

【００４３】バス制御部６１２は、通常ＣＰＵ６１０の
命令実行動作に関わる命令プログラムをメモリ２０から
読み込む動作や、プログラム上に記述されたメモリ２０
に対するアクセスを行っており、実行部６１１がバス６
１４を経由してバス制御部６１２に対してメモリ参照の
オフセットとセグメントを与え、読みだしまたは書き込
みのいずれかのバスサイクル要求をバスサイクル要求線
６１６を介してバス制御部６１２に要求するとバス制御
部６１２はＡＤＣ２００で前記のオフセットとセグメン
トを加算することによりアドレスを計算し、メモリアク
セスを行う。

【００４４】まず実行部６１１の内部レジスタにメモリ
２０からデータをよみだす動作を説明する。バス制御部
６１２はバスサイクル要求信号６１５が伝えられると、
実行部６１１よりバス６１４を介して与えられるセグメ
ント情報をラッチ６２０にラッチし、続いて実行部６１
１よりバス６１４を介して与えられるオフセット情報と
ラッチＡ６２０の内容とをＡＤＣ２００を介して加算ア
ドレスバス５ａに伝え、同時にバスＢＵＳＹ信号６１６
を活性化して実行部６１１に伝え実行部６１１をウェイ
ト状態とする。またバス制御部６１２は制御バス５ｃを
活性化してリード信号をメモリ２０に伝える。バス５ａ
に乗せられたアドレスで指定するメモリ２０からデータ
がバス５ｂに読みだされるとバス制御部６１２はバスＢ
ＵＳＹ信号６１６をインアクティブにして実行部６１１
のウェイト状態を解除する。実行部６１１はバスＢＵＳ
Ｙ信号６１６がインアクティブとなるとバス５ｂ上のデ
ータを読みだし、内部レジスタに書き込みを行なう。

【００４５】次に実行部６１１の内部レジスタからメモ
リ２０にデータを書き込む動作を説明する。実行部６１
１は内部レジスタから読みだしたデータをバス５ｂに出
力するとともに、バスサイクル要求６１５を伝え、バス
制御部６１２はバス６１４を介して書き込むべきアドレ
スのセグメント情報をラッチＡ６２０にラッチする。続
いてバス制御部６１２はバス６１４を介して与えられる
オフセット情報とラッチ６２０の内容とをＡＤＣ２００
を介して加算しアドレスバス５ａに伝え、同時にバスＢ
ＵＳＹ信号６１６を活性化して実行部６１１に伝え実行
部６１１をウェイト状態とする。またバス制御部６１２
は制御バス５ｃを活性化してライト信号をメモリ２０に
伝えるとともにバスＢＵＳＹ信号６１６を活性化するこ
とにより、実行部１１を内部レジスタのデータをバス５
ｂに出力したままウェイト状態にさせる。バス５ａに乗
せられたアドレスで指定するメモリ２０にデータがバス
５ｂを介して書き込まれるとバス制御部６１２はバスＢ
ＵＳＹ信号６１６をインアクティブにして実行部６１１
のウェイト状態を解除する。実行部６１１はバスＢＵＳ
Ｙ信号６１６がインアクティブとなるとバス５ｂ上のデ
ータ出力を中止する。

【００４６】以上のように通常命令では実行部６１１よ
り要求されたバスサイクルをバス制御部６１２が起動
し、メモリ２０の所定アドレスよりデータの読みだしま
たは所定アドレスへデータの書き込みを行なう。また実
行部６１１のプログラム実行に関わる命令のメモリ２０
から読みだし、即ち命令コードのフェッチも上記と同様
に行なわれる。なお図面の複雑化を避けるために、バス
制御部６１２の内部各レジスタとのデータのリード／ラ
イト信号線は省略する。

【００４７】また、周辺装置３からのＤＭＡ転送要求信
号３０が活性化されると、バス制御部６１２は、ＤＭＡ
転送制御を行う。

【００４８】Ｕ／Ｄレジスタ２２０は実施例１と異な
り、カウントアップ／カウントダウン動作を行うことは
せず、単なるＵ／Ｄカウント値を格納しておくレジスタ
である。

【００４９】ＡＤＣ２００は、上述したアドレス計算を
実際に行うユニットで、実行部６１１がバス６１４を経
由してバス制御部６１２に対してメモリ参照のオフセッ
トとセグメントを与えると、前記のオフセットとセグメ
ントを加算してメモリアクセスのアドレスを計算する。

【００５０】命令コードフェッチの際には、命令コード
フェッチアドレスを記憶しておくレジスタ（図示せず）
の値を、命令コードのフェッチ毎にインクリメントす
る。

【００５１】また、前記メモリ参照のアドレス値がＲＷ
Ｐ２０３のアドレスに一致したことを検出する機能を持
ち、ＲＷＰ２０３のアドレスに一致すると一致信号２２
８を活性化する。

【００５２】さらに、ＤＭＡ転送を行う際に必要な、Ｍ
ＡＲ２０１とＴＣ２１１の加減算、ＴＣ２１１のディク
リメント、Ｕ／Ｄレジスタ２２０のアップカウント／ダ
ウンカウント動作、ＲＷＰ２０３の更新も行う。

【００５３】上記ＲＷＰ２０３の更新動作を行ったと
き、ＡＤＣ２００は、引きつづいて、ＭＡＲ２０１の値
と、ＲＷＰ２０３の値を減算して比較し、一致した場合
には一致信号２２８を活性化する。

【００５４】制御ユニットは、実行部６１１がオフセッ
トとセグメントをバス制御部６１２に対して与えた場合
は、通常のメモリ参照制御を行い、周辺装置３がＤＭＡ
転送要求信号３０を活性化するとＤＭＡ転送の制御を行
う。

【００５５】次に、メモリ２０から周辺装置３へデータ
を転送する際の動作について具体的に説明する。尚、Ｃ
ＰＵのソフトウェア処理については実施例１と同様であ
るので説明を省略する。

【００５６】実行部６１１が通常のメモリ参照命令の実
行時に前述のＡＤＣ２００が一致信号２２８を活性化し
た場合は、制御ユニット２１７は単にＲＷＰ２０３に対
するメモリ参照を行う制御を行う。しかし実行部６１１
がＩ／Ｏ操作命令の実行時に前述のＡＤＣ２００が一致
信号２２８を活性化すると、制御ユニット２１７はＲＷ
Ｐ２０３の内容をバス５ａに対してアドレス情報として
出力してメモリ参照を行う制御を行う。

【００５７】ここではまず実行部６１１がＩ／Ｏ操作命
令を実行したことによりＲＷＰ２０３を使用してメモリ
２０にデータ書込みを行う時の動作について説明する。

【００５８】ＣＰＵ６１０が、Ｉ／Ｏ操作命令を実行す
ると実行部６１１は、バス６１４を介してバス制御部６
１２にＲＷＰ２０３のアドレス情報のオフセットとセグ
メントを伝達する。

【００５９】ＡＤＣ２００はＡＤＣ２００自身の生成す
るアドレスとＲＷＰ２０３のアドレスが合致したことを
検知すると、一致信号２２８を活性化し、制御ユニット
２１７に対してＲＷＰ２０３を使用してのメモリ参照制
御を行わせる。一致信号２２８を検出したバス制御ユニ
ット６１７はバスＢＵＳＹ信号６１６を活性化し実行部
６１１をウェイト状態にする。同時に制御ユニット６１
７はＲＷＰ２０３の値をＡＤＣ２００を介してアドレス
情報としてバス５ａ上に出力し、バス５ｃを活性化して
メモリ２０にライト信号を伝え実行部６１１の出力する
書込みデータをメモリ２０の該当アドレスに書込む。続
いてバスＢＵＳＹ信号６１６をインアクティブに戻して
実行部６１１のウェイト状態を解除する。

【００６０】次に実行部６１１がＩ／Ｏ操作命令を実行
したことによりＲＷＰ２０３を使用してメモリ２０から
データ読みだしを行う時の動作について説明する。

【００６１】ＣＰＵ６１０が、Ｉ／Ｏ操作命令を実行す
ると実行部６１１は、バス６１４を介してバス制御部６
１２にＲＷＰ２０３のアドレス情報のオフセットとセグ
メントを伝達する。

【００６２】ＡＤＣ２００はＡＤＣ２００自身の生成す
るアドレスとＲＷＰ２０３のアドレスが合致したことを
検知すると、一致信号２２８を活性化し、制御ユニット
２１７に対してＲＷＰ２０３を使用してのメモリ参照制
御を行わせる。一致信号２２８を検出したバス制御ユニ
ット６１７はバスＢＵＳＹ信号６１６を活性化し実行部
６１１をウェイト状態にする。同時に制御ユニット６１
７はＲＷＰ２０３の値をＡＤＣ２００を介してアドレス
情報としてバス５ａ上に出力し、バス５ｃを活性化して
メモリ２０をリードして、データをバス５ｂ上に読み出
す。続いてバスＢＵＳＹ信号６１６をインクアクティブ
に戻して実行部６１１のウェイト状態を解除する。ウェ
イト状態を解除された実行部６１１はメモリ２０の該当
アドレスのデータを内部レジスタに書込む。

【００６３】ここで、Ｉ／Ｏ操作命令の実行によりバス
制御部６１２がメモリ２０にデータを書き込んだときの
各ポインタ、カウンタの動作について説明する。

【００６４】バス制御部６１２は、ＲＷＰ２０３の値を
アドレス情報としてメモリ２０にデータを書き込むまた
は読み出す毎に、ＡＤＣ２００によって、Ｕ／Ｄレジス
タ２２０の値をディクリメントし、また、ＲＷＰ２０３
の値をインクリメントする。

【００６５】この動作にひき続いて、ＡＤＣ２００は、
ＭＡＲ２０１の値とＲＷＰ２０３の減算を行って、ＭＡ
Ｒ２０１とＲＷＰ２０３の値を比較する。

【００６６】もしＭＡＲ２０１と、ＲＷＰ２０３が一致
すればＡＤＣ２００は、一致信号２２８を活性化し、Ｍ
ＡＲ２０１からＴＣＭ２１２の値を減算してＲＷＰ２０
３に書き込む。これにより、ＲＷＰ２０３はＤＭＡ転送
元領域２１の先頭アドレスに更新される。

【００６７】次に、バス制御部６１２によるＤＭＡ転送
元領域３０から周辺装置３へのＤＭＡ転送動作について
具体的に説明する。

【００６８】周辺装置３のＤＭＡ転送要因が発生する
と、周辺装置３はバス制御部６１２に対しＤＭＡ転送要
求信号３０を活性化する。

【００６９】バス制御部６１２はＤＭＡ転送要求信号３
０が活性化されると、ＣＰＵとしてのバス制御動作と、
要求のあったＤＭＡ転送動作のメモリアクセスの要求度
の裁定を行った後、ＤＭＡ転送の実行に移行する。

【００７０】データをメモリ２０から周辺装置３にデー
タ転送するＤＭＡ転送では、バス制御部６１２は、ＡＤ
Ｃ２００でＭＡＲ２０１からＴＣ２１１の値を減算し生
成したアドレス情報をバス５に出力してＤＭＡ転送元領
域３０から転送データをバス５ｂ上に読み出し、周辺装
置３に対してアクノリッジ信号３１を出力する。これに
より、周辺装置３は転送データの読み出しを行なう。

【００７１】一回のＤＭＡ転送の実行終了ごとにＴＣ２
１１の内容はＡＤＣ２００に読み出され“１”デクリメ
ントされた後書き戻される。これにより、ＭＡＲ２０１
からＴＣ２１１の値を減算して生成されるＤＭＡ転送対
象アドレスは“１”ずつインクリメント更新されていく
ことになる。また一回のＤＭＡ転送の実行終了ごとにＵ
／Ｄレジスタ２２０の内容はＡＤＣ２００によって
“１”カウントアップされて書き戻される。

【００７２】周辺装置３からＤＭＡ転送要求信号３０が
続けて発生している時には、再び上記のＤＭＡ転送動作
を繰り返す。周辺装置３から連続するＤＭＡ転送要求信
号３０が発生していなければ、バス制御部６１２はＤＭ
Ａ転送を終了し、通常の命令実行に関わるメモリアクセ
スや、命令コードフェッチを行う。

【００７３】以上のＤＭＡ転送を繰り返し実行し、ＡＤ
Ｃ２００でＴＣ２１１をデクリメントした結果ＴＣ＝０
となり、ＴＣ２１１に設定された所定回数のＤＭＡ転送
の実行を終了すると、バス制御部６１２はＴＣＭ２１２
の内容をＴＣ２１１にロードする。その後、周辺装置３
からＤＭＡ転送要求信号３０が発生しＤＭＡ転送が実行
されるときには、再びメモリ２０のＤＭＡ転送元領域２
１の先頭アドレスからＤＭＡ転送が実行される。

【００７４】このようにして、ＤＭＡ転送元領域２１を
用いて繰り返しＤＭＡ転送を行うことができる。

【００７５】次にＣＯＭＰ２２１の動作について説明す
る。ＤＭＡ転送に先立ちＣＯＭＰ２２１にはプログラム
により“ＤＭＡ転送元領域３０のデータ数−α”が設定
されている。ＤＭＡ転送が実行され、Ｕ／Ｄレジスタ２
２０の値がインクリメントされてＣＯＭＰ２２１に一致
すると一致信号２２５が活性化し制御ユニット２１７に
伝えられる。この一致信号２２５は、ＤＭＡ転送元領域
２１にＤＭＡ転送すべきデータが残っていないことを示
している。

【００７６】制御ユニット２１７は一致信号２２５が活
性化状態になったことを検知すると、実行部６１１に対
してＤＭＡ割り込み要求を行い（図示せず）、ＣＰＵ６
１０は、ＤＭＡ割込み処理を行う。

【００７７】この割込み処理ではＤＭＡ転送を禁止状態
にするか、Ｕ／Ｄレジスタ２２０の値がＣＯＭＰ２２１
の値より小さくなるまでＤＭＡ転送元領域２１に高速に
転送データを書き込む（図４）。

【００７８】なお、αを“０〜数バイト程度”としたの
は、ＣＯＭＰ２２１が一致を検出してからＤＭＡ転送を
禁止するか、あるいはデータをＣＰＵが書き込むまでの
遅延期間にも行われるＤＭＡ転送によってＣＰＵの未処
理データが転送されてしまうことを防止するためのもの
である。

【００７９】

【発明の効果】以上説明したように、本発明のデータ転
送制御装置（ＤＭＡＣ）を内蔵したマイクロコンピュー
タでは、転送回数分のＤＭＡ転送が完了したときに自動
的に次のＤＭＡ転送のための制御情報を設定するため、
ＣＰＵによる上記情報の設定処理が不要となり、その結
果ＤＭＡ転送要求を保留する必要がなくなり、高速に周
辺装置のＤＭＡ転送要求に応答することができる。

【００８０】また、ＣＰＵがＤＭＡ転送元領域にデータ
を書き込む度に自動的に更新され、しかもＤＭＡ転送元
領域を越えるときに領域の先頭アドレス情報が自動的に
設定される専用書き込みポインタと、ＣＰＵがデータの
書き込みを行うと自動的にカウントダウンし、ＤＭＡ転
送が実行されると自動的にカウントアップするＵ／Ｄレ
ジスタとを利用することにより、ＣＰＵはＤＭＡ転送領
域を論理的にリング構造をしているバッファとして扱う
ことができる。このため、ＣＰＵとしては書き込みアド
レスの管理を一切行なわずにＩ／Ｏ操作命令を実行する
だけでデータの書き込みができるため、ＣＰＵの操作性
が非常によく、システム全体としての処理能力を大幅に
向上することができるといった効果がある。

【００８１】さらにＣＰＵにおける命令の読みだし及び
実行に関わるバス制御とＤＭＡ制御に関わるバス制御と
を単一のバス制御部をで実行することにより、チップ面
積の低減を図ることができる。

【００８２】また実施例２に示した様に、ＣＰＵのアド
レス生成部と、ＤＭＡのアドレス生成部するためのハー
ドウェア資源を共用し有効に活用することができ、経済
的なマイクロコンピュータを提供することができるとい
った効果がある。

【図面の簡単な説明】

【図１】本発明の第一の実施例におけるマイクロコンピ
ュータを用いたシステム構成を示すブロック図である。

【図２】図１のＣＰＵの要部構成を示すブロック図であ
る。

【図３】第一の実施例におけるメモリのマップである。

【図４】図１のＣＰＵの動作を示すフローチャートであ
る。

【図５】図２のＣＰＵおけるＤＭＡ動作を示すブロック
図。

【図６】本発明の第二の実施例におけるマイクロコンピ
ュータを用いたシステム構成を示すブロック図である。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 マイクロコンピュータ外部からのＤＭＡ
   要求に応答してＤＭＡ転送する転送データ数を記憶する
   転送データ数記憶回路とメモリのＤＭＡ転送アドレスを
   生成するアドレス生成回路とを含むＤＭＡデータ転送制
   御装置を備えたマイクロコンピュータにおいて、データ
   転送先メモリの先頭アドレスを記憶する先頭アドレス記
   憶回路と、前記転送データ数を計数するカウンタと、前
   記転送データ数を前記カウンタにより計数した計数結果
   よりＤＭＡ転送されていないデータが無くなることが分
   かると前記転送データ数記憶回路の前記転送データ数を
   前記カウンタへ設定し直し、前記先頭アドレス記憶回路
   の前記データ転送先メモリの先頭アドレスを前記アドレ
   ス生成回路へ設定し直してＤＭＡ要求が無くなるまでＤ
   ＭＡ転送を継続する手段とを有することを特徴とするマ
   イクロコンピュータ。
2. 【請求項２】 ＤＭＡ転送により前記メモリへデータを
   転送する毎に前記転送データ数をインクリメントし、前
   記メモリ内のＤＭＡ転送されたデータを読み出す毎にデ
   クリメントする計数回路と、前記データ転送先メモリの
   先頭アドレスを用いて前記メモリから読み出すデータの
   アドレスを生成するアドレス生成手段と、前記計数した
   計数値と前記メモリのＤＭＡ転送領域へ記憶できるデー
   タ数とを比較する比較回路と、比較結果が一致すると前
   記メモリからＤＭＡ転送されたデータを読み出す割り込
   み処理を行う割り込みを発生する手段とを有することを
   特徴とする請求項１記載のマイクロコンピュータ。
3. 【請求項３】 マイクロコンピュータ外部からのＤＭＡ
   要求に応答してＤＭＡ転送する転送データ数を記憶する
   転送データ数記憶回路とメモリのＤＭＡ転送アドレスを
   生成するアドレス生成回路とを含むＤＭＡデータ転送制
   御装置を備えたマイクロコンピュータにおいて、ＤＭＡ
   転送により前記メモリからデータを転送する毎に前記転
   送データ数を計数する計数回路と、前記転送データ数を
   計数した計数結果よりＤＭＡ転送されていないデータが
   無くなることが分かると前記転送データ数記憶回路の前
   記転送データ数を前記計数回路へ設定し直してＤＭＡ要
   求が無くなるまでＤＭＡ転送を継続する手段とを有する
   ことを特徴とするマイクロコンピュータ。
4. 【請求項４】 前記計数回路は、ＤＭＡ転送により前記
   メモリからデータを転送 する毎に前記転送データ数を計
   数すると共にＤＭＡ転送するデータを記憶できるメモリ
   領域の空きデータ数を計数するものであって、前記空き
   データ数を計数した計数値と前記メモリのＤＭＡ転送領
   域へ記憶できるデータ数とを比較する比較回路を有し、
   比較結果が一致するとＤＭＡ転送禁止にするか、又は前
   記メモリへデータを書き込むことを特徴とする請求項３
   記載のマイクロコンピュータ。