JPH02121053A - テスト・アンド・セット方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、システムバスに接続された複数のプロセッ
サによって主記憶が共有されるマルチプロセッサシステ
ムに係り、特に各プロセッサ間の主記憶使用に関する排
他制御のためのテスト・アン、ド・セット方式に関する
。

（従来の技術） 一般に、この種のシステムでは、プロセッサは、主記憶
の或る特定番地に対し、排他制御のためのテスト・アン
ド・セット（、Ｔｅ５ｔ　＆　５ｅｔ）を行うとき、シ
ステムバス上にメモリアクセス禁止信号を出力して他の
プロセッサのメモリアクセスを禁止した後、テスト・ア
ンド・セットのメモリリド要求を発行して、テスト・ア
ンド・セット時のテストデータをリードする。そして、
このり−ドデータ（テストデータ）が返ってくると、テ
スト・アンド・セットを行っているプロセッサ（テスト
・アンド・セット要求プロセッサ）はリードデータがセ
ットすべきデータ（セットデータ）であるか否（リセッ
トデータ）かを調べる。もし、リードデータ（テストデ
ータ）がセットデータであれば、このテスト・アンド・
セット要求プロセッサは他プロセツサが同一目的のタス
クを処理しているものと判断し、システムバスに出力し
ていたメモリアクセス禁止信号をオフしてメモリアクセ
ス禁止状態を解除する。これに対して、リードデータが
リセットデータであれば、テスト・アンド・セット要求
プロセッサはセットデータを上記酸る特定番地に書込む
ためのメモリライト要求をシステムバスに出力し、しか
る後にメモリアクセス禁止信号をオフする。この場合に
は、テスト・アンド・セット要求プロセッサにタスクの
処理権が与えられる。

（発明が解決しようとする課題） 上記したテスト・アンド・セットの手順は、各プロセッ
サのファームウェア制御によって実行されるが、特にテ
スト・アンド・セット要求でリードしたテストデータが
リセットデータの場合には、既に述べてたように２回の
メモリアクセスを要し、またシステムバス上のメモリア
クセス禁止信号も長期間出力され、その間は他のプロセ
ッサはメモリアクセスが行えないという問題があった。

したがってこの発明の解決すべき課題は、プロセッサに
おけるテスト・アンド・セットの手順が簡略化でき、且
つテスト・アンド・セット処理が高速に行えるようにす
ることである。

［発明の構成コ （課題を解決するための手段） この発明は、マルチプロセッサシステムのプロセッサか
らのテスト・アンド・セット要求の伝達に供されるテス
ト・アンド・セット要求線をシステムバス中に設けると
共に、テスト◆アンド・セット要求線を介して伝達され
るテスト・アンド・セット要求に応じて主記憶の或る特
定番地からのデータ読出しを要求し、この要求に応じて
上記特定番地のデータが返された場合に所定のセットデ
ータを上記特定番地に書込むためのデータ書込みを要求
するリードモディファイライト制御手段と、上記返され
た特定番地のデータをテスト・アンド・セット要求プロ
セッサに送出する手段とを設けたことを特徴とする。

（作　用） この発明は、プロセッサからのテスト・アンド・セット
要求時において主記憶の或る特定番地に設定されている
テストデータは、セットデータまたはリセットデータの
いずれかであり、そのいずれの場合にも、テスト・アン
ド・セット要求に対してはセットデータを書込んでも何
隻問題とならないことに着目してなされたもので、上記
のように構成することにより、プロセッサからのテスト
・アンド・セット要求時には、上記特定番地からのテス
トデータの読出し並びにその読出しデータのテスト・ア
ンド・セット要求プロセッサへの送出と、所定のセット
データを上記特定番地の内容に無条件で書込むデータ書
込みとが、テスト・アンド・セット要求プロセッサにと
っては１回のメモリアクセスで行われる。このため、プ
ロセッサ側のテスト・アンド・セット手順が簡単になり
、且つ従来のようにリードしたテストデータを調べてか
らテスト・アンド・セット要求プロセッサがセットデー
タの書込みを要求する方式に比べてテスト・アンド・セ
ット処理が高速となる。また、テスト・アンド・セット
要求プロセッサのシステムバス専有期間が短くなるため
、システムバスの利用、効率が向上する。

（実施例） 第１図はこの発明の一実施例に係る主記憶制御装置のブ
ロック構成図、第２図は第１図の主記憶制御装置を備え
たマルチプロセッサシステムの記憶のメモリバスである
。１３は主記憶１１を共有するプロセッサ、１４は複数
のプロセッサ１３等を相互接続するだめのシステムバス
である。システムバス１４にはプロセッサ１３からのテ
スト・アンド・セット要求（以下、ＴＡＳ要求と称する
）を示すＴＡＳ要求ファンクションを伝達するための図
示せぬＴＡＳファンクションライン（ＴＡＳ要求線）が
設けられている。１５はプロセッサ１３等がらのメモリ
アクセスに関する要求を受けて主記憶１１へのアクセス
を制御する主記憶制御装置（ＭＭ制御装置）である。主
記憶制御装置１５はメモリバス１２およびシステムバス
１４に接続されている。

第２図の主記憶制御装置１５は第１図に示すように構成
されている。第１図において、２１はシステムバス１４
からのメモリアドレス、更にはライト要求時であればデ
ータを保持するアドレス／データレジスタ（以下、Ａ／
Ｄレジスタと称する）、２２はシステムバス１４からの
ＴＡＳファンクション（ＴＡＳ信号）、リード／ライト
ファンクション（Ｒ／Ｗ信号）およびメモリアクセス要
求信号（ＭＲＥ　Ｑ信号）から或るメモリアクセス要求
情報を保持する要求情報レジスタ（以下、ＲＥＱレジス
タと称する）である。２３はＲＥＱレジスタ２２からの
ＴＡＳ信号が１２の場合、Ａ／Ｄレジスタ２１のデータ
部だけをオール“１”のセットデータに変換するゲート
回路、２４はゲート回路２３からのアドレス／データを
後述するＴＡＳビジーの場合やメモリビジーの場合に一
時格納するためのＡ／Ｄバッファ（アドレス／データバ
ッファ）、２５はＲＥＱレジスタ２２の内容をＡ／Ｄバ
ッファ２４の格納タイミングで一時格納するＲＥＱバッ
ファ（要求情報バッファ）である。

２６はゲート回路２３からのアドレス／データおよびへ
／Ｄバッファ２４からのアドレス／データのいずれか一
方を選択するマルチプレクサ（ＭＵＸ）、２７はＲＥＱ
レジスタ２２からのメモリアクセス要求情報およびＲＥ
Ｑバッファ２５からのメモリアクセス要求情報のいずれ
か一方を選択するマルチプレクサ（Ｍ’ＵＸ）である。

２８はマルチプレクサ２７によって選択されたメモリア
クセス要求情報中のＲ／Ｗ信号を後述するアンドゲート
３４の出力信号に応じて反転するための排他的論理和回
路（以下、ＥＸＯＲと称する）、２９はマルチプレクサ
２６によって選択されたアドレス／データを保持してメ
モリバス１２へ出力するためのＡ／Ｄレジスタ（アドレ
ス／データレジスタ）、３０はマルチプレクサ２７によ
って選択されたメモリアクセス要求情報中のＴＡＳ信号
並びにＭＲＱ信号およびＥ　Ｘ　ＯＲ２８からのＲ／Ｗ
信号（から或るメモリアクセス要求情報）を保持してメ
モリバス１２へ出力するためのＲＥＱレジスタ（要求情
報レジスタ）である。

３１は第２図の主記憶１１からのリードデータを保持し
てシステムバス１４に出力するためのリードブタレジス
タ（以下、ＲＤレジスタと称する）、３２は主記憶１１
からリードデータが返されたことを示すリードデータ応
答信号（以下、Ｒ８Ｐ信号と称する）を保持してシステ
ムバス１４に出力するためのレスポンスレジスタ（以下
、Ｒ８Ｐレジスタと称する）、３３はマルチプレクサ２
７から選択出力される要求情報中のＴＡＳ信号をＪ入力
とし、ＥＸＯＲ２Ｂの出力信号であるＲ／Ｗ信号をに入
力とするフリップフロップである。フリップフロラプ３
３は、セット状態においてテスト・アンド・セット中（
ＴＡＳビジー中）であることを示す。３４はフリップフ
ロップ３３のＱ出力信号とマルチプレクサ２７からの要
求情報中のＴＡＳ信号との論理積をとってＴＡＳビジー
中における２回目のＴＡＳ要求を検出し、その結果をＥ
　Ｘ　ＯＲ２８に出力するＡＮＤゲート（アンドゲート
）、３５はフリップフロップ３３のＱ出力信号およびＲ
８Ｐレジスタ３２からのＲ５Ｐ信号との論理積をとって
ＴＡＳビジ中におけるメモリリードデータ返送、を検出
するためＡＮＤゲート、３６はバッファコントローラで
ある。・バッファコントローラ３６は、ＲＥＱレジスタ
２２からのＴＡＳ信号およびＡＮＤゲート３５の出力信
号に応じてＡ／Ｄバッファ２４並びにＲＥＱバッファ２
５、およびマルチプレクサ２１３．２７を制御するよう
に構成されている。

次に、この発明の一実施例の動作を、プロセッサ１３か
ら主記憶１１のメモリ番地ＡＯＨ（添字のＨは１６進表
現を示す）を対象とするＴＡＳ要求が発行された場合を
例に説明する。この場合、まずプロセッサ１３から、Ａ
Ｏ，番地を示すアドレス、ＴＡＳ要求を示す論理“１”
のＴＡＳ信号、メモリリード要求を示す論理“０”のＲ
／Ｗ信号、およびメモリアクセス要求を示すＭＲＱ信号
が、それぞれシステムバス１４上に例えばＩＴだけ送出
される。システムバス１４上のアドレスはＡ／Ｄレジス
タ２１（のアドレスフィールド）に保持され、ＴＡＳ信
号、Ｒ／Ｗ信号およびＭＲＱ信号から或るメモリアクセ
ス要求情報はＲＥＱレジスタ２２に保持される。ＲＥＱ
レジスタ２２に保持された要求情報中のＴＡＳ信号はゲ
ート回路２３に供給される。

ゲート回路２３は、Ａ／Ｄレジスタ２１のアドレスフィ
ールドの内容（Ａ　Ｏｎ番地を示すアドレス）をそのま
まＡ／Ｄバッファ２４に出力すると共に、この実施例の
ようにＲＥＱレジスタ２２からのＴＡＳ信号が“１２の
場合にはＡ／Ｄレジスタ２１のデータフィールドの内容
に無関係にオール”１”のセットデータを生成してＡ／
Ｄバッファ２４に出力する。なお、ＲＥＱレジスタ２２
からのＴＡＳ信号が“０”の場合には、ゲート回路２８
はＡ／Ｄレジスり２１のデータフィールドの内容をその
ままＡ／Ｄバッファ２４へ出力する。

ＲＥＱレジスタ２２からのＴＡＳ信号はバッファコント
ローラ３６にも供給される。バッファコントローラ３６
は、ＲＥＱレジスタ２２からのＴＡＳ信号が“１”の場
合、即ちプロセッサ１３からＴＡＳ要求がある場合、メ
モリバス１２の状態（レディ／ビジー状態）に無関係に
、ゲート回路２３からのアドレス（ＡＯＨ番地）および
データ（オール“１″のセットデータ）をＡ／Ｄバッフ
ァ２４に、ＲＥＱレジスタ２２からのＴＡＳ要求（論理
“１“のＴ、ＡＳ信号）を含む要求情報をＲＥＱバッフ
ァ２５に、それぞれ格納する（もし、ＴＡＳ要求を伴わ
ない通常のメモリアクセス要求であれば、この動作はメ
モリビジーの場合だけ行われる）。同時にバッファコン
トローラ３Ｂは、メモリバス１２がレディ状態であれば
、マルチプレクサ２６．マルチプレクサ２７がシステム
バス１４ダイレクトパス側、即ち（Ａ／Ｄバッファ２４
．２５ではなくて）ゲート回路２３、ＲＥＱレジスタ２
２の各出力側を選択するように制御する（ＴＡＳ要求を
伴わない通常のメモリアクセス要求の場合も同じ）。

上記のバッファコントローラ３６の制御により、ゲート
口路２３からのアドレス／データがマルチプレクサ２６
によって選択されてＡ／Ｄレジスタ２９に保持され、し
かる後にメモリバス１２を介して主記憶１１へ転送され
る。同時に、ＲＥＱレジスタ２２からのメモリアクセス
要求情報（メモリリードを伴うＴＡＳ要求）がマルチプ
レクサ２７によって選択され、同情報中のＴＡＳ信号並
びにＭＲＱ信号はそのまま、Ｒ／Ｗ信号についてはＥＸ
ＯＲ２８を介して（状態は変わらずに）、それぞれＲＥ
Ｑレジスタ３０に保持され、しかる後にメモリバス１２
を介して主記憶１１へ転送される。また、マルチプレク
サ２７によって選択された要求情報中の論理“１″のＴ
ＡＳ信号はフリップフロップ３３のＪ入力に供給され、
これによりフリップフロップ３３はセットして、ＴＡＳ
ビジー中を示す論理“１”のＱ出力信号を出力する。

その後、（上記メモリリードを伴うＴＡＳ要求に応じて
）主記憶１１から指定アドレス（Ａ　ＯＨ番地）のデー
タ（テストデータ）およびその旨を示す論理“１″のＲ
８Ｐ信号がメモリバス１２を介して返される。そして、
主記憶１１からのデータはＲＤレジスタ３１に、Ｒ８Ｐ
信号はＲ３Ｐレジスタ３２に、それぞれ保持され、しか
る後にシステムバス１４を介してリード要求（ここでは
テストデータ読出しのためのＴＡＳ要求）プロセッサ１
３へ転送される。ＴＡＳ要求プロセッサ１３は、上記転
送されたテストデータの内容を調べ、セットデータであ
れば目的タスクの処理権を他のプロセッサが取得してい
るものとして同タスクの処理を控える。

また、リセットデータであれば、ＴＡＳ要求プロセッサ
１３は、従来行われていたセットデータ書込みのための
ＴＡＳ要求を発行せずに目的タスクの処理権を取得し、
同タスクの処理に進む。

Ｒ８Ｐレジスタ３２に保持された論理“１”のＲ３Ｐ信
号はＡＮＤゲート３５にも供給される。このＡＮＤゲー
ト３５にはフリップフロップ３３からのＱ出力信号（こ
こではＴＡＳビジ〜を示す論理ＭＩＮの信号）も供給さ
れる。ＡＮＤゲート３５は、この実施例のように上記両
信号が“１”の場合、ＴＡＳビジー中に主記憶１１から
リードデータ（テストデータ）が返されたこと（即ちテ
ストデータのリードサイクルの終了）を示す論理“１′
の信号をバッファコントローラ３６へ出力する。

バッファコントローラ３６はＡＮＤゲート３５から論理
“１”の信号を受取ると、テストデータのリドサイクル
の終了を判断し、今度はテストブタ（具体的にはセット
データ）のライトサイクルを開始するために、Ａ／Ｄバ
ッファ２４およびマルチプレクサ２６を制御して、先に
Ａ／Ｄバッファ２４に格納しておいたＴＡＳ要求に伴う
アドレス／ブタ（ＡＯＨ番地を示すアドレスおよびゲー
ト回路２３で生成されたセットデータ）をマルチプレク
サ２６から選択させると共に、ＲＥＱバッファ２５およ
びマルチプレクサ２７を制御して、先にＲＥＱバッファ
２５に格納しておいた論理“１”のＴＡＳ要求信号並び
に論理“０”のメモリリード要求を示すＲ／Ｗ信号を含
むメモリアクセス要求情報を７ルチプレクサ２７から選
択させる。

マルチプレクサ２７によって選択されたメモリアクセス
要求情報中のＴＡＳ信号はＡＮＤゲート３４に供給され
る。このＡＮＤゲート３４にはフリップフロップ３３か
らのＱ出力信号（ここではＴＡＳビジーを示す論理“１
”の信号）も供給される。

ＡＮＤゲート３４は、この実施例のように上記の両信号
が論理“１”の場合、テストデータ（セットデータ）の
ライトサイクルの開始を示す論理“１”の信号を出力す
る。

ＡＮＤゲート３４からの論理“１”の出力信号はＥ　Ｋ
　ＯＲ２８に供給される。このＥＸＯＲ２８には、マル
チプレクサ２７から選択出力される要求情報中のＲ／Ｗ
信号（ここでは、メモリリードを示す論理“０”のＲ／
Ｗ信号）も供給される。ＥＸＯＲ２８は、ＡＮＤゲート
３４からの出力信号が論理“１”の場合だけ、マルチプ
レクサ２７からの要求情報中のＲ／Ｗ信号のレベルを反
転する。したがって、この実施例では、メモリリードを
示すＲ／Ｗ信号のレベルは“０”から“１”に反転され
、メモリライト要求状態に遷移する。

Ｅ　Ｘ　ＯＲ２８からのメモリライトを示す論理″１″
のＲ／Ｗ信号は、マルチプレクサ２７からの他のＴＡＳ
信号およびＭＲＱ信号と共にＲＥＱレジスタ３０に導か
れて同ＲＥＱレジスタ３０に保持され、メモリバス１２
を介して主記憶１１へ転送される。同時に、マルチプレ
クサ２６によって選択出力されているＡ／Ｄバッファ２
４からのアドレス／データ（Ａ　ＯＨ番地を示すアドレ
スおよびセットデータ）はＡ／Ｄレジスタ２９に保持さ
れて、メモリバス１２を介して主記憶１１へ転送される
。この結果、プロセッサ１３からのＴＡＳ要求に応じて
テストデータ読出しが行われた主記憶１１のアドレス（
Ａ　ＯＨ番地）にセットデータを書込むためのライトサ
イクルが、先のテストデータリードサイクルで読出され
たテストデータの内容（セットデータであるかリセット
データであるか）に無関係に行われる。

以上のセットデータの書込みは、従来方式であれば、ま
ずプロセッサからのテストデータリードのためのＴＡＳ
要求に応じて主記憶から返されるテストデータの内容を
ＴＡＳ要求プロセッサが読込み、同データがリセットデ
ータであることをＴＡＳ要求プロセッサが確認した場合
に、同プロセッサからのセットデータライトのためのＴ
ＡＳ要求に応じて行われていたものである。もし、主記
憶から返されたテストデータがセットデータであれば、
従来方式ではＴＡＳ要求プロセッサは主記憶１１への書
込みを行わない。これに対して、この実施例では、テス
トデータリードのためのＴＡＳ要求がプロセッサ１３か
ら発行されると、主記憶１１から読出されたテストデー
タの内容に無関係Ｃご、上記したように主記憶制御装置
１５において自動的にセットデータ書込みが行われる。

このセットデータ書込みは、テストデータがリセットデ
ータの場合には排他制御のために必要であることは勿論
であるが、セットデータの場合に実行されても結果的に
は主記憶１１の状態は変わらず、同等問題とならない。

したがって、この実施例のように、プロセッサ１３から
のＴＡＳ要求を実行するためのメモリリードサイクルに
続いて、セットデー夕書込みのためのメモリライトサイ
クルを、ＴＡＳ要求プロセッサ１３から独立に主記憶制
御装置１５において行うことにより、プロセッサ１３側
のＴＡＳ手順が簡略化し、且つシステムにおけるＴＡＳ
処理が高速化する。

さて、以上のＴＡＳ要求に伴うテストデータリードサイ
クルから次のセットデータライトサイクルまでの期間は
メモリビジーとなる。このメモリビジーの間でも、他の
プロセッサはシステムバス１４が空いているならば、Ｔ
ＡＳ要求、或は通常のメモリアクセス要求をシステムバ
ス１４上に発行することができる。なお従来は、或るプ
ロセッサがＴＡＳ要求を発行した場合には、このＴＡＳ
要求に応じて主記憶から読出されるテストデータの内容
をＴＡＳ要求プロセッサが調べ、リセットデータであれ
ばセットデータ書込みのためのメモリライト要求をＴＡ
Ｓ要求プロセッサがシステムバスに発行するまでは（セ
ットデータであれば、その旨を確認するまでは）、他の
プロセッサはシステムバス上にメモリアクセス要求を発
行することはできなかった。

メモリビジー中に、上記したようなメモリアクセス要求
がシステムバス１４上に発行された場合、バッファコン
トローラ３６は、メモリアクセス要求に対応するアドレ
ス／データについてはＡ／Ｄレジスタ２１、ゲート回路
２３を介してＡ／Ｄバッファ２４に格納し、メモリアク
セス要求情報についてはＲＥＱレジスタ２２を介してＲ
ＥＱバッファ２５に格納する。この際、ＴＡＳ要求であ
れば、Ａ／Ｄレジスタ２１のデータフィールドの内容が
ゲート回路２３によってセットデータに変換されて、Ａ
／Ｄバッフ・ア２４に格納されることは前記した通りで
ある。

そして、メモリビジー中にＡ／Ｄバッファ２４゜ＲＥＱ
バッファ２５に格納されたアドレス／データ。

メモリアクセス要求情報は、メモリビジーが解除される
と（ここでは、セットデータ書込みのためのメモリサイ
クルが終了すると）、その先頭から順に取出されて後続
のメモリアクセスサイクルに用いられる。このとき、対
応する要求情報中に論理“１”のＴＡＳ信号が含まれて
いる場合には、前記した場合と同様にフリップフロップ
３３がセットされ、ＴＡＳ要求に伴うメモリリードサイ
クルが終了すると再びＡ／Ｄバッファ２４．２５内の同
一の情報が用いられて、今度はセットデータ書込みのた
めのメモリライトサイクルが行われる。

なお、前記実施例では、セットデータがゲート回路２３
から生成出力されるものとして説明したが、これに限る
ものではない。例えば、セットデータを予め保持するス
イッチ等の手段と、この手段に保持されているセットデ
ータおよびＡ／Ｄレジスタ２１のデータフィールドの内
容のいずれか一方をＲＥＱレジスタ２２からのＴＡＳ信
号に応じてＡ／Ｄバッファ２４へ選択出力するＭＵＸ　
（マルチプレクサ）を設けることも可能である。

［発明の効果］ 以上詳述したようにこの発明によれば、プロセッサから
のＴＡＳ　（テスト・アンド・セット）要求時には、主
記憶の或る特定番地からのテストデータの読出し並びに
その読出しデータのＴＡＳ要求プロセッサへの送出と、
所定のセットデータを上記特定番地の内容に無条件で書
込むデータ書込みとが、ＴＡＳ、要求プロセッサにとっ
ては１回のメモリアクセスで行われる。このため、プロ
セッサ側のＴＡＳ手順が簡単になり、且つ従来のように
リードしたテストデータを調べてからＴＡＳ要求プロセ
ッサがセットデータの書込みを要求する方式に比べてＴ
ＡＳ処理が高速となる。また、ＴＡＳ要求プロセッサの
システムバス専有期間が短くなるため、システムバスの
利用効率が向上する。

【図面の簡単な説明】

、第１図はこの発明を適用する主記憶制御装置の一実施
例を示すブロック構成図、第２図は第１図の主記憶制御
装置を備えたマルチプロセッサシステムのブロック構成
図である。 １１・・・主記憶（ＭＭ）　、１２・・・メモリバス、
１３・・・プロセッサ、１４・・・システムバス、１５
・・・主記憶制御装置（ＭＭ制御装置）、２３・・・ゲ
ート回路、２４・・・Ａ／Ｄバッファ２４（アドレス／
データバッファ）、２５・・・ＲＥ　Ｑ　／（ッファ（
要求情報バッファ）、２６゜２７・・・マルチプレクサ
（ＭＵＸ）　、２８・・・排他的論理和回路（ＥＸＯＲ
）　　３１・・・リードデータレジスタ（ＲＤレジスタ
）、３２・・・レスポンスレジスタ（Ｒ８Ｐレジスタ）
、３３・・・フリップフロップ、３６・・・バッファコ
ントローラ。

Claims (1)

1. 【特許請求の範囲】 システムバスに接続された複数のプロセッサ間で主記憶
   の或る特定番地に設定されるセットデータまたはリセッ
   トデータにより排他制御を行うマルチプロセッサシステ
   ムにおいて、 上記プロセッサからのテスト・アンド・セット要求の伝
   達に供される上記システムバス上に設けられたテスト・
   アンド・セット要求線と、上記テスト・アンド・セット
   要求線を介して伝達される上記テスト・アンド・セット
   要求に応じて上記主記憶の或る特定番地からのデータ読
   出しを要求し、この要求に応じて上記特定番地のデータ
   が返された場合に上記テスト・アンド・セットを要求し
   たプロセッサから独立に所定のセットデータを上記特定
   番地に書込むためのデータ書込みを要求するリードモデ
   ィファイライト制御手段と、上記返された特定番地のデ
   ータを上記テスト・アンド・セット要求プロセッサに送
   出する手段とを具備し、プロセッサからの１回のメモリ
   アクセスでテスト・アンド・セット処理を行うようにし
   たことを特徴とするテスト・アンド・セット方式。