JP2001184225A - エミュレータ及びエミュレート方法 - Google Patents
エミュレータ及びエミュレート方法Info
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- JP2001184225A JP2001184225A JP37173699A JP37173699A JP2001184225A JP 2001184225 A JP2001184225 A JP 2001184225A JP 37173699 A JP37173699 A JP 37173699A JP 37173699 A JP37173699 A JP 37173699A JP 2001184225 A JP2001184225 A JP 2001184225A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 この発明は、高性能で高価なテスタを使用す
ることなく、システムの規定動作周波数又はそれ以下の
周波数で確実に安定したテストを実施できるエミュレー
タ及びエミュレート方法を提供することを課題とする。 【解決手段】 この発明は、ＣＡＭ２２とこのＣＡＭ２
２と対になるＲＡＭ２３、シフトレジスタ２４を備え、
システムの内部及び外部からＣＡＭ２２、ＲＡＭ２３、
シフトレジスタ２４をアクセスし、システムの内部から
外部へのアクセスを監視し、システム内部からの処理を
外部の動作に代わり行うように構成される。
ることなく、システムの規定動作周波数又はそれ以下の
周波数で確実に安定したテストを実施できるエミュレー
タ及びエミュレート方法を提供することを課題とする。 【解決手段】 この発明は、ＣＡＭ２２とこのＣＡＭ２
２と対になるＲＡＭ２３、シフトレジスタ２４を備え、
システムの内部及び外部からＣＡＭ２２、ＲＡＭ２３、
シフトレジスタ２４をアクセスし、システムの内部から
外部へのアクセスを監視し、システム内部からの処理を
外部の動作に代わり行うように構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、複雑なインター
フェースを備えたシステムのテストをエミュレートする
エミュレータ及びエミュレート方法に関する。
フェースを備えたシステムのテストをエミュレートする
エミュレータ及びエミュレート方法に関する。
【０００２】
【従来の技術】従来のシステムＬＳＩやマイクロプロセ
ッサにおいては、システムオンチップ化が進み、ＲＡＭ
ＢＵＳＩ／Ｆ（ＲＡＭバスインターフェース）やＤＲＡ
ＭＩ／Ｆ（ＤＲＡＭインターフェース）などの高速で低
振幅で複雑なメモリインターフェースが標準インターフ
ェースとなってきている。
ッサにおいては、システムオンチップ化が進み、ＲＡＭ
ＢＵＳＩ／Ｆ（ＲＡＭバスインターフェース）やＤＲＡ
ＭＩ／Ｆ（ＤＲＡＭインターフェース）などの高速で低
振幅で複雑なメモリインターフェースが標準インターフ
ェースとなってきている。
【０００３】図４にＲＡＭＢＵＳＩ／ＦとＤＲＡＭＩ／
Ｆを備えた従来のシステムチップの構成を示す。図４に
おいて、システムチップ１００は、システムバス１０２
を介してＣＰＵ１０１と特殊なＩ／ＦのＲＡＭＢＵＳＩ
／Ｆ１０３及びＤＲＡＭＩ／Ｆ１０４が接続され、ＲＡ
ＭＢＵＳＩ／Ｆ１０３及びＤＲＡＭＩ／Ｆ１０４が外部
のＴｅｓｔｅｒ（テスタ）１０５との間でデータの入出
力を行いテストが行われている。このようなテストにお
いては、ＲＡＭＢＵＳＩ／Ｆ１０３やＤＲＡＭＩ／Ｆ１
０４は、構成が複雑化し入出力する信号も高速で低振幅
なため、テスタを用いてシステムをシステムの規定周波
数でテストすることが困難になっていた。また、テスト
が可能であっても、テストを安定して行うことが困難に
なったり、高性能で高価な専用のテスタを用いなければ
ならなかった。
Ｆを備えた従来のシステムチップの構成を示す。図４に
おいて、システムチップ１００は、システムバス１０２
を介してＣＰＵ１０１と特殊なＩ／ＦのＲＡＭＢＵＳＩ
／Ｆ１０３及びＤＲＡＭＩ／Ｆ１０４が接続され、ＲＡ
ＭＢＵＳＩ／Ｆ１０３及びＤＲＡＭＩ／Ｆ１０４が外部
のＴｅｓｔｅｒ（テスタ）１０５との間でデータの入出
力を行いテストが行われている。このようなテストにお
いては、ＲＡＭＢＵＳＩ／Ｆ１０３やＤＲＡＭＩ／Ｆ１
０４は、構成が複雑化し入出力する信号も高速で低振幅
なため、テスタを用いてシステムをシステムの規定周波
数でテストすることが困難になっていた。また、テスト
が可能であっても、テストを安定して行うことが困難に
なったり、高性能で高価な専用のテスタを用いなければ
ならなかった。
【０００４】図５にＲＡＭＢＵＳＩ／Ｆを備えた従来の
システムチップをスキャンレジスタを用いてテストする
際の構成を示す。図５において、システムチップ１１０
の内部をスキャンするために、システムバス１１３とＣ
ＰＵ１１１との間にテストベクタやテスト結果の値を保
持するためのスキャンレジスタ１１２を設け、システム
チップ１１０の内部状態を引き出す場合には、システム
チップ１１０の動作をを一旦停止させてスキャンレジス
タ１１２に保持された内容をシフトさせてＲＡＭＢＵＳ
Ｉ／Ｆ１１４を介して外部のＴｅｓｔｅｒ（テスタ）１
１５に出力させていた。
システムチップをスキャンレジスタを用いてテストする
際の構成を示す。図５において、システムチップ１１０
の内部をスキャンするために、システムバス１１３とＣ
ＰＵ１１１との間にテストベクタやテスト結果の値を保
持するためのスキャンレジスタ１１２を設け、システム
チップ１１０の内部状態を引き出す場合には、システム
チップ１１０の動作をを一旦停止させてスキャンレジス
タ１１２に保持された内容をシフトさせてＲＡＭＢＵＳ
Ｉ／Ｆ１１４を介して外部のＴｅｓｔｅｒ（テスタ）１
１５に出力させていた。
【０００５】このようなスキャンレジスタを用いたテス
トにおいては、特殊なＩ／Ｆを使用しているため、上記
従来例と同様な不具合を招くとともに、システムチップ
１１０の内部状態をテスタ１１５に取り出す場合は、一
旦システムの動作を止める必要があり、システムの動作
周波数に依存したテストは不可能になっていた。
トにおいては、特殊なＩ／Ｆを使用しているため、上記
従来例と同様な不具合を招くとともに、システムチップ
１１０の内部状態をテスタ１１５に取り出す場合は、一
旦システムの動作を止める必要があり、システムの動作
周波数に依存したテストは不可能になっていた。
【０００６】
【発明が解決しようとする課題】以上説明したように、
特殊なＩ／Ｆを備えた従来のデータ処理システムのテス
トにおいては、Ｉ／Ｆが高周波低振幅であるため、シス
テムの規定周波数でテストすることが困難となり、ある
いはテストが可能であっても安定したテストが難しくな
ったり、高性能で高価なテスタが必要になるといった不
具合を招いていた。
特殊なＩ／Ｆを備えた従来のデータ処理システムのテス
トにおいては、Ｉ／Ｆが高周波低振幅であるため、シス
テムの規定周波数でテストすることが困難となり、ある
いはテストが可能であっても安定したテストが難しくな
ったり、高性能で高価なテスタが必要になるといった不
具合を招いていた。
【０００７】一方、上記システムにスキャンレジスタを
備えたものでは、テスト結果を外部に取り出す際にシス
テムの動作を一旦停止させなければならなかったので、
システムの動作周波数に依存したテストができなかっ
た。
備えたものでは、テスト結果を外部に取り出す際にシス
テムの動作を一旦停止させなければならなかったので、
システムの動作周波数に依存したテストができなかっ
た。
【０００８】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、高性能で高価
なテスタを使用することなく、システムの規定動作周波
数又はそれ以下の周波数で確実に安定したテストを実施
できるエミュレータ及びエミュレート方法を提供するこ
とにある。
たものであり、その目的とするところは、高性能で高価
なテスタを使用することなく、システムの規定動作周波
数又はそれ以下の周波数で確実に安定したテストを実施
できるエミュレータ及びエミュレート方法を提供するこ
とにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、テスト対象となるシ
ステムの制御中枢においてアクセスするアドレスが格納
される連想記憶装置と、情報格納領域が前記連想記憶装
置のエントリに一対一に対応し、前記連想記憶装置に格
納されたアドレスに対応したデータ、ならびに前記シス
テムをエミュレートするためのテスト情報を記憶する記
憶装置と、前記システムをテストする外部のテスタから
前記システムに与えられるテスト情報、又は前記システ
ムのテスト結果を受けて一時的に保持し、保持した内容
を前記連想記憶装置及び前記記憶装置と前記テスタとの
間で入出力するシフトレジスタと、前記システム内部又
は前記テスタからの処理要求を受けて、該処理要求に応
じて前記連想記憶装置、前記記憶装置ならびに前記シフ
トレジスタを制御して、前記システム内部と前記テスタ
との間でテスト情報の入出力を制御するステートマシン
とを有し、前記システムに具備されてることを特徴とす
る。
に、課題を解決する第１の手段は、テスト対象となるシ
ステムの制御中枢においてアクセスするアドレスが格納
される連想記憶装置と、情報格納領域が前記連想記憶装
置のエントリに一対一に対応し、前記連想記憶装置に格
納されたアドレスに対応したデータ、ならびに前記シス
テムをエミュレートするためのテスト情報を記憶する記
憶装置と、前記システムをテストする外部のテスタから
前記システムに与えられるテスト情報、又は前記システ
ムのテスト結果を受けて一時的に保持し、保持した内容
を前記連想記憶装置及び前記記憶装置と前記テスタとの
間で入出力するシフトレジスタと、前記システム内部又
は前記テスタからの処理要求を受けて、該処理要求に応
じて前記連想記憶装置、前記記憶装置ならびに前記シフ
トレジスタを制御して、前記システム内部と前記テスタ
との間でテスト情報の入出力を制御するステートマシン
とを有し、前記システムに具備されてることを特徴とす
る。
【００１０】第２の手段は、前記第１の手段において、
前記連想記憶装置をＲＡＭ（ランダム・アクセス・メモ
リ）として機能させるデコード機能を有することを特徴
とする。
前記連想記憶装置をＲＡＭ（ランダム・アクセス・メモ
リ）として機能させるデコード機能を有することを特徴
とする。
【００１１】第３の手段は、エミュレータにデータを供
給する工程と、前記エミュレータは、制御信号によりシ
ステムインターフェースを停止する工程と、前記システ
ムインターフェース停止後、テスト対象となるシステム
はシステムバスを介して前記エミュレータのデータによ
りテストを行う工程とを有することを特徴とする。
給する工程と、前記エミュレータは、制御信号によりシ
ステムインターフェースを停止する工程と、前記システ
ムインターフェース停止後、テスト対象となるシステム
はシステムバスを介して前記エミュレータのデータによ
りテストを行う工程とを有することを特徴とする。
【００１２】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。
施形態を説明する。
【００１３】図１はこの発明の一実施形態に係るエミュ
レータを備えたデータ処理システムの構成を示す図であ
る。図１において、この実施形態のデータ処理システム
１は、外部に設けられたテスタ２によってテストされ、
データ処理の制御中枢となるＣＰＵ３と、外部のメモリ
インターフェースとデータをやり取りする際のインター
フェースとなりシステムＩ／Ｆ（インターフェース）と
なるＲＡＭＢＵＳＩ／Ｆ４、ＤＲＡＭＩ／Ｆ５と、エミ
ュレータ６と、システムバス７と、ＣＰＵ３とシステム
バス７との間のインターフェースとなるＢｕｓＡ８と、
ＲＡＭＢＵＳＩ／Ｆ４とシステムバス７との間のインタ
ーフェースとなるＢｕｓＢ９と、エミュレータ６とシス
テムバス７との間のインターフェースとなるＢｕｓＣ１
０と、エミュレータ６とテスタ２との間のインターフェ
ースとなるＢｕｓＤ１１と、ＤＲＡＭＩ／Ｆ５とシステ
ムバス７との間のインターフェースとなるＢｕｓＥ１２
とを備えて構成されている。
レータを備えたデータ処理システムの構成を示す図であ
る。図１において、この実施形態のデータ処理システム
１は、外部に設けられたテスタ２によってテストされ、
データ処理の制御中枢となるＣＰＵ３と、外部のメモリ
インターフェースとデータをやり取りする際のインター
フェースとなりシステムＩ／Ｆ（インターフェース）と
なるＲＡＭＢＵＳＩ／Ｆ４、ＤＲＡＭＩ／Ｆ５と、エミ
ュレータ６と、システムバス７と、ＣＰＵ３とシステム
バス７との間のインターフェースとなるＢｕｓＡ８と、
ＲＡＭＢＵＳＩ／Ｆ４とシステムバス７との間のインタ
ーフェースとなるＢｕｓＢ９と、エミュレータ６とシス
テムバス７との間のインターフェースとなるＢｕｓＣ１
０と、エミュレータ６とテスタ２との間のインターフェ
ースとなるＢｕｓＤ１１と、ＤＲＡＭＩ／Ｆ５とシステ
ムバス７との間のインターフェースとなるＢｕｓＥ１２
とを備えて構成されている。
【００１４】エミュレータ６は、ＣＡＭ（連想記憶装
置）、ＲＡＭ、Ｉ／Ｆを備えてデータ処理システム１と
同等のスピードで動作してデータ処理システム１とテス
タ２との間で情報の入出力を行いデータ処理システム１
のテストをエミュレートする機能を有する。ＢｕｓＤ１
１はテスタ２との間でデータのやり取りを行い、エミュ
レータ６から出力される制御信号Ａ、Ｂ（Ｃｏｎｔｒｏ
ｌＡ、ＣｏｎｔｒｏｌＢ）はシステムＩ／Ｆを制御して
一時停止させる機能を実現させる。ＢｕｓＤ１１はテス
タ２との入出力を行い低周波数で簡単なインターフェー
スで構成される。それにより、テスタ２においては安価
で安定したテストが可能となる。ＢｕｓＣ１０は、本来
のＢｕｓＢ９、ＢｕｓＥ１２から入出力されているデー
タをＢｕｓＣ１０によって実現させることを目的として
使用する。
置）、ＲＡＭ、Ｉ／Ｆを備えてデータ処理システム１と
同等のスピードで動作してデータ処理システム１とテス
タ２との間で情報の入出力を行いデータ処理システム１
のテストをエミュレートする機能を有する。ＢｕｓＤ１
１はテスタ２との間でデータのやり取りを行い、エミュ
レータ６から出力される制御信号Ａ、Ｂ（Ｃｏｎｔｒｏ
ｌＡ、ＣｏｎｔｒｏｌＢ）はシステムＩ／Ｆを制御して
一時停止させる機能を実現させる。ＢｕｓＤ１１はテス
タ２との入出力を行い低周波数で簡単なインターフェー
スで構成される。それにより、テスタ２においては安価
で安定したテストが可能となる。ＢｕｓＣ１０は、本来
のＢｕｓＢ９、ＢｕｓＥ１２から入出力されているデー
タをＢｕｓＣ１０によって実現させることを目的として
使用する。
【００１５】次に、テスタ２を用いたデータ処理システ
ムの実際のテストの流れを説明する。まず、テストを行
う前に、必要なデータはあらかじめテスタ２から、Ｂｕ
ｓＤ１１を介してエミュレータ６に供給される。次に、
制御信号Ａ、ＢによりシステムＩ／Ｆを停止させる。そ
の後、データ処理システム１のリセットを行い、テスト
をスタートさせる。ＣＰＵ３は本来、ＢｕｓＡ８及びＢ
ｕｓＢ９を介してＲＡＭＢＵＳＩ／Ｆ４や、ＢｕｓＡ８
及びＢｕｓＥ１２を介してＤＲＡＭ Ｉ／Ｆ５を介して
外部のメモリインターフェース（評価においては、テス
タでコントロールしている）にアクセスを行う。
ムの実際のテストの流れを説明する。まず、テストを行
う前に、必要なデータはあらかじめテスタ２から、Ｂｕ
ｓＤ１１を介してエミュレータ６に供給される。次に、
制御信号Ａ、ＢによりシステムＩ／Ｆを停止させる。そ
の後、データ処理システム１のリセットを行い、テスト
をスタートさせる。ＣＰＵ３は本来、ＢｕｓＡ８及びＢ
ｕｓＢ９を介してＲＡＭＢＵＳＩ／Ｆ４や、ＢｕｓＡ８
及びＢｕｓＥ１２を介してＤＲＡＭ Ｉ／Ｆ５を介して
外部のメモリインターフェース（評価においては、テス
タでコントロールしている）にアクセスを行う。
【００１６】システムＩ／Ｆを停止させている状態であ
るため、エミュレータ６がＢｕｓＣ１０を介してＣＰＵ
３などの要求の処理を行う。データはエミュレータ６に
貯えられているため、テストをスタートさせてからはデ
ータ処理システム１の規定の周波数で安定した状態でテ
スト評価が可能になる。
るため、エミュレータ６がＢｕｓＣ１０を介してＣＰＵ
３などの要求の処理を行う。データはエミュレータ６に
貯えられているため、テストをスタートさせてからはデ
ータ処理システム１の規定の周波数で安定した状態でテ
スト評価が可能になる。
【００１７】図２は図１に示すエミュレータ６の具体的
な構成を示す図である。図２において、エミュレータ６
は、システムバス７との間のインターフェースとなるス
テートマシン２１と、アドレスを格納してＣＰＵ３によ
りアクセスされるＣＡＭ（連想記憶装置）２２と、デー
タ処理システム１とテスタ２との間を入出力するデータ
を格納するＲＡＭ２３と、データ処理システム１とテス
タ２との間を入出力するデータを一時的に保持するシフ
トレジスタ２４とを備えて構成されている。
な構成を示す図である。図２において、エミュレータ６
は、システムバス７との間のインターフェースとなるス
テートマシン２１と、アドレスを格納してＣＰＵ３によ
りアクセスされるＣＡＭ（連想記憶装置）２２と、デー
タ処理システム１とテスタ２との間を入出力するデータ
を格納するＲＡＭ２３と、データ処理システム１とテス
タ２との間を入出力するデータを一時的に保持するシフ
トレジスタ２４とを備えて構成されている。
【００１８】ステートマシン２１は、ＢｕｓＣ１０、Ｂ
ｕｓＤ１１のインターフェース動作を制御し、制御信号
Ａ，Ｂを生成、出力し、ＣＡＭ２２、ＲＡＭ２３のアク
セス動作を制御することによりデータ処理システム１の
アクセス要求を受け付けて処理する。ＣＭＡ２２は、ア
ドレスを格納し、システム１の膨大なアドレス空間に点
在するアドレスを比較連想機能によってアクセスできる
ようにする。比較連想結果において、該当するアドレス
がＣＡＭ２２に存在した場合には、ＲＡＭ２３にデータ
のリード／ライトが行われる。システムの拡大によりシ
ステムが扱うアドレス空間が広くなり、テストプログラ
ムを局所化すなわち連続したアドレスに集中させること
が困難となりアドレスが点在することが多々発生する
が、アドレスをＣＡＭ２２に記録するというこの実施形
態の特徴的な構成を採用することにより、点在するアド
レスをＣＡＭ２２によってカバーすることができる。
ｕｓＤ１１のインターフェース動作を制御し、制御信号
Ａ，Ｂを生成、出力し、ＣＡＭ２２、ＲＡＭ２３のアク
セス動作を制御することによりデータ処理システム１の
アクセス要求を受け付けて処理する。ＣＭＡ２２は、ア
ドレスを格納し、システム１の膨大なアドレス空間に点
在するアドレスを比較連想機能によってアクセスできる
ようにする。比較連想結果において、該当するアドレス
がＣＡＭ２２に存在した場合には、ＲＡＭ２３にデータ
のリード／ライトが行われる。システムの拡大によりシ
ステムが扱うアドレス空間が広くなり、テストプログラ
ムを局所化すなわち連続したアドレスに集中させること
が困難となりアドレスが点在することが多々発生する
が、アドレスをＣＡＭ２２に記録するというこの実施形
態の特徴的な構成を採用することにより、点在するアド
レスをＣＡＭ２２によってカバーすることができる。
【００１９】ＲＡＭ２３は、データ処理システム１とテ
スタ２との間を入出力される情報ならびにデータ処理シ
ステム１のテストに必要となる情報が格納される。ま
た、ＲＡＭ２３は、バスなどをエミュレートするための
遅延サイクル（Ｄｅｌａｙ ｃｙｃｌｅ）、スループッ
ト（Ｔｈｒｏｕｇｈ ｐｕｔ）、バリッドビット（ｖａ
ｌｉｄ ｂｉｔ）やデューティービット（ｄｕｔｙ ｂ
ｉｔ）、ネクストアドレス（Ｎｅｘｔ ａｄｄｒｅｓ
ｓ）の情報を格納し、予定使用回数を過ぎた場合にメモ
リラインを開放するためのリリースカウンタ（Ｒｅｌｅ
ａｓｅ ｃｏｕｎｔｅｒ）をライン毎に備えている。な
お、ＣＡＭ２２、ＲＡＭ２３は１対を１ラインとして、
ｎラインを備えて構成されている。
スタ２との間を入出力される情報ならびにデータ処理シ
ステム１のテストに必要となる情報が格納される。ま
た、ＲＡＭ２３は、バスなどをエミュレートするための
遅延サイクル（Ｄｅｌａｙ ｃｙｃｌｅ）、スループッ
ト（Ｔｈｒｏｕｇｈ ｐｕｔ）、バリッドビット（ｖａ
ｌｉｄ ｂｉｔ）やデューティービット（ｄｕｔｙ ｂ
ｉｔ）、ネクストアドレス（Ｎｅｘｔ ａｄｄｒｅｓ
ｓ）の情報を格納し、予定使用回数を過ぎた場合にメモ
リラインを開放するためのリリースカウンタ（Ｒｅｌｅ
ａｓｅ ｃｏｕｎｔｅｒ）をライン毎に備えている。な
お、ＣＡＭ２２、ＲＡＭ２３は１対を１ラインとして、
ｎラインを備えて構成されている。
【００２０】遅延サイクルは、アクセス要求があってか
ら、実際に出力が始まるまでのサイクルを示す。スルー
プットは、次の要求があった場合に次の要求が実際に転
送できるサイクルを示す。バリッドビットは、有効なデ
ータがある場合“１”とする。また、リリースカウンタ
が“０”になった場合には、バリッドビットを“０”に
して次の書き込みができるように状態を移す。デューテ
ィービットは、ライト動作によりＲＡＭ２３の内容が更
新された場合には、“１”とする。また、テスト終了時
にこのビットが立っているラインは、テスタ２に出力す
るフラグとして用いられる。リリースカウンタは、あら
かじめシミュレーションによりアクセス回数をカウント
してその数を記録する。読み込み動作が行われた場合に
は、カウントを“１”減らす。そのカウント値が“０”
になった場合には、バリッドビットを“０”にする。た
だし、デューティービットが立っている場合には、バリ
ッドビットはそのままにする。ネクストアドレスが設定
されている場合には、そのアドレスに従い次のデータの
供給を行うものとする。
ら、実際に出力が始まるまでのサイクルを示す。スルー
プットは、次の要求があった場合に次の要求が実際に転
送できるサイクルを示す。バリッドビットは、有効なデ
ータがある場合“１”とする。また、リリースカウンタ
が“０”になった場合には、バリッドビットを“０”に
して次の書き込みができるように状態を移す。デューテ
ィービットは、ライト動作によりＲＡＭ２３の内容が更
新された場合には、“１”とする。また、テスト終了時
にこのビットが立っているラインは、テスタ２に出力す
るフラグとして用いられる。リリースカウンタは、あら
かじめシミュレーションによりアクセス回数をカウント
してその数を記録する。読み込み動作が行われた場合に
は、カウントを“１”減らす。そのカウント値が“０”
になった場合には、バリッドビットを“０”にする。た
だし、デューティービットが立っている場合には、バリ
ッドビットはそのままにする。ネクストアドレスが設定
されている場合には、そのアドレスに従い次のデータの
供給を行うものとする。
【００２１】シフトレジスタ２４は、テスタ２からＢｕ
ｓＤ１１を介して送られた情報（アドレス（Ａｄｄｒｅ
ｓｓ）、データ（ＤＡＴＡ）、情報（Ｉ））を一時的に
保持し、ＣＭＡ２２およびＲＡＭ２３に格納されるデー
タを保持する。また、シフトレジスタ２４は、シミュレ
ーション結果をテスタ２に出力させるために、書き込み
が行われたラインをＣＡＭ２２およびＲＡＭ２３から読
み出してシフトレジスタ２４に一時的に貯えてそのデー
タをＢｕｓＤ１１を介してテスタ２に出力する機能を備
える。
ｓＤ１１を介して送られた情報（アドレス（Ａｄｄｒｅ
ｓｓ）、データ（ＤＡＴＡ）、情報（Ｉ））を一時的に
保持し、ＣＭＡ２２およびＲＡＭ２３に格納されるデー
タを保持する。また、シフトレジスタ２４は、シミュレ
ーション結果をテスタ２に出力させるために、書き込み
が行われたラインをＣＡＭ２２およびＲＡＭ２３から読
み出してシフトレジスタ２４に一時的に貯えてそのデー
タをＢｕｓＤ１１を介してテスタ２に出力する機能を備
える。
【００２２】次に、データ処理システム１をテストする
際の上記エミュレータの動作を説明する。
際の上記エミュレータの動作を説明する。
【００２３】テスタ２はシフトレジスタ２４に対しての
データの初期化を行う。データ処理システム１は、ピン
数などの制約があるため、シフトレジスタ２４を用いて
シリアルにデータを送り込む。また、エンコードデコー
ドロジックを導入して信号の圧縮機能を備えることによ
り、データの転送速度の高速化を図ることができる。転
送されたデータをシフトレジスタ２４がＲＡＭ２３に対
して、バリッドビットが立っていないラインを使用して
書き込みを行う。この動作を、データがなくなるまで繰
り返すかあるいはエントリ数が最大使用数になるまで繰
り返し行う。この後、データ処理システム１のリセット
がテスタ２によって行われ、データ処理システム１が起
動する。ＣＰＵ３からの要求が読み込み動作の場合は、
ＣＰＵ３がアクセスするアドレスが、ＢｕｓＣ１０を介
してステートマシン２１に要求として受け付けられる。
この時、他のＩ／Ｆは停止または一時的に停止させてい
るため、ステートマシン２１は、要求されたアドレスが
ＣＡＭ２２に一致するラインを検出し、それに対応する
ＲＡＭ２３の中からデータの読み出しを行う。この時、
付加情報として記録されている、バリッドビット、デュ
ーティービット、スループット、リリースカウンタ、ネ
クストアドレスの読み出しを行う。
データの初期化を行う。データ処理システム１は、ピン
数などの制約があるため、シフトレジスタ２４を用いて
シリアルにデータを送り込む。また、エンコードデコー
ドロジックを導入して信号の圧縮機能を備えることによ
り、データの転送速度の高速化を図ることができる。転
送されたデータをシフトレジスタ２４がＲＡＭ２３に対
して、バリッドビットが立っていないラインを使用して
書き込みを行う。この動作を、データがなくなるまで繰
り返すかあるいはエントリ数が最大使用数になるまで繰
り返し行う。この後、データ処理システム１のリセット
がテスタ２によって行われ、データ処理システム１が起
動する。ＣＰＵ３からの要求が読み込み動作の場合は、
ＣＰＵ３がアクセスするアドレスが、ＢｕｓＣ１０を介
してステートマシン２１に要求として受け付けられる。
この時、他のＩ／Ｆは停止または一時的に停止させてい
るため、ステートマシン２１は、要求されたアドレスが
ＣＡＭ２２に一致するラインを検出し、それに対応する
ＲＡＭ２３の中からデータの読み出しを行う。この時、
付加情報として記録されている、バリッドビット、デュ
ーティービット、スループット、リリースカウンタ、ネ
クストアドレスの読み出しを行う。
【００２４】ＲＡＭ２３から読み出されたデータは、上
記各種情報から本来目的とするメモリが実際にあるかの
ように振る舞うようＢｕｓ８、１０に対しての制御を行
う。そして、読み出しておいたデータはＢｕｓＣ１０を
介してＣＰＵ３にデータの供給を行う。バースト転送な
どの場合や、ＤＭＡ（ダイレクトメモリアクセス）を想
定した転送では、連続するアクセスがあるため、ネクス
トアドレスの情報を基に次のラインの読み込みを行う。
読み込まれたデータはＣＰＵ３などにデータの供給を行
う。ＣＰＵ３からの要求が書き込み動作の場合には、Ｃ
ＰＵ３がアクセスするアドレスが、Ｂｕｓ８、１０を介
してステートマシン２１に要求として受け付けられる。
この時、他のＩ／Ｆは停止または一時的に停止させるた
め、ステートマシン２１は、要求されたアドレスがＣＡ
Ｍ２２に一致するラインを検出し、それに対応するＲＡ
Ｍ２３に実際に書き込みを行う。一方、該当するライン
がない場合には、バリッドビットが立っていないエント
リを用いてアドレス、データ、デューティービットを立
てた状態でデータの書き込みを行う。テストが終了した
場合には、シフトレジスタ２４を用いてバリッドビット
が立っているＲＡＭ２３のラインに対して、一時的にＲ
ＡＭ２３の内容の読み出しをシフトレジスタ２４に行
い、テスタ２に対してＲＡＭ２３の書き込み情報をシス
テム１の外部に出力する。
記各種情報から本来目的とするメモリが実際にあるかの
ように振る舞うようＢｕｓ８、１０に対しての制御を行
う。そして、読み出しておいたデータはＢｕｓＣ１０を
介してＣＰＵ３にデータの供給を行う。バースト転送な
どの場合や、ＤＭＡ（ダイレクトメモリアクセス）を想
定した転送では、連続するアクセスがあるため、ネクス
トアドレスの情報を基に次のラインの読み込みを行う。
読み込まれたデータはＣＰＵ３などにデータの供給を行
う。ＣＰＵ３からの要求が書き込み動作の場合には、Ｃ
ＰＵ３がアクセスするアドレスが、Ｂｕｓ８、１０を介
してステートマシン２１に要求として受け付けられる。
この時、他のＩ／Ｆは停止または一時的に停止させるた
め、ステートマシン２１は、要求されたアドレスがＣＡ
Ｍ２２に一致するラインを検出し、それに対応するＲＡ
Ｍ２３に実際に書き込みを行う。一方、該当するライン
がない場合には、バリッドビットが立っていないエント
リを用いてアドレス、データ、デューティービットを立
てた状態でデータの書き込みを行う。テストが終了した
場合には、シフトレジスタ２４を用いてバリッドビット
が立っているＲＡＭ２３のラインに対して、一時的にＲ
ＡＭ２３の内容の読み出しをシフトレジスタ２４に行
い、テスタ２に対してＲＡＭ２３の書き込み情報をシス
テム１の外部に出力する。
【００２５】予めシミュレーションにより求められたＲ
ＡＭ２３のラインの使用回数を読込むことにより、ＲＡ
Ｍ２３のラインの読み出しにおいて、リリースカウンタ
の値に対して−１のデクリメントを行い更新し、カウン
タ値が“０”であるならば、テスタ２からのデータ供給
が受け付けられるラインとして扱う。これにより、ＲＡ
Ｍ２３の容量を越えるデータを取り扱うことが可能とな
る。一方、ＲＡＭ２３をテスト以外での使用方法とし
て、通常のＲＡＭとして使えるように、任意にＣＡＭ２
２のアドレスを変更するための構成としてにデコード機
能を具備するようにしてもよい。
ＡＭ２３のラインの使用回数を読込むことにより、ＲＡ
Ｍ２３のラインの読み出しにおいて、リリースカウンタ
の値に対して−１のデクリメントを行い更新し、カウン
タ値が“０”であるならば、テスタ２からのデータ供給
が受け付けられるラインとして扱う。これにより、ＲＡ
Ｍ２３の容量を越えるデータを取り扱うことが可能とな
る。一方、ＲＡＭ２３をテスト以外での使用方法とし
て、通常のＲＡＭとして使えるように、任意にＣＡＭ２
２のアドレスを変更するための構成としてにデコード機
能を具備するようにしてもよい。
【００２６】図３はこの発明の他の実施形態に係るエミ
ュレータを備えたデータ処理システムの構成を示す図で
ある。図３において、この実施形態の特徴とするところ
は、図１に示すＢｕｓＣ１１に代えて、ＲＡＭＢＵＳＩ
／Ｆ（システムＩ／Ｆ）４とエミュレータ６を結合する
ＢｕｓＦ３２と、ＤＲＡＭＩ／Ｆ（システムＩ／Ｆ）５
とエミュレータ６を結合するＢｕｓＧ３３を設け、これ
らのＢｕｓＦ３２、ＢｕｓＧ３３を介してエミュレータ
６とシステムＩ／Ｆ４、５との間でデータのやり取りを
行い、ＣＰＵ３からの要求受付のタイミング、システム
バス７にデータを供給するタイミングなどをシステムＩ
／Ｆ４、５を用いて行うようにしたことにあり、他は図
１、図２に示すものと同様である。このような実施形態
にあっては、図１に示す実施形態と同様な効果が得られ
るとともに、より忠実なテストが可能となる。
ュレータを備えたデータ処理システムの構成を示す図で
ある。図３において、この実施形態の特徴とするところ
は、図１に示すＢｕｓＣ１１に代えて、ＲＡＭＢＵＳＩ
／Ｆ（システムＩ／Ｆ）４とエミュレータ６を結合する
ＢｕｓＦ３２と、ＤＲＡＭＩ／Ｆ（システムＩ／Ｆ）５
とエミュレータ６を結合するＢｕｓＧ３３を設け、これ
らのＢｕｓＦ３２、ＢｕｓＧ３３を介してエミュレータ
６とシステムＩ／Ｆ４、５との間でデータのやり取りを
行い、ＣＰＵ３からの要求受付のタイミング、システム
バス７にデータを供給するタイミングなどをシステムＩ
／Ｆ４、５を用いて行うようにしたことにあり、他は図
１、図２に示すものと同様である。このような実施形態
にあっては、図１に示す実施形態と同様な効果が得られ
るとともに、より忠実なテストが可能となる。
【００２７】
【発明の効果】以上説明したように、この発明によれ
ば、高性能で高価なテスタを使用することなく、システ
ムの規定動作周波数又はそれ以下の周波数で確実に安定
したテストを実施することができる。
ば、高性能で高価なテスタを使用することなく、システ
ムの規定動作周波数又はそれ以下の周波数で確実に安定
したテストを実施することができる。
【図１】この発明の一実施形態に係るエミュレータを備
えたデータ処理システムの構成を示す図である。
えたデータ処理システムの構成を示す図である。
【図２】図１に示すエミュレータの構成を示す図であ
る。
る。
【図３】この発明の他の実施形態に係るエミュレータを
備えたデータ処理システムの構成を示す図である。
備えたデータ処理システムの構成を示す図である。
【図４】テスタを使用して複雑なＩ／Ｆを備えたシステ
ムをテストする従来の構成を示す図である。
ムをテストする従来の構成を示す図である。
【図５】テスタを使用して複雑なＩ／Ｆを備えたシステ
ムをテストする従来の他の構成を示す図である。
ムをテストする従来の他の構成を示す図である。
１，３１ データ処理システム ２ テスタ ３ ＣＰＵ ４ ＲＡＭＢＵＳＩ／Ｆ ５ ＤＲＡＭＩ／Ｆ ６ エミュレータ ７ システムバス ８，９，１０，１１，１２，３２，３３ Ｂｕｓ ２１ ステートマシン ２２ ＣＡＭ ２３ ＲＡＭ ２４ シフトレジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩佐 繁明 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B048 BB02 DD01 FF04
Claims (3)
- 【請求項１】 テスト対象となるシステムの制御中枢に
おいてアクセスするアドレスが格納される連想記憶装置
と、 情報格納領域が前記連想記憶装置のエントリに一対一に
対応し、前記連想記憶装置に格納されたアドレスに対応
したデータ、ならびに前記システムをエミュレートする
ためのテスト情報を記憶する記憶装置と、 前記システムをテストする外部のテスタから前記システ
ムに与えられるテスト情報、又は前記システムのテスト
結果を受けて一時的に保持し、保持した内容を前記連想
記憶装置及び前記記憶装置と前記テスタとの間で入出力
するシフトレジスタと、 前記システム内部又は前記テスタからの処理要求を受け
て、該処理要求に応じて前記連想記憶装置、前記記憶装
置ならびに前記シフトレジスタを制御して、前記システ
ム内部と前記テスタとの間でテスト情報の入出力を制御
するステートマシンとを有し、 前記システムに具備されてることを特徴とするエミュレ
ータ。 - 【請求項２】 前記連想記憶装置をＲＡＭ（ランダム・
アクセス・メモリ）として機能させるデコード機能を有
することを特徴とする請求項１記載のエミュレータ。 - 【請求項３】 エミュレータにデータを供給する工程
と、 前記エミュレータは、制御信号によりシステムインター
フェースを停止する工程と、 前記システムインターフェース停止後、テスト対象とな
るシステムはシステムバスを介して前記エミュレータの
データによりテストを行う工程とを具備することを特徴
とするエミュレート方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37173699A JP2001184225A (ja) | 1999-12-27 | 1999-12-27 | エミュレータ及びエミュレート方法 |
| US09/748,284 US6742142B2 (en) | 1999-12-27 | 2000-12-27 | Emulator, a data processing system including an emulator, and method of emulation for testing a system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37173699A JP2001184225A (ja) | 1999-12-27 | 1999-12-27 | エミュレータ及びエミュレート方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001184225A true JP2001184225A (ja) | 2001-07-06 |
Family
ID=18499218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37173699A Withdrawn JP2001184225A (ja) | 1999-12-27 | 1999-12-27 | エミュレータ及びエミュレート方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6742142B2 (ja) |
| JP (1) | JP2001184225A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6948086B2 (en) | 2001-09-27 | 2005-09-20 | Kabushiki Kaisha Toshiba | Computer system |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7460988B2 (en) * | 2003-03-31 | 2008-12-02 | Advantest Corporation | Test emulator, test module emulator, and record medium storing program therein |
| US7437261B2 (en) * | 2003-02-14 | 2008-10-14 | Advantest Corporation | Method and apparatus for testing integrated circuits |
| US7290192B2 (en) | 2003-03-31 | 2007-10-30 | Advantest Corporation | Test apparatus and test method for testing plurality of devices in parallel |
| WO2004090562A1 (ja) * | 2003-03-31 | 2004-10-21 | Advantest Corporation | 試験エミュレート装置、試験モジュールエミュレート装置、及びこれらのプログラムを記録した記録媒体 |
| US7313729B2 (en) * | 2004-02-20 | 2007-12-25 | Winbond Electronics Corp. | Low-cost debugging system with a ROM or RAM emulator |
| US7493519B2 (en) * | 2005-10-24 | 2009-02-17 | Lsi Corporation | RRAM memory error emulation |
| JP2007317282A (ja) * | 2006-05-24 | 2007-12-06 | Fujitsu Ltd | 記憶装置、自己診断制御装置および自己診断方法 |
| US20090307928A1 (en) * | 2008-06-16 | 2009-12-17 | Ingo Pietsch Gmbh & Co.Kg | Shoe and sole insert therefor |
| US11550982B2 (en) | 2015-11-04 | 2023-01-10 | Chronos Tech Llc | Application specific integrated circuit interconnect |
| US9977853B2 (en) | 2015-11-04 | 2018-05-22 | Chronos Tech Llc | Application specific integrated circuit link |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4982360A (en) * | 1983-09-22 | 1991-01-01 | Digital Equipment Corporation | Memory subsystem |
| US6522985B1 (en) * | 1989-07-31 | 2003-02-18 | Texas Instruments Incorporated | Emulation devices, systems and methods utilizing state machines |
| US4868822A (en) * | 1988-02-19 | 1989-09-19 | John Fluke Mfg. Co., Inc. | Memory emulation method and system for testing and troubleshooting microprocessor-based electronic systems |
| JPH05189267A (ja) | 1992-01-17 | 1993-07-30 | Hitachi Micom Syst:Kk | マイクロプロセッサの動作制御方式、及びエミュレータ |
| JPH08147184A (ja) | 1994-11-21 | 1996-06-07 | Hitachi Ltd | エミュレータ |
| US5774695A (en) * | 1996-03-22 | 1998-06-30 | Ericsson Inc. | Protocol interface gateway and method of connecting an emulator to a network |
| US5911059A (en) * | 1996-12-18 | 1999-06-08 | Applied Microsystems, Inc. | Method and apparatus for testing software |
| US5951704A (en) | 1997-02-19 | 1999-09-14 | Advantest Corp. | Test system emulator |
| US6085244A (en) * | 1997-03-17 | 2000-07-04 | Sun Microsystems, Inc. | Dynamic test update in a remote computer monitoring system |
| US6564339B1 (en) * | 1999-02-19 | 2003-05-13 | Texas Instruments Incorporated | Emulation suspension mode handling multiple stops and starts |
| US6567933B1 (en) * | 1999-02-19 | 2003-05-20 | Texas Instruments Incorporated | Emulation suspension mode with stop mode extension |
-
1999
- 1999-12-27 JP JP37173699A patent/JP2001184225A/ja not_active Withdrawn
-
2000
- 2000-12-27 US US09/748,284 patent/US6742142B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6948086B2 (en) | 2001-09-27 | 2005-09-20 | Kabushiki Kaisha Toshiba | Computer system |
Also Published As
| Publication number | Publication date |
|---|---|
| US6742142B2 (en) | 2004-05-25 |
| US20010016922A1 (en) | 2001-08-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070306 |