JPH0476152B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 外部にバス裁定回路を持つプロセツサ（CPU）
のメモリアクセス制御方式において、バス獲得制
御とアドレスオ送出およびアドレス判定とを並列
に制御することにより、メモリの読み出し／書き
込みに要するデータ転送時間を短縮したメモリア
クセス制御方式を開示している。

〔産業上の利用分野〕

本発明は、小型プロセツサ・システムにおける
メモリアクセス制御方式に係り、特にアドレスと
データとを時分割で送出するプロセツサが、高速
にメモリをアクセスできるようにしたメモリアク
セス制御方式に関するものである。

〔従来の技術〕

第７図は従来方式による回路例、第８図は第７
図図示回路のタイムチヤートを示す。

第７図において、１０はLSI化されたプロセツ
サ（CPU）であつて、データ転送に伴うアドレ
スとデータとを時分割に出力することによつて、
メモリ等のスレーブ装置に対するデータ転送を行
うようにされている装置である。１１はDMA機
能を有するＩ／Ｏ装置である。バス裁定回路１２
は、プロセツサ１０、Ｉ／Ｏ装置１１等のアドレ
スバス１７およびデータバス１６のバス獲得要求
に対し、優先制御を行つた上で、バスの使用を許
可する回路である。アドレスラツチ１３は、時分
割で送出されるアドレスをラツチし、アドレスバ
ス１７へ送出する回路である。メモリ１４は、ア
ドレスバス１７により指定されたアドレスに、デ
ータバス１６を介してデータを読み書きする。

第７図に示す従来方式では、メモリ１４にプロ
セツサ１０がアクセスする際に、第８図図示のよ
うに制御が行われる。

まず、プロセツサ１０は、データバス１６およ
びアドレスバス１７の使用権を得るため、バス要
求信号RQをバス裁定回路１２へ送出する。バス
裁定回路１２は、他のＩ／Ｏ装置１１等がバスを
使用していないことを確認し、プロセツサ１０に
バス獲得を通知するバス獲得許可信号AVを送
る。プロセツサ１０は、このバス獲得許可信号
AVを確認してから、アドレス／データバス１５
にアドレスを送出して、アドレスストローブを出
力し、その後、所定の時間経過してから、アドレ
ス／データバス１５にデータを載せ、データスト
ローブを出す。

メモリ１４では、アドレスバス１７上のアドレ
スを判定し、自らが選択されたことを知ると、動
作を開始し、これによりデータ転送が行われる。
データ転送が完了すると、スレーブ側であるメモ
リ１４からデータ応答を返し、バスが解放され
る。

〔発明が解決しようとする問題点〕

上記従来の方式によれば、プロセツサ１０がバ
スを要求し、獲得するフエーズの後に、アドレス
を送出することになり、アクセスに時間がかか
る。また、アドレスの判定をメモリ１４内の制御
回路で行うため、アドレスの判定が遅れ、実際に
データが転送される時間が遅くなるという問題が
ある。

〔問題点を解決するための手段〕

本発明は上記問題点の解決を図り、特にプロセ
ツサ１０がメモリ１４を高速にアクセスできる制
御方式を提供する。

第１図は本発明の原理ブロツク図を示してい
る。第１図において、第７図と同符号のものは、
第７図図示のものに対応している。

本発明の場合、プロセツサ１０へのバス獲得許
可信号AV_CPUは、常に“Ｈ”レベルとなるように
され（符号20）、従つて、プロセツサ１０は、常
にバスを占有しているものとして、制御できるよ
うになつている。実際にバス裁定回路１２が出力
するバス獲得許可信号AVは、アドレス保持回路
２１、アドレス判定回路２２などへ供給される。

アドレス保持回路２１は、アドレス／データバ
ス１５を介して送出されたアドレスを保持し、バ
ス獲得許可信号AVにより、そのアドレスをアド
レスバス１７に送出する回路である。アドレス保
持回路２１は、プロセツサ１０が出力するアドレ
スを判定し、アドレスが所定の範囲内にあると
き、メモリ１４の動作を開始させるメモリ動作要
求信号RAMSTを出力する回路である。データ
バツフア２３は、アドレス／データバス１５とデ
ータバス１６とを接続するバツフア回路である。

アドレス保持回路２１およびアドレス判定回路
２２は、プロセツサ１０が出力するアドレスを制
御するために設けられたプロセツサ１０専用の回
路であつて、他のＩ／Ｏ装置等のアドレス制御
は、従来と同様に行われると考えてよい。

〔作用〕

本発明の場合、プロセツサ１０のバス獲得許可
信号AV_CPUは、常に有効（Ｈレベル）になつてい
るため、アドレス／データバス１５へのアドレス
送出と、バス裁定回路１２によるバス優先制御と
が、並列に行われる。もし、アドレスバス１７
が、他のＩ／Ｏ装置等に使用されている場合に
は、アドレス保持回路２１により、その使用が終
わるまで、プロセツサ１０の出力アドレスが保持
されるようになつている。

また、プロセツサ１０が出力するアドレスの判
定が、アドレス判定回路２２により、プロセツサ
１０側で行われるため、先行して判定制御を行う
ことができ、バスが獲得されると、メモリ動作要
求信号RAMSTにより、メモリ１４は直ちに動
作できるようになつている。

従つて、例えば第２図イ図示のように、従来、
プロセツサ１０がメモリ１４をアクセスするにあ
たつて、バス要求とアドレス送出のフエーズを直
列化し、データ転送を行わなければならなかつた
のに対し、本発明によれば、システム全体の動作
は第２図ロに示すようになり、バス要求およびア
ドレス送出、さらにアドレス判定が時間的に並行
して動作するようになる。従つて、メモリアクセ
スに要する時間が短縮される。

〔実施例〕

第３図は本発明の一実施例回路図、第４図は第
３図図示回路の動作を示すタイムチヤート、第５
図はバス競合時におけるタイムチヤート、第６図
はアドレス判定回路による判定を説明するための
図を示す。

第３図において、符号３０ないし３４はフリツ
プフロツプ、３５はアンド回路、３６ないし４１
はスリーステートバツフア、４２はメモリ制御回
路、４３はダイナミツクメモリを表す。第１図と
同符号のものは、第１図のものに対応する。

バス裁定回路１２は、従来の回路と同様であ
り、例えばフリツプフロツプとアンド回路との簡
単な組合わせによつて、優先制御を行うようにな
つている。プロセツサ１０からバス要求信号RQ
が出力されると、フリツプフロツプ３０がセツト
され、他のＩ／Ｏ装置等からバス要求信号RQが
発せられていないときに、アンド回路３５を経由
して、バス獲得許可信号AVによる獲得通知がな
される。ただし、そのバス獲得許可信号AVは、
本発明の場合、プロセツサ１０に対して供給され
ず、アドレス保持回路２１、アドレス判定回路２
２へ送られる。

プロセツサ１０のバス獲得許可信号入力端子に
は、常に“Ｈ”レベルとなるように電圧が供給さ
れる。

プロセツサ１０が、アドレス／データバス１５
にアドレスを載せ、アドレスストローブASTB
を送出すると、そのアドレスのビツト数に対応す
る数のフリツプフロツプ３３，３４，…に、アド
レスが保持される。この保持されたアドレスは、
バス裁定回路１２の出力であるバス獲得許可信号
AVによつて、アドレスバス１７に送出されるこ
とになる。

一方、プロセツサ１０が出力したアドレスは、
アドレス判定回路２２に供給され、アドレス判定
回路２２は、そのアドレスがメモリ１４のアドレ
ス範囲にあるか否かをチエツクする。チエツクの
結果、アドレス範囲内にあることがわかつたなら
ば、バス獲得許可信号AVの出力後に、メモリ動
作要求信号RAMSTにより、メモリ制御回路４
２を起動する。

アドレス／データバス１５とデータバス１６と
は、データバツフア２３を介して接続されてお
り、アドレス送出がなされた後、例えばメモリ１
４への書き込みの場合には、アドレス／データバ
ス１５へデータが載せられ、データストローブお
よびバス獲得許可信号AVにより、バツフア３
８，４０等を介して、データバス１６へデータが
送出される。なお、図示省略したが、プロセツサ
１０から出力される読み／書き指定信号によつ
て、データの転送方向が決定され、データバツフ
ア２３におけるゲートの選択がなされることは言
うまでもない。

メモリ制御回路４２は、メモリ動作要求信号
RAMSTにより起動され、ダイナミツクメモリ
４３にアドレス信号RAS，CASおよび読み／書
き指定信号WEを与え、データバス１６とダイナ
ミツクメモリ４３間のデータ転送を制御する。

次に、第４図のタイムチヤートに従つて、回路
動作を説明する。主としてメモリ１４へのデータ
の書き込み動作を説明するが、読み出し動作の場
合もほぼ同様である。

プロセツサ１０は、メモリ１４へデータを書き
込む場合、バス要求信号RQをバス裁定回路１２
へ送る。プロセツサ１０に供給されるバス獲得許
可信号AV_CPUは常に“Ｈ”であるため、直ちにア
ドレス／データバス１５へアドレスを載せ、アド
レスストローブASTBを出す。その後、アドレ
ス／データバス１５に書き込みデータを出力し、
データストローブ“Ｈ”にする。

アドレス判定回路２２は、アドレス保持回路２
１にアドレスが保持されると、アドレス判定を行
い、バス獲得許可信号AVに同期して、メモリ動
作要求信号RAMSTを出力する。

データストローブにより、データバス１６を介
してデータが転送され、メモリ１４書き込まれる
と、メモリ１４からデータ応答信号が返され、プ
ロセツサ１０はデータ転送の完了を認知する。こ
れによりデータストローブが“Ｌ”に戻され、他
の信号も初期状態に戻される。

プロセツサ１０がバス要求信号RQを出したと
きに、他のＩ／Ｏ装置等がバスを占有していた場
合には、第５図図示のようになる。

プロセツサ１０は、バス獲得許可信号AV_CPUが
“Ｈ”であることから、直ちにアドレスを送出す
る。その後、アドレス／データバス１５にデータ
を載せる。アドレスは、実際にバス裁定回路１２
から出力されるバス獲得許可信号AVが“Ｌ”で
あることから、アドレス保持回路２１に保持され
たままとなる。

他のＩ／Ｏ装置等のバス使用が終わると、バス
裁定回路１２はバス獲得許可信号AVを出力し、
アドレスバス１７にアドレスが供給され、アドレ
ス判定回路２２からメモリ動作要求信号
RAMSTが出力される。以後の動作については、
第４図に示した場合と同様である。

プロセツサ１０以外によるメモリアクセスにつ
いては、アドレス保持回路２１、アドレス判定回
路２２は関与せず、従来の同様に行われる。

アドレスは、例えば16ビツトか21ビツトとかで
指定されるが、そのビツトで示される全範囲が有
効となつているわけではない。例えば第６図図示
のように、アドレス空間における一部は未実装
で、他の一部は、必要に応じてROM等の他の回
路用に割当てられる。アドレス判定回路２２は、
メモリ用アドレス範囲を検出すると考えてよい。
なお、この判定には、アドレスの全ビツトが必要
になるわけではなく、一部のビツトに対する簡単
な論理演算で実現できる。

〔発明の効果〕

以上説明したように、本発明によれば、バス裁
定回路による優先制御と、プロセツサのアドレス
送出およびアドレス判定とが、順番に実行される
のではなく、並列に実行されることになり、時間
短縮が可能となる。従つて、プロセツサによるメ
モリアクセスが高速化され、バスの使用効率が向
上する。

【図面の簡単な説明】

第１図は本発明の原理ブロツク図、第２図は本
発明に係る作用説明図、第３図は本発明の一実施
例回路図、第４図は第３図図示回路の動作を示す
タイムチヤート、第５図はバス競合時におけるタ
イムチヤート、第６図はアドレス判定の説明図、
第７図は従来方式の回路例、第８図は従来方式に
よるタイムチヤートを示す。 図中、１０はプロセツサ、１２はバス裁定回
路、１４はメモリ、１６はデータバス、１７はア
ドレスバス、２０はバス獲得有効化手段、２１は
アドレス保持回路、２２はアドレス判定回路、２
３はデータバツフアを表す。

Claims (1)

1. 【特許請求の範囲】 １ データを転送するバス１６と、アドレスを転
   送するバス１７と、バスに接続される読み書き可
   能なメモリ１４と、バスの使用獲得・優先制御を
   行うバス裁定回路１２と、データ転送を行う際に
   バスを要求して獲得した後にデータ転送に係るア
   ドレスとデータとを時分割に出力することによつ
   てデータ転送を行うようにされたプロセツサ１０
   とを備えたデータ処理装置において、 上記プロセツサ１０に対するバス獲得の通知
   を、バスの要求の有無にかかわらず常に有効とす
   るバス獲得有効化手段２０を備え、 上記プロセツサ１０は、バスの要求の際に、上
   記バス獲得有効化手段２０によるバス獲得の通知
   によつて、直ちにアドレスを送出するように構成
   され、 かつ、上記プロセツサ１０が送出したアドレス
   を、少なくとも上記バス裁定回路１２によつて実
   際のバスが獲得がなされるまで保持するアドレス
   保持回路２１と、 バス要求獲得サイクル中に、上記プロセツサが
   送出し上記アドレス保持回路２１が保持したアド
   レスを判定するアドレス判定回路２２とを備え、 上記プロセツサ１０におけるバス要求獲得とア
   ドレス送出とアドレス判定とが並行して動作する
   ように構成されたことを特徴とするデータ処理装
   置。