JPH1063566A - メモリ調停回路及び電子回路 - Google Patents
メモリ調停回路及び電子回路Info
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- JPH1063566A JPH1063566A JP21820396A JP21820396A JPH1063566A JP H1063566 A JPH1063566 A JP H1063566A JP 21820396 A JP21820396 A JP 21820396A JP 21820396 A JP21820396 A JP 21820396A JP H1063566 A JPH1063566 A JP H1063566A
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- memory
- port memory
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Abstract
(57)【要約】
【課題】 一方のＣＰＵのメモリからの読み出しが完了
すると直ちに、調停待ちの他方のＣＰＵがこのメモリに
アクセスできるようにすること。 【解決手段】 まず、ＣＰＵ１１が先にローレベルのア
クセス要求信号ＲＥＱＡを出力すると、メモリ調停回路
３は共有バス７１、７４、共有信号線７２、７３をＣＰ
Ｕｌｌに占有させてメモリ７からデータを読み出させる
が、この読み出しが終了すると、読み出しデータを読み
出しデータ用バスバッファ９１にラッチさせると共にフ
リップフロップ３６から出るアクセス応答信号ＡＣＫＡ
をインバータ８３により反転してアクセス許可信号出力
禁止信号を作り、これを論理回路３１に出力して、アク
セス許可信号ＥＮＡを直ちに無効としてＣＰＵ１１の前
記共有バス及び共有信号線の占有をＣＰＵ１１のサイク
ル終了に先駆けて開放する。この間、ＣＰＵ１２が調停
待ちの状態の時アクセス許可信号出力禁止信号が出力さ
れると、論理回路３２の出力がハイレベルになってアク
セス許可信号ＥＮＢが有効になり、ＣＰＵ１２がメモリ
７にアクセスすることができる。
すると直ちに、調停待ちの他方のＣＰＵがこのメモリに
アクセスできるようにすること。 【解決手段】 まず、ＣＰＵ１１が先にローレベルのア
クセス要求信号ＲＥＱＡを出力すると、メモリ調停回路
３は共有バス７１、７４、共有信号線７２、７３をＣＰ
Ｕｌｌに占有させてメモリ７からデータを読み出させる
が、この読み出しが終了すると、読み出しデータを読み
出しデータ用バスバッファ９１にラッチさせると共にフ
リップフロップ３６から出るアクセス応答信号ＡＣＫＡ
をインバータ８３により反転してアクセス許可信号出力
禁止信号を作り、これを論理回路３１に出力して、アク
セス許可信号ＥＮＡを直ちに無効としてＣＰＵ１１の前
記共有バス及び共有信号線の占有をＣＰＵ１１のサイク
ル終了に先駆けて開放する。この間、ＣＰＵ１２が調停
待ちの状態の時アクセス許可信号出力禁止信号が出力さ
れると、論理回路３２の出力がハイレベルになってアク
セス許可信号ＥＮＢが有効になり、ＣＰＵ１２がメモリ
７にアクセスすることができる。
Description
【０００１】
【発明の属する技術分野】本発明はデュアルポートメモ
リを用いた電子回路に係り、この電子回路内の２個のＣ
ＰＵからの前記デュアルポートメモリに対するアクセス
要求を調停するメモリ調停回路に関する。
リを用いた電子回路に係り、この電子回路内の２個のＣ
ＰＵからの前記デュアルポートメモリに対するアクセス
要求を調停するメモリ調停回路に関する。
【０００２】
【従来の技術】従来、この種の電子回路は図４に示すよ
うな構成例を有している。この電子回路に搭載されてい
るメモリ７はＣＰＵ１１、ＣＰＵ１２の両方からアクセ
ス可能なデュアルポートメモリである。ＣＰＵ１１、Ｃ
ＰＵ１２からデコーダ２１、デコーダ２２を介してアク
セス要求信号であるＲＥＱＡ，ＲＥＱＢがメモリ調停回
路３に入力されると、このメモリ調停回路３は、これら
ＲＥＱＡ，ＲＥＱＢにより起動される後続の処理を調停
する。尚、本例の電子回路はクロック供給源８から出力
される図６（Ａ）に示すようなクロックによって動作す
る。
うな構成例を有している。この電子回路に搭載されてい
るメモリ７はＣＰＵ１１、ＣＰＵ１２の両方からアクセ
ス可能なデュアルポートメモリである。ＣＰＵ１１、Ｃ
ＰＵ１２からデコーダ２１、デコーダ２２を介してアク
セス要求信号であるＲＥＱＡ，ＲＥＱＢがメモリ調停回
路３に入力されると、このメモリ調停回路３は、これら
ＲＥＱＡ，ＲＥＱＢにより起動される後続の処理を調停
する。尚、本例の電子回路はクロック供給源８から出力
される図６（Ａ）に示すようなクロックによって動作す
る。
【０００３】例えば、図６（Ｂ）、（Ｃ）に示すタイミ
ングで、アクセス要求信号ＲＥＱＡ，ＲＥＱＢが入力さ
れると、メモリ調停回路３は図５において、先にローレ
ベルとなって有効となったＲＥＱＡ信号によって論理回
路３１の出力がハイレベルになり、これにより、インバ
ータ８０の出力がローレベルになって、ＲＥＱＡに対す
るアクセス許可であるＥＮＡを図６（Ｄ）に示すように
有効とし、又、論理回路３３の出力がローレベルになっ
てＡＤＲＥＮを有効にする。又、論理回路３１の出力が
ハイレベルになると、ディレイ回路８８が動作している
間、論理回路群３４の出力がローレベルになって、シフ
トレジスタ３５をリセットし、その後、ディレイ時間が
過ぎると、論理回路群３４の出力がハイレベルになっ
て、リセットが解除される。
ングで、アクセス要求信号ＲＥＱＡ，ＲＥＱＢが入力さ
れると、メモリ調停回路３は図５において、先にローレ
ベルとなって有効となったＲＥＱＡ信号によって論理回
路３１の出力がハイレベルになり、これにより、インバ
ータ８０の出力がローレベルになって、ＲＥＱＡに対す
るアクセス許可であるＥＮＡを図６（Ｄ）に示すように
有効とし、又、論理回路３３の出力がローレベルになっ
てＡＤＲＥＮを有効にする。又、論理回路３１の出力が
ハイレベルになると、ディレイ回路８８が動作している
間、論理回路群３４の出力がローレベルになって、シフ
トレジスタ３５をリセットし、その後、ディレイ時間が
過ぎると、論理回路群３４の出力がハイレベルになっ
て、リセットが解除される。
【０００４】これにより、シフトレジスタ３５はメモリ
サイクルをカウントし始めると共に、その出力端子ＱＡ
がハイレベルになるため、インバータ８２の出力がロー
レベルになって制御信号バッファイネーブルＣＯＮＴＥ
Ｎを図６（Ｇ）に示すように有効として、アドレスバッ
ファ４１、制御信号バッファ５１、書き込みデータ用バ
スバッファ６１を動作可能状態とし、ＣＰＵ１１側から
デュアルポートメモリ７へのアクセスを実行させる。
サイクルをカウントし始めると共に、その出力端子ＱＡ
がハイレベルになるため、インバータ８２の出力がロー
レベルになって制御信号バッファイネーブルＣＯＮＴＥ
Ｎを図６（Ｇ）に示すように有効として、アドレスバッ
ファ４１、制御信号バッファ５１、書き込みデータ用バ
スバッファ６１を動作可能状態とし、ＣＰＵ１１側から
デュアルポートメモリ７へのアクセスを実行させる。
【０００５】更に、所定の時間後、フリップフロップ３
６の出力端子Ｑから図６（Ｌ）に示すようにローレベル
のアクセス応答信号ＡＣＫＡ信号をＣＰＵ１１に対して
出力し、このメモリアクセスサイクルの完了を通知す
る。ＣＰＵ１１はＡＣＫＡ信号の入力により、メモリア
クセスサイクルの完了を図６（Ａ）のａのタイミングで
認識し、次のクロックの立上り時のｂのタイミングでア
クセス要求ＲＥＱＡをハイレベルにして無効とする。メ
モリ調停回路３は、アクセス要求ＲＥＱＡが無効状態に
移行したことにより、論理回路３１の出力をローレベル
にして、アクセス許可信号ＥＮＡをハイレベルとして無
効にすることで、バス信号トランシーバ４１，５１，６
１を動作不能状態とし、ＣＰＵ１１による共有バス又は
共有信号線の占有を解除する。
６の出力端子Ｑから図６（Ｌ）に示すようにローレベル
のアクセス応答信号ＡＣＫＡ信号をＣＰＵ１１に対して
出力し、このメモリアクセスサイクルの完了を通知す
る。ＣＰＵ１１はＡＣＫＡ信号の入力により、メモリア
クセスサイクルの完了を図６（Ａ）のａのタイミングで
認識し、次のクロックの立上り時のｂのタイミングでア
クセス要求ＲＥＱＡをハイレベルにして無効とする。メ
モリ調停回路３は、アクセス要求ＲＥＱＡが無効状態に
移行したことにより、論理回路３１の出力をローレベル
にして、アクセス許可信号ＥＮＡをハイレベルとして無
効にすることで、バス信号トランシーバ４１，５１，６
１を動作不能状態とし、ＣＰＵ１１による共有バス又は
共有信号線の占有を解除する。
【０００６】ところで、メモリ調停回路３は上記のよう
な調停動作するため、図６のａのタイミングにてデュア
ルポートメモリ７からの読み出しが完了しているにも拘
らず、その後、ＣＰＵ１１からのアクセス要求ＲＥＱＡ
がｂのタイミングで無効となるまで、デュアルポートメ
モリ７に接続されている共有アドレスバス７１、共有信
号線７２、共有リードライト信号線７３、共有データバ
ス７４で示される共有バスと共有信号線の占有状態が継
続する。一方で、ＣＰＵ１２からのアクセス要求ＲＥＱ
Ｂが調停待ち状態であり、調停待ち時間は、メモリのサ
イクルタイムのみとなるのが望ましいが、実際には上記
の占有時間がこれに加算されてしまうという不具合があ
った。
な調停動作するため、図６のａのタイミングにてデュア
ルポートメモリ７からの読み出しが完了しているにも拘
らず、その後、ＣＰＵ１１からのアクセス要求ＲＥＱＡ
がｂのタイミングで無効となるまで、デュアルポートメ
モリ７に接続されている共有アドレスバス７１、共有信
号線７２、共有リードライト信号線７３、共有データバ
ス７４で示される共有バスと共有信号線の占有状態が継
続する。一方で、ＣＰＵ１２からのアクセス要求ＲＥＱ
Ｂが調停待ち状態であり、調停待ち時間は、メモリのサ
イクルタイムのみとなるのが望ましいが、実際には上記
の占有時間がこれに加算されてしまうという不具合があ
った。
【０００７】
【発明が解決しようとする課題】上記のように従来のメ
モリ調停回路３では、一方のＣＰＵ１１のデュアルポー
トメモリ７からの読み出しが完了（タイミングａ）して
いるにも拘らず、このＣＰＵ１１のアクセス許可が無効
になる（タイミングｂ）まで、若干のタイムラグがある
ため、デュアルポートメモリ７に接続されている共有バ
スをＣＰＵ１１が占有する時間が必要以上に長くなり、
この時、他方のＣＰＵ１２がアクセス要求をメモリ調停
回路３に出していても、前記タイムラグ分だけ余計にＣ
ＰＵ１２はデュアルポートメモリ７にアクセスする時間
が遅れるという不具合があった。
モリ調停回路３では、一方のＣＰＵ１１のデュアルポー
トメモリ７からの読み出しが完了（タイミングａ）して
いるにも拘らず、このＣＰＵ１１のアクセス許可が無効
になる（タイミングｂ）まで、若干のタイムラグがある
ため、デュアルポートメモリ７に接続されている共有バ
スをＣＰＵ１１が占有する時間が必要以上に長くなり、
この時、他方のＣＰＵ１２がアクセス要求をメモリ調停
回路３に出していても、前記タイムラグ分だけ余計にＣ
ＰＵ１２はデュアルポートメモリ７にアクセスする時間
が遅れるという不具合があった。
【０００８】そこで本発明は上記の課題を解決するため
になされたもので、一方のＣＰＵのデュアルポートメモ
リからの読み出しが完了すると直ちに、他方のＣＰＵが
このデュアルポートメモリにアクセスすることができる
メモリ調停回路及びこのメモリ調停回路を用いたデュア
ルメモリに対するデータの読み書きを高速化した電子回
路を提供することを目的とする。
になされたもので、一方のＣＰＵのデュアルポートメモ
リからの読み出しが完了すると直ちに、他方のＣＰＵが
このデュアルポートメモリにアクセスすることができる
メモリ調停回路及びこのメモリ調停回路を用いたデュア
ルメモリに対するデータの読み書きを高速化した電子回
路を提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１の発明は、２個
のＣＰＵと、２個のＣＰＵの前記デュアルポートメモリ
に対するアクセス順序を共通バスを占有させるＣＰＵを
決定することにより調停するメモリ調停回路において、
前記デュアルポートメモリに先にアクセスしたＣＰＵの
アクセスサイクルの終了に先駆けて、このＣＰＵの占有
から前記共通バスを開放する調停手段を具備した構成を
備えている。
のＣＰＵと、２個のＣＰＵの前記デュアルポートメモリ
に対するアクセス順序を共通バスを占有させるＣＰＵを
決定することにより調停するメモリ調停回路において、
前記デュアルポートメモリに先にアクセスしたＣＰＵの
アクセスサイクルの終了に先駆けて、このＣＰＵの占有
から前記共通バスを開放する調停手段を具備した構成を
備えている。
【００１０】このような構成により、先にアクセスした
ＣＰＵが前記デュアルポートメモリへのアクセスサイス
ルを完了する前に、このＣＰＵが占有していた共通バス
を開放するため、この分、早く、この共通バスを他のＣ
ＰＵが使用できることになる。
ＣＰＵが前記デュアルポートメモリへのアクセスサイス
ルを完了する前に、このＣＰＵが占有していた共通バス
を開放するため、この分、早く、この共通バスを他のＣ
ＰＵが使用できることになる。
【００１１】請求項２の発明の前記調停手段は、前記デ
ュアルポートメモリに先にアクセスしたＣＰＵの占有か
ら前記共通バスを開放した際に、調停待ちの他のＣＰＵ
があると、直ちにこのＣＰＵに前記共通バスを占有させ
る制御を行う構成を備えている。
ュアルポートメモリに先にアクセスしたＣＰＵの占有か
ら前記共通バスを開放した際に、調停待ちの他のＣＰＵ
があると、直ちにこのＣＰＵに前記共通バスを占有させ
る制御を行う構成を備えている。
【００１２】このような構成により、先にアクセスした
ＣＰＵが前記デュアルポートメモリへのメモリアクセス
タイムが終了する前に、直ち調停待ちの他のＣＰＵが前
記共通バスを用いて前記デュアルポートメモリにアクセ
スするため、この分、ＣＰＵは前記デュアルポートメモ
リに対するデータの読み出し書き込みを早く行うことが
できる。
ＣＰＵが前記デュアルポートメモリへのメモリアクセス
タイムが終了する前に、直ち調停待ちの他のＣＰＵが前
記共通バスを用いて前記デュアルポートメモリにアクセ
スするため、この分、ＣＰＵは前記デュアルポートメモ
リに対するデータの読み出し書き込みを早く行うことが
できる。
【００１３】請求項３の発明は、２個のＣＰＵと、２個
のＣＰＵの前記デュアルポートメモリに対するアクセス
順序を前記共通バスを占有させるＣＰＵを決定すること
により調停するメモリ調停回路において、前記デュアル
ポートメモリに先にアクセスしたＣＰＵの前記デュアル
ポートメモリからのデータの読み出しが完了すると直ち
にこのＣＰＵの占有から前記共通バスを開放し、この
時、調停待ちの他のＣＰＵがあると、直ちにこのＣＰＵ
に前記共通バスを占有させる制御を行う調停手段を具備
した構成を備えている。
のＣＰＵの前記デュアルポートメモリに対するアクセス
順序を前記共通バスを占有させるＣＰＵを決定すること
により調停するメモリ調停回路において、前記デュアル
ポートメモリに先にアクセスしたＣＰＵの前記デュアル
ポートメモリからのデータの読み出しが完了すると直ち
にこのＣＰＵの占有から前記共通バスを開放し、この
時、調停待ちの他のＣＰＵがあると、直ちにこのＣＰＵ
に前記共通バスを占有させる制御を行う調停手段を具備
した構成を備えている。
【００１４】このような構成により、先にアクセスした
ＣＰＵが前記デュアルポートメモリからのデータの読み
出しを完了すると、このＣＰＵのメモリアクセスタイム
が終了する前に、直に調停待ちの他のＣＰＵが前記共通
バスを用いて前記デュアルポートメモリにアクセスする
ため、この分、ＣＰＵは前記デュアルポートメモリに対
するデータの読み出し書き込みを早く行うことができ
る。
ＣＰＵが前記デュアルポートメモリからのデータの読み
出しを完了すると、このＣＰＵのメモリアクセスタイム
が終了する前に、直に調停待ちの他のＣＰＵが前記共通
バスを用いて前記デュアルポートメモリにアクセスする
ため、この分、ＣＰＵは前記デュアルポートメモリに対
するデータの読み出し書き込みを早く行うことができ
る。
【００１５】請求項４の発明は、前記デュアルポートメ
モリからＣＰＵにより読み出されたデータをラッチする
ラッチ回路をＣＰＵ毎に設け、前記調停手段は前記デー
タの読み出しが完了したＣＰＵの前記共通バスの占有を
開放する前に、前記ラッチ回路に読み出しデータをラッ
チさせる制御を行う構成を備えている。
モリからＣＰＵにより読み出されたデータをラッチする
ラッチ回路をＣＰＵ毎に設け、前記調停手段は前記デー
タの読み出しが完了したＣＰＵの前記共通バスの占有を
開放する前に、前記ラッチ回路に読み出しデータをラッ
チさせる制御を行う構成を備えている。
【００１６】このような構成により、前記ＣＰＵの共通
バスに対する占有が前記デュアルポートメモリからの前
記データの読み出しが完了次第、読み出しデータがラッ
チ回路にラッチされるため、占有していた前記共通バス
が開放されても、読み出しデータが失われることはな
い。
バスに対する占有が前記デュアルポートメモリからの前
記データの読み出しが完了次第、読み出しデータがラッ
チ回路にラッチされるため、占有していた前記共通バス
が開放されても、読み出しデータが失われることはな
い。
【００１７】請求項５の発明は、前記ＣＰＵは前記共通
バスからその占有を開放された後も、前記ラッチ回路に
ラッチされたデータを読み込む構成を備えている。
バスからその占有を開放された後も、前記ラッチ回路に
ラッチされたデータを読み込む構成を備えている。
【００１８】このような構成により、前記ＣＰＵの読み
出しデータの読み込みは前記共通バスの占有が開放され
るタイミングに影響されずに行なわれる。
出しデータの読み込みは前記共通バスの占有が開放され
るタイミングに影響されずに行なわれる。
【００１９】請求項６の発明は、２個のＣＰＵと、これ
ら２個のＣＰＵがアクセスするデュアルポートメモリ
と、前記２個のＣＰＵが前記デュアルポートメモリにア
クセスする順番を調停する請求項１乃至５いずれか１記
載のメモリ調停回路とを具備した構成を備えている。
ら２個のＣＰＵがアクセスするデュアルポートメモリ
と、前記２個のＣＰＵが前記デュアルポートメモリにア
クセスする順番を調停する請求項１乃至５いずれか１記
載のメモリ調停回路とを具備した構成を備えている。
【００２０】このような構成により、前記メモリ調停回
路は前記２個のＣＰＵの前記デュアルポートメモリに対
するアクセスを高速化するため、電子回路は前記デュア
ルポートメモリへのデータの読み書きを含んだデータ処
理を高速に行う。
路は前記２個のＣＰＵの前記デュアルポートメモリに対
するアクセスを高速化するため、電子回路は前記デュア
ルポートメモリへのデータの読み書きを含んだデータ処
理を高速に行う。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明のメモリ調停回路を
搭載した電子回路の一実施の形態を示したブロック図で
ある。３はＣＰＵ１１とＣＰＵ１２からのデュアルポー
トメモリ７に対するアクセス要求を調停するメモリ調停
回路、７はＣＰＵ１１とＣＰＵ１２がアクセスしてデー
タを読み書きするデュアルポートメモリ、１１、１２は
それぞれデュアルポートメモリ７にアクセスしてデータ
の読み書きを行うＣＰＵ、２１、２２はＣＰＵ１１、Ｃ
ＰＵ１２からの指令をデコードするデコーダ、４１はＣ
ＰＵ１１側のアドレス信号を共有アドレスバス７１に入
力するアドレスバッファ、４２はＣＰＵ１２側のアドレ
ス信号を共有アドレスバス７１に入力するアドレスバッ
ファ、５１はＣＰＵ１１側の制御信号を制御線７２、７
３に入力する制御信号バッファ、５２はＣＰＵ１２側の
制御信号用の制御信号バッファ、６１はＣＰＵ１１側の
書き込みデータ用バスバッファ、６２はＣＰＵ１２側の
書き込みデータ用バスバッファ、７１、７２、７３、７
４はそれぞれデュアルポートメモリ７に接続される共有
アドレスバス、チップセレクトＣＥ用の共有信号線、共
有リードライト信号線、共有データバス、８はこの電子
回路を動作させるためのクロックを供給するクロック供
給源、９１、９２はそれぞれＣＰＵ１１、１２側により
デュアルポートメモリ７から読み出された読み出しデー
タ用バスバッファ、９３、９４はそれぞれＣＰＵ１１
側、ＣＰＵ１２側の読み出しデータ用バスバッファ９
３、９４のＯＥ生成用の論理回路、９５は読み出しのデ
ータラッチ信号を生成して読み出しデータ用バスバッフ
ァ９１、９２に出力する論理回路群である。
を参照して説明する。図１は本発明のメモリ調停回路を
搭載した電子回路の一実施の形態を示したブロック図で
ある。３はＣＰＵ１１とＣＰＵ１２からのデュアルポー
トメモリ７に対するアクセス要求を調停するメモリ調停
回路、７はＣＰＵ１１とＣＰＵ１２がアクセスしてデー
タを読み書きするデュアルポートメモリ、１１、１２は
それぞれデュアルポートメモリ７にアクセスしてデータ
の読み書きを行うＣＰＵ、２１、２２はＣＰＵ１１、Ｃ
ＰＵ１２からの指令をデコードするデコーダ、４１はＣ
ＰＵ１１側のアドレス信号を共有アドレスバス７１に入
力するアドレスバッファ、４２はＣＰＵ１２側のアドレ
ス信号を共有アドレスバス７１に入力するアドレスバッ
ファ、５１はＣＰＵ１１側の制御信号を制御線７２、７
３に入力する制御信号バッファ、５２はＣＰＵ１２側の
制御信号用の制御信号バッファ、６１はＣＰＵ１１側の
書き込みデータ用バスバッファ、６２はＣＰＵ１２側の
書き込みデータ用バスバッファ、７１、７２、７３、７
４はそれぞれデュアルポートメモリ７に接続される共有
アドレスバス、チップセレクトＣＥ用の共有信号線、共
有リードライト信号線、共有データバス、８はこの電子
回路を動作させるためのクロックを供給するクロック供
給源、９１、９２はそれぞれＣＰＵ１１、１２側により
デュアルポートメモリ７から読み出された読み出しデー
タ用バスバッファ、９３、９４はそれぞれＣＰＵ１１
側、ＣＰＵ１２側の読み出しデータ用バスバッファ９
３、９４のＯＥ生成用の論理回路、９５は読み出しのデ
ータラッチ信号を生成して読み出しデータ用バスバッフ
ァ９１、９２に出力する論理回路群である。
【００２２】図２は図１に示したメモリ調停回路３の詳
細例を示した回路図である。３１はＣＰＵ１１のメモリ
アクセス要求ＲＥＱＡに対するアクセス許可信号を生成
する論理回路、３２はＣＰＵ１２のメモリアクセス要求
ＲＥＱＢに対するアクセス許可信号を生成する論理回
路、３３はアクセス許可ＥＮＡ又はＥＮＢが有効となっ
た時のアドレスバッファイネーブルＡＤＲＥＮを生成す
る論理回路、３４は新たなメモリアクセス許可信号ＥＮ
Ａ又はＥＮＢを出力するタイミングに合わせてシフトレ
ジスタ３５へ上記したクロック幅以下の短いリセットパ
ルスを出力する論理回路、３５はメモリアクセス許可Ｅ
ＮＡ又はＥＮＢが出力されてから、図１に示したデュア
ルポートメモリ７のメモリサイクルタイムに達するまで
の時間を計数するシフトレジスタ、３６はメモリアクセ
ス要求ＲＥＱＡに対する応答信号ＡＣＫＡを生成すると
共に、論理回路３１に対してアクセス許可信号禁止信号
を出力するフリップフロップ、３７はメモリアクセス要
求ＲＥＱＢに対する応答信号ＡＣＫＢを生成すると共
に、論理回路３２に対してアクセス許可信号禁止信号を
出力するフリップフロップ、３８はシフトレジスタ３５
の出力端子Ｑａからの出力により、制御信号バッファ５
１、５２に対して可動信号を出力する制御信号バッファ
イネーブルＣＯＮＴＥＮを出力する論理回路、８０、８
１、８２、８３、８５は信号の極性を反転するインバー
タ、８６は論理回路３１の出力とディレイ回路８８の出
力との論理条件をとる論理回路、８７は論理回路３２の
出力とディレイ回路８９の出力との論理条件をとる論理
回路、８８、８９はそれぞれ論理回路３１、３２の出力
を遅延するディレイ回路である。但し、調停手段は論理
回路３１、３２、シフトレジスタ３５、フリップフロッ
プ３６、３７及びインバータ８３、８５により構成さ
れ、ラッチ回路は読み出しデータ用バスバッファ９１、
９２、論理回路９３、９４、論理回路群９５で構成され
ている。
細例を示した回路図である。３１はＣＰＵ１１のメモリ
アクセス要求ＲＥＱＡに対するアクセス許可信号を生成
する論理回路、３２はＣＰＵ１２のメモリアクセス要求
ＲＥＱＢに対するアクセス許可信号を生成する論理回
路、３３はアクセス許可ＥＮＡ又はＥＮＢが有効となっ
た時のアドレスバッファイネーブルＡＤＲＥＮを生成す
る論理回路、３４は新たなメモリアクセス許可信号ＥＮ
Ａ又はＥＮＢを出力するタイミングに合わせてシフトレ
ジスタ３５へ上記したクロック幅以下の短いリセットパ
ルスを出力する論理回路、３５はメモリアクセス許可Ｅ
ＮＡ又はＥＮＢが出力されてから、図１に示したデュア
ルポートメモリ７のメモリサイクルタイムに達するまで
の時間を計数するシフトレジスタ、３６はメモリアクセ
ス要求ＲＥＱＡに対する応答信号ＡＣＫＡを生成すると
共に、論理回路３１に対してアクセス許可信号禁止信号
を出力するフリップフロップ、３７はメモリアクセス要
求ＲＥＱＢに対する応答信号ＡＣＫＢを生成すると共
に、論理回路３２に対してアクセス許可信号禁止信号を
出力するフリップフロップ、３８はシフトレジスタ３５
の出力端子Ｑａからの出力により、制御信号バッファ５
１、５２に対して可動信号を出力する制御信号バッファ
イネーブルＣＯＮＴＥＮを出力する論理回路、８０、８
１、８２、８３、８５は信号の極性を反転するインバー
タ、８６は論理回路３１の出力とディレイ回路８８の出
力との論理条件をとる論理回路、８７は論理回路３２の
出力とディレイ回路８９の出力との論理条件をとる論理
回路、８８、８９はそれぞれ論理回路３１、３２の出力
を遅延するディレイ回路である。但し、調停手段は論理
回路３１、３２、シフトレジスタ３５、フリップフロッ
プ３６、３７及びインバータ８３、８５により構成さ
れ、ラッチ回路は読み出しデータ用バスバッファ９１、
９２、論理回路９３、９４、論理回路群９５で構成され
ている。
【００２３】次に本実施の形態の動作について説明す
る。まず、メモリ調停回路３はＣＰＵ１１、ＣＰＵ１２
のいずれからもアクセス要求がない場合は待機状態とな
り、全ての出力信号をディセーブルとする。次にＣＰＵ
１１からデュアルポートメモリ７に対するアクセスが発
生すると、デコーダ２１からローレベルのメモリアクセ
ス要求ＲＥＱＡが図３（Ｂ）に示すように出力され、こ
れがメモリ調停回路３に入力される。この時、ＣＰＵ１
２からのアクセス要求は発生していないので、ＣＰＵ１
２のメモリアクセス要求ＲＥＱＢは図３（Ｃ）に示すよ
うにハイレベルのままである。
る。まず、メモリ調停回路３はＣＰＵ１１、ＣＰＵ１２
のいずれからもアクセス要求がない場合は待機状態とな
り、全ての出力信号をディセーブルとする。次にＣＰＵ
１１からデュアルポートメモリ７に対するアクセスが発
生すると、デコーダ２１からローレベルのメモリアクセ
ス要求ＲＥＱＡが図３（Ｂ）に示すように出力され、こ
れがメモリ調停回路３に入力される。この時、ＣＰＵ１
２からのアクセス要求は発生していないので、ＣＰＵ１
２のメモリアクセス要求ＲＥＱＢは図３（Ｃ）に示すよ
うにハイレベルのままである。
【００２４】メモリ調停回路３の内部ではＲＥＱＢがハ
イレベルのため、図２に示したアクセス許可信号を生成
する論理回路３２の出力はハイレベルのままであり、し
かも、フリップフロップ３６の出力であるアクセス応答
信号ＡＣＫＡも図３（Ｌ）に示すようにハイレベルであ
るため、論理回路３１の出力はハイレベルとなる。これ
により、インバータ８０の出力であるアクセス許可信号
ＥＮＡは図３（Ｄ）に示すようにローレベルなって有効
になると共に、論理回路３３から出力されるアドレスバ
ッファイネーブルＡＤＲＥＮも図３（Ｅ）に示すように
ローレベルになって有効となる。
イレベルのため、図２に示したアクセス許可信号を生成
する論理回路３２の出力はハイレベルのままであり、し
かも、フリップフロップ３６の出力であるアクセス応答
信号ＡＣＫＡも図３（Ｌ）に示すようにハイレベルであ
るため、論理回路３１の出力はハイレベルとなる。これ
により、インバータ８０の出力であるアクセス許可信号
ＥＮＡは図３（Ｄ）に示すようにローレベルなって有効
になると共に、論理回路３３から出力されるアドレスバ
ッファイネーブルＡＤＲＥＮも図３（Ｅ）に示すように
ローレベルになって有効となる。
【００２５】上記したアクセス許可信号ＥＮＡ及びアド
レスバッファイネーブルＡＤＲＥＮが有効になると、ア
ドレスバッフア４１が動作可能状態となり、共有アドレ
スバス７１にＣＰＵ１１側からのアドレス信号が図６
（Ｎ）に示すように出力される。又、この時、ディレイ
回路８８で遅延される時間だけディレイ回路８８はロー
レベルの信号を論理回路８６に出力し続けるため、論理
回路３４の出力はこの間ローレベルになって、シフトレ
ジスタ３５をリセットする。
レスバッファイネーブルＡＤＲＥＮが有効になると、ア
ドレスバッフア４１が動作可能状態となり、共有アドレ
スバス７１にＣＰＵ１１側からのアドレス信号が図６
（Ｎ）に示すように出力される。又、この時、ディレイ
回路８８で遅延される時間だけディレイ回路８８はロー
レベルの信号を論理回路８６に出力し続けるため、論理
回路３４の出力はこの間ローレベルになって、シフトレ
ジスタ３５をリセットする。
【００２６】また、上記した遅延時間後、ディレイ回路
８８の出力がハイレベルになると、論理回路３４の出力
がハイレベルになって、シフトレジスタ３５のリセット
が解除され、メモリのサイクルタイムに相当する時間の
計数を開始する。１クロック後には、シフトレジスタ３
５の端子ＱＡがハイレベルになって、論理回路３８から
制御信号バッファイネーブルＣＯＮＴＥＮが図３（Ｇ）
に示されるように出力される。これにより、制御信号バ
ッファ５１が動作可能状態となり、図３（Ｏ）、図３
（Ｐ）に示すようにチップセレクト信号、リードライト
信号が共有信号線７２、７３に出力される。
８８の出力がハイレベルになると、論理回路３４の出力
がハイレベルになって、シフトレジスタ３５のリセット
が解除され、メモリのサイクルタイムに相当する時間の
計数を開始する。１クロック後には、シフトレジスタ３
５の端子ＱＡがハイレベルになって、論理回路３８から
制御信号バッファイネーブルＣＯＮＴＥＮが図３（Ｇ）
に示されるように出力される。これにより、制御信号バ
ッファ５１が動作可能状態となり、図３（Ｏ）、図３
（Ｐ）に示すようにチップセレクト信号、リードライト
信号が共有信号線７２、７３に出力される。
【００２７】更に２クロック後、（メモリのサイクルタ
イムが２クロック分の場合) 端子ＱＣがハイレベルにな
って、シフトレジスタ３５のＱＡ端子がローレベルにな
って、論理回路３８から出力されているＣＯＮＴＥＮを
ネゲートして、制御信号バッファ５１をディセーブル状
態にすると同時に、読み出しデータラッチ信号生成用の
論理回路群９５がラッチ用パルスを読み出しデータ用バ
スバッファ９１のＣＫ端子に出力し、デュアルポートメ
モリ７から読み出された図３（Ｑ）に示すようなデータ
を読み出しデータ用バスバッファ９１にラッチさせる。
イムが２クロック分の場合) 端子ＱＣがハイレベルにな
って、シフトレジスタ３５のＱＡ端子がローレベルにな
って、論理回路３８から出力されているＣＯＮＴＥＮを
ネゲートして、制御信号バッファ５１をディセーブル状
態にすると同時に、読み出しデータラッチ信号生成用の
論理回路群９５がラッチ用パルスを読み出しデータ用バ
スバッファ９１のＣＫ端子に出力し、デュアルポートメ
モリ７から読み出された図３（Ｑ）に示すようなデータ
を読み出しデータ用バスバッファ９１にラッチさせる。
【００２８】また、この時、シフトレジスタ３５のＱＣ
端子が上記のようにハイレベルになるため、フリップフ
ロップ３６はアクセス応答信号ＡＣＫＡをローレベルに
してＣＰＵＩＩに対してデュアルポートメモリ７からの
データの読み出しが完了したことを知らせると共に、こ
のＡＣＫＡをインバータ８３で極性反転して、アクセス
許可信号出力禁止信号とし、これを論理回路３１に出力
する。これに伴い論理回路３１の出力及びＥＮＡ信号が
ネゲートされ、ＣＰＵ１１側からの共有バスへの信号出
力が全て停止されて、ＣＰＵ１１による共有バスや共有
信号線の占有が開放される。
端子が上記のようにハイレベルになるため、フリップフ
ロップ３６はアクセス応答信号ＡＣＫＡをローレベルに
してＣＰＵＩＩに対してデュアルポートメモリ７からの
データの読み出しが完了したことを知らせると共に、こ
のＡＣＫＡをインバータ８３で極性反転して、アクセス
許可信号出力禁止信号とし、これを論理回路３１に出力
する。これに伴い論理回路３１の出力及びＥＮＡ信号が
ネゲートされ、ＣＰＵ１１側からの共有バスへの信号出
力が全て停止されて、ＣＰＵ１１による共有バスや共有
信号線の占有が開放される。
【００２９】この時点までに、ＣＰＵ１２からのアクセ
ス要求が調停待ちの待機状態にあると、デコーダ２２か
ら出力されるアクセス要求ＲＥＱＢは図３（Ｃ）に示す
ようにローレベルで、メモリ調停回路３からＣＰＵ１２
に出力されるＡＣＫＢは図３（Ｍ）に示すようにハイレ
ベルである。これにより、アクセス許可信号出力禁止信
号が論理回路３１に入力されて、論理回路３１の出力が
ローレベルになつて、アクセス許可ＥＮＡが図３（Ｄ）
に示すようにハイレベルになると、直ちにアクセス許可
信号を生成する論理回路３２の出力はハイレベルにな
り、インバータ８１の出力であるアクセス許可ＥＮＢが
図３（Ｅ）に示すようにローレベルになって、有効にな
ると共に、論理回路３３から出力されるアドレスバッフ
ァイネーブルＡＤＲＥＮも図３（Ｅ）に示すようにロー
レベルとなって有効になる。
ス要求が調停待ちの待機状態にあると、デコーダ２２か
ら出力されるアクセス要求ＲＥＱＢは図３（Ｃ）に示す
ようにローレベルで、メモリ調停回路３からＣＰＵ１２
に出力されるＡＣＫＢは図３（Ｍ）に示すようにハイレ
ベルである。これにより、アクセス許可信号出力禁止信
号が論理回路３１に入力されて、論理回路３１の出力が
ローレベルになつて、アクセス許可ＥＮＡが図３（Ｄ）
に示すようにハイレベルになると、直ちにアクセス許可
信号を生成する論理回路３２の出力はハイレベルにな
り、インバータ８１の出力であるアクセス許可ＥＮＢが
図３（Ｅ）に示すようにローレベルになって、有効にな
ると共に、論理回路３３から出力されるアドレスバッフ
ァイネーブルＡＤＲＥＮも図３（Ｅ）に示すようにロー
レベルとなって有効になる。
【００３０】この時、ディレイ回路８９で遅延される時
間だけディレイ回路８９はローレベルの信号を論理回路
８７に出力し続けるため、論理回路３４の出力はこの間
ローレベルになって、シフトレジスタ３５に対してリセ
ットを行う。上記したアクセス許可ＥＮＢ及びアドレス
バッファイネーブルＡＤＲＥＮが有効になると、アドレ
スバッフア４２が動作可能態となり、ＣＰＵ１２側から
のアドレス信号がアドレスバッファ４２から共有信号線
７２に出力される。しかし、この間、ＣＰＵ１１側はま
だ前のアクセスサイクルを継続して動作している。
間だけディレイ回路８９はローレベルの信号を論理回路
８７に出力し続けるため、論理回路３４の出力はこの間
ローレベルになって、シフトレジスタ３５に対してリセ
ットを行う。上記したアクセス許可ＥＮＢ及びアドレス
バッファイネーブルＡＤＲＥＮが有効になると、アドレ
スバッフア４２が動作可能態となり、ＣＰＵ１２側から
のアドレス信号がアドレスバッファ４２から共有信号線
７２に出力される。しかし、この間、ＣＰＵ１１側はま
だ前のアクセスサイクルを継続して動作している。
【００３１】また、上記した遅延時間後、ディレイ回路
８８の出力がハイレベルになると、論理回路３４の出力
がハイレベルになって、シフトレジスタ３５のリセット
が解除され、デュアルポートメモリのサイクルタイムに
相当する時間の計数を開始する。１クロック後には、シ
フトレジスタ３５の端子ＱＡがハイレベルになって、論
理回路３８から制御信号バッファイネーブルＣＯＮＴＥ
Ｎが図３（Ｇ）に示されるように出力される。これによ
り制御信号バッファ５１が動作可能状態となり、図３
（Ｏ）、図３（Ｐ）に示すようにチップセレクト信号、
リードライト信号が共有信号線７２、７３に出力され
る。ＣＰＵ１１のメモリアクセスサイクルは、このタイ
ミングでようやく完了する。
８８の出力がハイレベルになると、論理回路３４の出力
がハイレベルになって、シフトレジスタ３５のリセット
が解除され、デュアルポートメモリのサイクルタイムに
相当する時間の計数を開始する。１クロック後には、シ
フトレジスタ３５の端子ＱＡがハイレベルになって、論
理回路３８から制御信号バッファイネーブルＣＯＮＴＥ
Ｎが図３（Ｇ）に示されるように出力される。これによ
り制御信号バッファ５１が動作可能状態となり、図３
（Ｏ）、図３（Ｐ）に示すようにチップセレクト信号、
リードライト信号が共有信号線７２、７３に出力され
る。ＣＰＵ１１のメモリアクセスサイクルは、このタイ
ミングでようやく完了する。
【００３２】以下、ＣＰＵ１１からのアクセスの場合と
同様に、更に２クロック後（メモリアクセスタイムが２
クロック分の場合）に、メモリ調停回路３は制御信号バ
ッファイネーブルＣＯＮＴＥＮをネゲートして制御信号
バッファ５２をディセーブル状態にすると同時に、読み
出しデータラッチ信号生成用の論理回路群９５からラッ
チ用パルスを出力し、デュアルポートメモリ７から読み
出されたデータを読み出し、読み出しデータ用バスバッ
ファ９２にラッチする。また、アクセス応答信号生成用
のフリップフロップ３７からＡＣＫＢを出力して、ＣＰ
Ｕ１２に対してデュアルポートメモリ７からのデータの
読み出しが完了したことを知らせると共に、アクセス許
可信号生成用の論理回路３２に対してアクセス許可信号
出力禁止信号をインバータ８５から送出する。これに伴
い論理回路３２の出力及びアクセス許可ＥＮＢがネゲー
トされ、ＣＰＵ１２側からの共有バスへの信号出力が全
て停止される。
同様に、更に２クロック後（メモリアクセスタイムが２
クロック分の場合）に、メモリ調停回路３は制御信号バ
ッファイネーブルＣＯＮＴＥＮをネゲートして制御信号
バッファ５２をディセーブル状態にすると同時に、読み
出しデータラッチ信号生成用の論理回路群９５からラッ
チ用パルスを出力し、デュアルポートメモリ７から読み
出されたデータを読み出し、読み出しデータ用バスバッ
ファ９２にラッチする。また、アクセス応答信号生成用
のフリップフロップ３７からＡＣＫＢを出力して、ＣＰ
Ｕ１２に対してデュアルポートメモリ７からのデータの
読み出しが完了したことを知らせると共に、アクセス許
可信号生成用の論理回路３２に対してアクセス許可信号
出力禁止信号をインバータ８５から送出する。これに伴
い論理回路３２の出力及びアクセス許可ＥＮＢがネゲー
トされ、ＣＰＵ１２側からの共有バスへの信号出力が全
て停止される。
【００３３】本実施の形態によれば、一方のＣＰＵ１１
が占有する共有バス７１、７４や信号線７２、７３の占
有時間をシフトレジスタ３５がカウントするメモリサイ
クルタイムに合わせ、このＣＰＵ１１のメモリアクセス
サイクルが終了する１クロック前に、即ちＣＰＵ１１の
デュアルポートメモリ７からのデータ読み出しが完了と
すると、フリップフロップ３６から出力されるアクセス
応答ＡＣＫＡをインバータ８３で反転してハイレベルの
アクセス許可信号出力禁止信号を作成し、これを論理回
路３１に出力して、アクセス許可信号をローレベルにす
ることにより、直ちに共有バスを開放することができる
と共に、この時点で、ＣＰＵ１２側が調停待ちであれ
ば、直に論理回路３２の出力をハイレベルとしてＣＰＵ
１２のアクセス許可ＥＮＢを出力することができるた
め、その結果、ＣＰＵ１２の調停待ち時間が前記１クロ
ック分削減され、直ちにデュアルポートメモリ７にアク
セスすることができ、デュアルポートメモリ７に対する
高速のデータ読み出し書き込みが可能になる。
が占有する共有バス７１、７４や信号線７２、７３の占
有時間をシフトレジスタ３５がカウントするメモリサイ
クルタイムに合わせ、このＣＰＵ１１のメモリアクセス
サイクルが終了する１クロック前に、即ちＣＰＵ１１の
デュアルポートメモリ７からのデータ読み出しが完了と
すると、フリップフロップ３６から出力されるアクセス
応答ＡＣＫＡをインバータ８３で反転してハイレベルの
アクセス許可信号出力禁止信号を作成し、これを論理回
路３１に出力して、アクセス許可信号をローレベルにす
ることにより、直ちに共有バスを開放することができる
と共に、この時点で、ＣＰＵ１２側が調停待ちであれ
ば、直に論理回路３２の出力をハイレベルとしてＣＰＵ
１２のアクセス許可ＥＮＢを出力することができるた
め、その結果、ＣＰＵ１２の調停待ち時間が前記１クロ
ック分削減され、直ちにデュアルポートメモリ７にアク
セスすることができ、デュアルポートメモリ７に対する
高速のデータ読み出し書き込みが可能になる。
【００３４】この効果は、使用するデュアルポートメモ
リ７が高速であればあるほど、デュアルポートメモリ７
からのデータ読み出し完了時間が早まるため、先にアク
セスしたＣＰＵ１１の共有バスの占有時間が減少して、
有効となる。又、本例では、ＣＰＵ１１側のアクセス許
可信号がなくなっても、デュアルポートメモリ７から読
み出されたデータは読み出しデータ用バスバッファ９１
にラッチされているため、ＣＰＵ１１は共有バスを開放
した後も、読み出しデータ用バスバッファ９１からデー
タを読み出して処理をすることができ、デュアルポート
メモリ７に対する高速のデータ読み出し書き込みを可能
としても、他の処理に悪影響が出ないようにすることが
できる。
リ７が高速であればあるほど、デュアルポートメモリ７
からのデータ読み出し完了時間が早まるため、先にアク
セスしたＣＰＵ１１の共有バスの占有時間が減少して、
有効となる。又、本例では、ＣＰＵ１１側のアクセス許
可信号がなくなっても、デュアルポートメモリ７から読
み出されたデータは読み出しデータ用バスバッファ９１
にラッチされているため、ＣＰＵ１１は共有バスを開放
した後も、読み出しデータ用バスバッファ９１からデー
タを読み出して処理をすることができ、デュアルポート
メモリ７に対する高速のデータ読み出し書き込みを可能
としても、他の処理に悪影響が出ないようにすることが
できる。
【００３５】
【発明の効果】以上記述した如く請求項１、２の発明の
メモリ調停回路によれば、一方のＣＰＵのデュアルポー
トメモリへのアクセスサイクルが完了する前に、他方の
ＣＰＵがこのデュアルポートメモリにアクセスすること
ができ、この分データの読み出し書き込みを高速化する
ことができる。
メモリ調停回路によれば、一方のＣＰＵのデュアルポー
トメモリへのアクセスサイクルが完了する前に、他方の
ＣＰＵがこのデュアルポートメモリにアクセスすること
ができ、この分データの読み出し書き込みを高速化する
ことができる。
【００３６】請求項３、４、５の発明のメモリ調停回路
によれば、一方のＣＰＵのデュアルポートメモリからの
読み出しが完了すると直ちに、他方のＣＰＵがこのデュ
アルポートメモリにアクセスすることができ、この分デ
ータの読み出し書き込みを高速化することができる。
によれば、一方のＣＰＵのデュアルポートメモリからの
読み出しが完了すると直ちに、他方のＣＰＵがこのデュ
アルポートメモリにアクセスすることができ、この分デ
ータの読み出し書き込みを高速化することができる。
【００３７】請求項６の発明の電子回路によれば、デュ
アルポートメモリに対するデータの読み書きを含んだデ
ータ処理を高速化することができる。
アルポートメモリに対するデータの読み書きを含んだデ
ータ処理を高速化することができる。
【図１】本発明のメモリ調停回路を搭載した電子回路の
一実施の形態を示したブロック図。
一実施の形態を示したブロック図。
【図２】図１に示したメモリ調停回路３の詳細例を示し
た回路図。
た回路図。
【図３】図１に示したメモリ調停回路の動作を示したタ
イミングチャート。
イミングチャート。
【図４】従来のメモリ調停回路を搭載した電子回路の構
成例を示したブロック図。
成例を示したブロック図。
【図５】図４に示したメモリ調停回路３の詳細例を示し
た回路図。
た回路図。
【図６】図４に示したメモリ調停回路の動作を示したタ
イミングチャート。
イミングチャート。
３ メモリ調停回路 ７ デュアルポートメモリ ８ クロック供給源 １１、１２ ＣＰＵ ２１、２２ デコーダ ３１、３２、３３、３４、３８、４６、４７、８６、８
７、９３、９４ 論理回路 ３５ シフトレジスタ ８０、８１、８２、８３、８４、８５ インバータ ３６、３７ フリップフロップ ４１、４２ アドレスバッファ ８８、８９ ディレィ回路 ５１、５２ 制御信号バッファ ６１、６２ 書き込みデータ用バスバッファ ７１ 共有アドレスバス ７２ 共有信号線 ７３ 共有リードライト信号線 ７４ 共有データバス ９１、９２ 読み出しデータ用バスバッファ ９３、９４ 論理回路 ９５ 論理回路群
７、９３、９４ 論理回路 ３５ シフトレジスタ ８０、８１、８２、８３、８４、８５ インバータ ３６、３７ フリップフロップ ４１、４２ アドレスバッファ ８８、８９ ディレィ回路 ５１、５２ 制御信号バッファ ６１、６２ 書き込みデータ用バスバッファ ７１ 共有アドレスバス ７２ 共有信号線 ７３ 共有リードライト信号線 ７４ 共有データバス ９１、９２ 読み出しデータ用バスバッファ ９３、９４ 論理回路 ９５ 論理回路群
Claims (6)
- 【請求項１】 ２個のＣＰＵと、 ２個のＣＰＵの前記デュアルポートメモリに対するアク
セス順序を共通バスを占有させるＣＰＵを決定すること
により調停するメモリ調停回路において、 前記デュアルポートメモリに先にアクセスしたＣＰＵの
アクセスサイクルの終了に先駆けて、このＣＰＵの占有
から前記共通バスを開放する調停手段を具備したことを
特徴とするメモリ調停回路。 - 【請求項２】 前記調停手段は前記デュアルポートメモ
リに先にアクセスしたＣＰＵの占有から前記共通バスを
開放した際に、調停待ちの他のＣＰＵがあると、直ちに
このＣＰＵに前記共通バスを占有させる制御を行うこと
を特徴とした請求項１記載のメモリ調停回路。 - 【請求項３】 ２個のＣＰＵと、 ２個のＣＰＵの前記デュアルポートメモリに対するアク
セス順序を共通バスを占有させるＣＰＵを決定すること
により調停するメモリ調停回路において、 前記デュアルポートメモリに先にアクセスしたＣＰＵの
前記デュアルポートメモリからのデータの読み出しが完
了すると直ちにこのＣＰＵの占有から前記共通バスを開
放し、この時、調停待ちの他のＣＰＵがあると、直ちに
このＣＰＵに前記共通バスを占有させるようにする制御
を行う調停手段を具備したことを特徴とするメモリ調停
回路。 - 【請求項４】 前記デュアルポートメモリからＣＰＵに
より読み出されたデータをラッチするラッチ回路をＣＰ
Ｕ毎に設け、 前記調停手段は前記データの読み出しが完了したＣＰＵ
の前記共通バスの占有を開放する前に、前記ラッチ回路
に読み出しデータをラッチさせる制御を行うことを特徴
とする請求項３記載のメモリ調停回路。 - 【請求項５】 前記ＣＰＵは前記共通バスからその占有
を開放された後も、前記ラッチ回路にラッチされたデー
タを読み込むことを特徴とする請求項４記載のメモリ調
停回路。 - 【請求項６】 ２個のＣＰＵと、 これら２個のＣＰＵがアクセスするデュアルポートメモ
リと、 前記２個のＣＰＵが前記デュアルポートメモリにアクセ
スする順番を調停する請求項１乃至５いずれか１記載の
メモリ調停回路とを具備したことを特徴とする電子回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21820396A JPH1063566A (ja) | 1996-08-20 | 1996-08-20 | メモリ調停回路及び電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21820396A JPH1063566A (ja) | 1996-08-20 | 1996-08-20 | メモリ調停回路及び電子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1063566A true JPH1063566A (ja) | 1998-03-06 |
Family
ID=16716245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21820396A Withdrawn JPH1063566A (ja) | 1996-08-20 | 1996-08-20 | メモリ調停回路及び電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1063566A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008117001A (ja) * | 2006-10-31 | 2008-05-22 | Matsushita Electric Works Ltd | 共有メモリインターフェイス |
-
1996
- 1996-08-20 JP JP21820396A patent/JPH1063566A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008117001A (ja) * | 2006-10-31 | 2008-05-22 | Matsushita Electric Works Ltd | 共有メモリインターフェイス |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |