JP2005523536A - シングルポートメモリ装置へのアクセスを実行する方法、メモリアクセス装置、集積回路装置、および集積回路装置を使用する方法 - Google Patents

Abstract

ハンドシェイキングプロトコルを用いる必要性なしにシングルポートＲＡＭ（１３）にアクセスするためのアービタ（１５）が提案される。これにより、シングルポートＲＡＭ（１３）への同時読み取りアクセスおよび書き込みアクセスが可能になる。全ての書き込みアクセスは、同時読み取りアクセスがあるかどうかアービタ（１５）が検知できるように遅延される。読み取りアクセスがあると、その読み取りアクセスは書き込みアクセスが完了するまで遅延される。

Description

本発明は、シングルポートメモリ装置へのアクセスを実行する方法に関する。さらに、本発明は、メモリアクセス装置、集積回路装置、および集積回路装置を使用する方法に関する。

一般的にランダムアクセスメモリ装置（ＲＡＭ）は、スタティックランダムアクセスメモリ（ＳＲＡＭ）またはダイナミックランダムアクセスメモリ（ＤＲＡＭ）として入手可能である。主な違いは、後者は動作方法においてリフレッシュサイクルを必要とすることである。

高い処理速度を要求するほとんどのアプリケーションにとって、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は高い処理性能および高いパッケージ密度や集積密度を達成するためには適当な選択肢である。ＤＲＡＭセルは通常、他の周知のメモリセルと比べてサイズが小さく、故に高いパッケージ密度を可能にする。原理的にウェハまたはチップのユニットエリアにパックできるＤＲＡＭセルの量は、他のメモリセルで達成できる量を上回る。デュアルポートＤＲＡＭおよびシングルポートＤＲＡＭが入手可能である。

しかし、一般的にＤＲＡＭセルの処理速度は他のメモリセルより遅い。このような不利益は、ＤＲＡＭへのアクセス時間を削減するためにデュアルポートＤＲＡＭを用いて、これによりＤＲＡＭベースの装置の処理性能を向上させることによってある程度解消できる。通常同期することがない、異なる種類のプロセスは独立してＤＲＡＭ装置にアクセスすることができるため、デュアルポートＤＲＡＭの処理速度は著しく向上する。同じクロックサイクルにおけるデュアルポートＤＲＡＭの異なるポート上の異なるプロセスが、デュアルポートＤＲＡＭ装置の同じアドレスにアクセスする場合のみには注意が必要である。このような目的のために、つまり同じクロックサイクルにおいてどちらのポートにも同じアドレスへのアクセスリクエストが同時にされている場合のために、通常制御回路が実装され、デュアルポートＤＲＡＭへのアクセスを制御する。そのような手段は、例えばデュアルポートＤＲＡＭに用いられる調停回路ついて米国特許第６，０７８，５２７号明細書に、またデュアルポートＤＲＡＭに用いられるアドレス衝突検知器について米国特許第５，７８１，４８０号明細書に記載されている。参照した先行技術文献の記載は、アクセスリクエストが衝突したときにどのポートに優先権があるかを決定するために、制御回路によってマッチ信号が発生されることを意味している。しかし、このような決定は２つのポートを持つＤＲＡＭ、つまりデュアルポートＤＲＡＭの特別なデマンドに従ってケースバイケースで行われることである。マッチ信号は特別なアクセスリクエストを考慮することなしに生成される。優先権の決定は、アクセスリクエストの種類とは独立して成される。

しかし、デュアルポートＤＲＡＭには、特にＲＡＭの特定のアプリケーション、例えば特定用途向け集積回路（ＡＳＩＣ）について、深刻な不利益がいくつかある。エリアおよび電力消費に関連し、シングルポートＲＡＭ（ＤＲＡＭでもＳＲＡＭでもよい）は、ＡＳＩＣのいくつかのアプリケーションでは特に有用であり、チップ上に実装する必要がある。シングルポートＲＡＭの電力消費は、低電流のため、デュアルポートＲＡＭの１０倍も低い。さらに、デュアルポートＲＡＭではシングルポートＲＡＭと比べて最大２倍のＲＡＭセルが必要であり、よってチップ上のエリア消費の著しい増加やコストの増加を引き起こし、回路設計上の要求を高くする。

シングルポートＲＡＭの唯一の不利益は、非同期プロセスの同時アクセスを通常認めないことである。デュアルポートＲＡＭ内の非同期プロセスの衝突は通常、同じクロックサイクル内で同じアドレスに対しアクセスのリクエストがある場合にのみ起こるのに対し、シングルポートＲＡＭへの非同期プロセスの同時アクセスは全般に渡って制御する必要がある。よって、シングルポートＲＡＭでは、信号の復号および非同期プロセスがシングルポートＲＡＭにアクセスする際の衝突検知のために追加回路が必要となる。特に、シングルポートＲＡＭを使用できるようにするため、および書き込みアクセスおよび読み取りアクセスは互いに非同期である２つの異なるプロセスによって制御されるため、データを失わずにＲＡＭアクセスが正しく行われるように、アービタが注意を払う必要がある。このため、シングルポートＲＡＭに必要な追加回路は、上に述べたような理由により、デュアルポートＲＡＭに必要なものとは実質的に異なる。

米国特許第６，２５９，６３４号明細書では、シングルポート１−ＴＤＲＡＭ（トランジスタが１つのＤＲＡＭ）が、改良設計された読み取りセンスアンプと共に動いて、単一のクロックサイクル内で読み取りアクセスおよび書き込みアクセスのどちらをも行う。従って、デュアルポートＤＲＡＭをエミュレートする、擬似的デュアルポート１−ＴＤＲＡＭが構成される。このため、やはり２つのライン、つまり読み取りグローバルビットラインおよび書き込みグローバルビットライン、が読み取りアクセスと書き込みアクセスの両方を単一のクロックサイクル中で効果的に行うために、読み取りセンスアンプに結合される。このようなソリューションは依然として、通常高いクロックレートで動作するクロックサイクルに依存しており、よって依然としてエネルギー消費が比較的高い。さらに、このようなソリューションは、アクセスの種類とは関係なくＤＲＡＭへの同時アクセスを保証するために、事実上依然として２つのラインを持つデュアルポートＤＲＡＭの原理に依存している。

米国特許第６，１４４，６０４号明細書では、やはり単一のクロックサイクルで動作するシングルポートＲＡＭ装置が記載されている。ここでは、入力アクセスと出力アクセスの衝突に備えて「先入れ先出し」（ＦＩＦＯ）バッファが用いられている。衝突が起きると、入力ワードと出力ワードの一方がメモリ装置およびＦＩＦＯバッファの各ポートの間で受け渡される。やはりアクセスの種類が読み取りか、書き込みかに関わらず、ＦＩＦＯバッファではアクセスリクエストは遅延される。従って、読み取りプロセスと書き込みプロセスは、同じ共通のクロックレートで実行される。

米国特許第５，７０６，４８２号明細書では、シングルポートＲＡＭへの書き込みリクエストと読み取りリクエストの同時履行を調停するためのアービタ部分が提供されている。アービタ部分は、書き込みリクエストと読み取りリクエストが衝突した場合に備えて、書き込みリクエストのための書き込みバッファと、読み取りリクエストのための読み取りバッファとを提供している。このような概念はデータの中間バファリングに依存しており、シングルポートＲＡＭへのダイレクトアクセスを許可するのではなく、書き込みバッファへの／読み取りバッファへからの継続的なデータのフローを保証することを目的としている。調停は、書き込みリクエストおよび読み取りリクエストの同時履行を考慮してケースバイケースで行われてものの、依然としてリクエストの種類には関係がない。米国特許第６，１４４，６０４号明細書で述べられた概念と似て、米国特許第５，７０６，４８２号明細書の概念は「先入れ先出し」ルールに依存し、アクセスリクエストの優先順位をケースバイケースでタイミングデマンドのみに関して決定している。優先順位の決定は、リクエストが書き込みリクエストであるか、読み取りリクエストであるかには関係なく成される。

このように、参照した先行技術文献のすべてにおいて、大きな不利益が存在する。これらの文献は、「リクエストと認可の原則」にしたがって動き、よっていわゆる「ハンドシェイキングプロトコル」を必要とするアービタを記載している。この原理はさらに、単一で速い外部クロックレートを用いている。このようなクロックレートはリクエストをサンプリングするため、およびアービタがＲＡＭに対してアクセスを行うことを１つのプロセスに許可したとき認可応答を発生することのために用いられる。しかし、ハンドシェイキングプロトコルの使用は、速さを処理するには不完全であり、よって数ＭＨｚの範囲でより速いクロックを必要とする。例えば、２倍速いクロックでは、一般的に言って電力消費も２倍になる。このようなアービタの原理は、特に電力消費が重要事項であるＡＳＩＣでは適当でない。

本発明はこれにより提供されるものであり、その目的は、シングルポートメモリ装置へのアクセスが効果的な方法で制御され、同時アクセスの衝突およびデータの損失が防げるような、シングルポートメモリ装置へのアクセスを実行するための方法と、このような方法を実行するための装置と、このような装置の使用方法を特定することにある。

方法については、シングルポートメモリ装置へのアクセスを実行するための方法によって目的は解決される。本発明は、アクセスを制御するためのメモリアクセス装置を提供する過程と、高い優先順位を持つ第１のアクセス信号を第１のクロックレートで処理する過程と、低い優先順位を持つ第２のアクセス信号を第２のクロックレートで処理する過程と、を備え、ここで第１のクロックレートは第２のクロックレートより大きく、さらに高い優先順位を持つ第１のアクセス信号にメモリ装置へのダイレクトアクセスを与える過程と、高い優先順位を持つ第１のアクセス信号を適切に遅延して、メモリ装置のデマンドに従ったアクセスタイミングを発生する過程と、と備える。

高い優先順位を持つ第１のアクセス信号のメモリ装置へのダイレクトアクセスは、高い優先順位を持つアクセス信号がメモリアクセス装置に処理されることなくメモリ装置にアクセスするときに達成される。メモリアクセス装置内で処理されるこれら高い優先順位を持つ第１のアクセス信号に関する本発明の概念として、メモリ装置へのダイレクトアクセスが提供される、つまり、これら高い優先順位を持つ第１のアクセス信号はメモリアクセス装置を通してパイプランされ、メモリ装置にダイレクトに送られる。特に、高い優先順位を持つ第１のアクセス信号がメモリ装置へダイレクトアクセスを行うために、「ハンドシェイキングプロトコル」やリクエスト／認可の概念は全く必要がない。

提案された方法ではリクエスト／認可が必要ないため、高い優先順位を持つ第１のアクセス信号は、第２のクロックレートより大きい第１のクロックレートで処理されるが、その後はより遅いレートでメモリ装置に提供される。特に、高い優先順位のアクセス信号は、メモリ装置のデマンドに従ってアクセスタイミングを発生するために適当に遅延される。さらに、低い優先順位を持つ第２のアクセス信号の処理は通常、第１のクロックレートより遅い第２のクロックレートで行われる。これらの手段により、消費電力の削減が行われ、さらに、リクエスト／認可や「ハンドシェイキングプロトコル」が必要ないため、メモリ装置へのアクセスを制御するための手間が少なくてよい。これにより、処理効率が向上するという効果がある。

さらに、通常第１のアクセス信号に高い優先順位が与えられる。特に、このように高い優先順位は、複雑な処理デマンドの信号に与えられ、低い優先順位はより複雑でない処理デマンドのアクセス信号に与えられる。

特に好ましい構成では、高い優先順位を持つ第１のアクセス信号は例えば書き込みイネーブル信号のような書き込み信号である。さらに好ましい構成では、低い優先順位の第２のアクセス信号は特に、例えば読み取りイネーブル信号などの読み取り信号である。

本発明の分野における先行技術から周知の方法は通常、ケースバイケースのアクセス信号の優先順位に関する決定に依存しており、特に先入れ先出し概念に依存している。しかし、提案されている発明の主な概念は、高い優先順位を第１のアクセス信号に通常与え、例えば上に書き込み信号、特に書き込みイネーブル信号と記載した、高い優先順位を持つ第１のアクセス信号にメモリ装置へのダイレクトアクセスを与える。従って、どんな場合でも、所定の高い優先順位を持つ第１のアクセス信号は、他のアクセス信号のアクセスリクエストに関わらず、メモリ装置へのダイレクトアクセスを与えられる。提案された方法によれば、低い優先順位の第２のアクセス信号は、高い優先順位を持つ第１のアクセス信号の第１のクロックレートより遅い第２のクロックレートで処理され、低い優先順位を持つ第２のアクセス信号のアクセスリクエストは、高い優先順位を持つ第１のアクセス信号が待ち状態および／または処理中のときはいつでも遅延されるかあるいはバッファされる。高い優先順位を持つ第１のアクセス信号のアクセスリクエストは、高い優先順位を持つ第１のアクセス信号が低い優先順位を持つ第２のアクセス信号のクロックレートより高いクロックレートで処理されるときに、メモリアクセス装置によって検知される、すなわち低い優先順位を持つ第２のアクセス信号の２つの連続したアクセスリクエストの間には、高い優先順位を持つ第１のアクセス信号のアクセスリクエストが少なくとも１つ存在する。

シングルポートメモリ装置へのアクセスのために、高い優先順位を持つ第１のアクセス信号は、メモリ装置のデマンドに従ってアクセスタイミングを発生するために適切に遅延される。従って、提案された方法によれば、一般的にシングルポートメモリ装置へのアクセスは、速い第１のクロックレートより遅い、第２のクロックレートで行われる。

これにより、メモリアクセス装置、メモリ装置、集積回路装置、そしてシングルポートメモリ装置およびメモリアクセス装置を有するその他のモジュールの電力消費の著しい削減が達成できる。このような効果は、特定用途向け集積回路（ＡＳＩＣ）、特にディスプレイ処理やディスプレイドライバに関するアプリケーションにおいて、特に重要である。

さらに、特に好ましい構成では、第１の速いクロックレートはメモリアクセス装置には関わりない外部クロックレートであり、および第２の遅いクロックレートはメモリアクセス装置の内部クロックレートであることが示される。内部クロックレートはメモリアクセス装置が実装されているチップによって供給されてもよい。外部クロックレートはメモリアクセス装置が実装されているものとは異なる他のチップによって供給されてもよい。さらに、第１および第２のクロックレートはどちらも外部クロックレートであってよく、またはどちらも内部クロックレートであってよい。クロックは、各クロックレートを発生するのに適している発振器、プロセッサ、または回路またはチップなどでよい。

提案された方法のさらに発展した構成が、従属の方法請求項に概説されている。

高い第１のクロックレートで処理された、高い優先順位を持つ第１のアクセス信号にメモリ装置へのダイレクトアクセスが与えられると、低い優先順位を持つ第２のアクセス信号が遅い第２のクロックレートで効果的に処理される。特に、低い優先順位のアクセス信号のメモリ装置へのアクセスは通常与えられる。しかし、高い優先順位を持つ第１のアクセス信号のアクセスが準備状態であるとき、および／または処理中である時にはアクセスは与えられない。この特徴により、高い優先順位を持つ第１のアクセス信号のメモリ装置へのダイレクトアクセスが保証される。

効果的なことに、低い優先順位を持つ第２のアクセス信号にメモリ装置へのアクセスが与えられない場合には、第２のアクセス信号はバックアップされる。バックアップにおいては、低い優先順位を持つ第２のアクセス信号はバッファされ、遅延され、適当な手段によって記憶される。

効果的なことに、低い優先順位を持つ第２のアクセス信号のメモリ装置へのアクセスが与えられない場合には、高い優先順位を持つ第１のアクセス信号によってメモリ装置へのダイレクトアクセスが成される。特に、このような場合、高い優先順位を持つ第１のアクセス信号によるメモリ装置へのアクセスが完了すると、低い優先順位を持つ第２のアクセス信号によってアクセスが成される。効果的なことに、高い優先順位を持つ第１のアクセス信号によるアクセスの完了は、完了を示すアクセス信号または各信号の立ち下がり端によって示される。同じ立ち下がり端が、低い優先順位を持つ第２のアクセス信号のアクセスを導入するのに適当である。このような特徴により、特に簡単な処理が可能になる。

メモリ装置のデマンドに従ったアクセスタイミングを発生するため、選択用に示される多くの遅延期間から選択し、高い優先順位を持つ第１のアクセス信号を適切に遅延することが好ましい。特に、この目的のためには、抵抗−キャパシタ素子またはバッファのチェインが適当である。

提案された方法の好適な構成では、高い優先順位を持つ第１のアクセス信号の第１の外部クロックレートおよび低い優先順位を持つ第２のアクセス信号の第２の内部クロックレートは、高い優先順位を持つ第１のアクセス信号の２つの連続するアクセスの間のタイムギャップが、低い優先順位を持つ第２のアクセス信号のアクセスをその間に完了できるのに十分な幅を持つようにされている。この方法により、高い優先順位を持つ第１のアクセス信号のアクセスが完了した後で、低い優先順位を持つ第２のアクセス信号の少なくとも１つのアクセスを導入することが可能になる。これにより、低い優先順位を持つ第２のアクセス信号が望まないほど大きく遅延されることが回避される。

装置に関しては、目的は、シングルポートメモリ装置への制御されたアクセスを実行するためのメモリアクセス装置によって達成される。本発明によれば、メモリアクセス装置は、高い優先順位を持つ第１のアクセス信号を第１のクロックレートで処理するための第１のパスと、低い優先順位を持つ第２のアクセス信号を第２のクロックレートで処理するための第２のパスアセンブリを備え、第１のクロックレートは第２のクロックレートより大きく、さらに高い優先順位を持つ第１のアクセス信号に、メモリ装置へのダイレクトアクセスを与える制御アセンブリと、メモリ装置のデマンドに従ってアクセスタイミングを発生する高い優先順位を持つ第１のアクセス信号を適当に遅延するための遅延アセンブリと、を備える。

第１のまたは第２のパスは、互いに機能的に接合され、特にアセンブリを形成する多くのエレメントとして構成される。提案された装置のさらに発展した構成が従属の装置請求項に概説されている。

特に、第１および／または第２のパスは多くの制御エレメント、特に論理ゲートおよび／またはフリップフロップ、を有し、これらは互い同士、および入力インタフェースや出力インタフェースに、機能的に接続されている。

最も効果的なことに、少なくとも第２のパスは、バックアップ機能を実行する記憶エレメントを有している。適当なエレメント、例えばフリップフロップをバックアップ機能のために用いることができる。

提案されているメモリアクセス装置は特に、遅延アセンブリおよび／またはアクセスアドレスを受け取る少なくとも一つの入力を効果的に有する制御アセンブリと、アクセス信号および／またはＲＡＭ選択信号を送信する出力インタフェースとを備える。効果的なことに、このような制御アセンブリは、高い優先順位を持つ第１のアクセス信号のアクセスが準備中および／または処理中である場合低い優先順位を持つ第２のアクセス信号を第２のパスへ伝え、高い優先順位を持つ第１のアクセス信号のメモリ装置へのダイレクトアクセスを保証する。このため、上述の通り、少なくとも第２のパスは低い優先順位を持つ第２のアクセス信号のバックアップ機能のための記憶エレメントを有している。

好ましくは、第１のクロックレート外部クロックレートであり、第２のクロックレートは内部クロックレートである。

特に、提案されたメモリアクセス装置は、単一の外部クロックレート入力のみを有してもよい。最も効果的には、書き込みイネーブル信号が単一の外部クロックレート入力で供給され、読み取りイネーブル信号が内部クロックレートで供給される。さらに、どちらのクロックレートも外部クロックレートでよく、またどちらのクロックレートも内部クロックレートでよい。

さらに、装置に関し、目的は集積回路装置によって達成される。本発明によれば、集積回路は、シングルポートメモリ装置と、第１のクロックレートを供給する手段と、第２のクロックレートを供給するための単一のクロックレート入力と、シングルポートメモリ装置にアクセスするための上述のメモリアクセス装置とを備える。

第１のクロックレートは第２のクロックレートより大きいことに注意が必要である。特に、第１のクロックレートを供給する手段は、内部タイミングコントローラを有する。さらに、単一のクロックレート入力は、外部クロックレートを供給する。

好適な構成では、提案された集積回路装置は、個別にアドレス指定可能な多くのシングルポートメモリ装置をさらに有する。さらに、提案された集積回路装置は、多くのメモリアクセス装置を備え、各シングルポートメモリ装置はこの多くのメモリアクセス装置の一つに関連づけられる。特に、多くのメモリアクセス装置のメモリアクセス装置は、すべて同一である。

本発明によれば、提案された集積回路装置は、効果的にはディスプレイ装置アクセスするため、またはディスプレイドライバと共に使用するための、特定用途向け集積回路装置として使用される。電力消費はこのような使用法の主な効果である。

要約すれば、シングルポートメモリ装置へのアクセスを実行する方法およびシングルポートメモリ装置への制御されたアクセスを実行するメモリアクセス装置が提案される。提案された方法および装置は、リクエスト／認可または「ハンドシェイキングプロトコル」を必要とすることなくシングルポートＲＡＭへアクセスすることを可能にする。提案された発明概念は、デュアルポートＲＡＭのように同時に読み取りおよび書き込みを行うことを可能にする。高い優先順位を持つ第１のアクセス信号、特に書き込み信号は、メモリ装置のデマンドに従ったアクセスタイミングを発生するために遅延される。さらに、このような遅延は、低い優先順位を持つ第２のアクセス信号の同時アクセスリクエストが待ち状態であるかどうかを検知する時間を与える。提案された発明概念の好適な構成によれば、アクセスは、高い優先順位を持つ第１のアクセス信号のアクセスが準備中および／または処理中である場合を除いて、常に低い優先順位を持つ第２のアクセス信号に与えられる。このような場合、高い優先順位を持つ第１のアクセス信号のアクセスの圧縮が完了するまで、低い優先順位を持つ第２のアクセス信号はバックアップされる。

本発明の好適な実施形態が、添付の図面を参照した詳細な記述の中で記載される。これらは、本発明の概念を好適な実施形態の詳細な記載に関連して、および従来技術と比較して、明らかにするための例を示すことを意図している。本発明の好適な実施形と考えられるものが示され記載されているが、本発明の主旨から逸脱することなく、形式上あるいは細部において様々な修正および変更が行えることはもちろん理解されよう。よって、本発明は、本明細書に示されたり記載されたりする具体的な形や細部に限定されてはならず、また本明細書に開示され、請求項に記載されている本発明全体を下回る範囲に限定されてはならない。さらに、本発明を開示する明細書、図面、および請求項中に記載された特徴は、一つずつであっても、組み合わせても、本発明にとって不可欠なものである。

図１の集積回路装置１０の好適な実施形態は、特定用途向け集積回路（ＡＳＩＣ）１１内でディスプレイ装置１２の制御をサポートするために用いられる。特に、集積回路装置１０は、多くのシングルポートメモリ装置１３を有する。この実施形態では、２２のシングルポートＳＲＡＭ１３が備えられ、メモリバンクを構成している。ＳＲＡＭのメモリバンクは、読み取り機能１４を実行してデータをディスプレイ装置１２から読み取るために用いられる。多くのシングルポートＳＲＡＭ１３のそれぞれは、以下でアービタと称される、２２のメモリアクセス装置１５の一つに関連している。一般的に、ＳＲＡＭ１３のそれぞれに対するアクセス１６ａは低い優先順位の読み取り信号１６に与えられ、アービタ１５の１つによってパイプライン処理されＳＲＡＭ１３の一つに送られる。読み取りアクセスのリクエストは、ライン１６ａによって示される。読み取りプロセスおよび書き込みプロセスは同期されることなく、同期しない異なるクロックレートを用いる。よってアクセス制御はアービタ１５のアービタバンクによって実行される。

このような読み取りアクセス１６ａは、書き込み信号１７のアクセス１７ａが準備中である、および／または処理中である場合を除き、１以上のアービタ１５によりパイプライン処理され、１以上のＳＲＡＭ１３によって実行される。書き込みアクセスはライン１７ａによって示される。ＳＲＡＭ１３の１つへのダイレクトアクセスは常に高い優先順位を持つように割り当てられており、よって各アービタ１５によって、ＳＲＡＭ１３の１つへのダイレクトアクセスとしてパイプライン処理されるため、読み取り信号１６の同時読み取りアクセス１６ａが書き込み信号１７の書き込みアクセス１７ａと衝突した場合、読み取り信号１６の読み取りアクセス１６ａは遅延されバックアップされる。読み取り信号１６は、高い優先順位の書き込み信号１７と比べて低い優先順位を持つため、アービタ１５によって各ＳＲＡＭ１３にパイプライン処理されるにせよ、その代わりまたはそれに追加して、ライン１７ｂによって示されるようにアービタ１５のパイプライン処理が成されないにせよ、高い優先順位の書き込み信号１７には常にダイレクトアクセスが与えられる。書き込み信号１７の、書き込みアクセス１７ａ、１７ｂの高い優先順位は、ライン１７ａおよび１７ｂ上の矢印がアービタ参照符号１５またはＳＲＡＭ参照符号１３のどちらかに直接コンタクトすることによって示される。読み取り信号１６の読み取りアクセス１６ａの低い優先順位は、図の中で、読み取りアクセス参照符号１６ａとアービタ符号１５の間のギャップによって示される。

外部タイミングコントローラ１８、特にカスタマサイドからのタイミングコントローラは、メモリバンクのＲＡＭ１３にピクセル単位の書き込みを行うために用いられる。この特定の実施形態中でＲＡＭに書き込むために用いられるクロックレートは、必要なアプリケーションのために約５ＭＨｚにセットされる。よって、概ね２００ｎｓ毎に、書き込み信号１７でＲＡＭ書き込みアクセス１７ａ、１７ｂが実行される。最大書き込み周波数は温度、電圧、および実行プロセスの特定の仕様に依存する。このプロセスは、ＲＡＭ装置１３へのアクセスを遅延するのに適当な、例えばＲＣ素子などの遅延素子に依存して、遅い、名目的な速さ(slow、nominal of fast)に調整することができる。特に、唯一の外部クロックレート入力インタフェース１９がＡＳＩＣ１０に備えられる。

さらに、書き込みプロセス１７ａ、１７ｂのクロックレートより遅いクロックレートを用いる内部タイミングコントローラ９は、メモリバンクの全てのＳＲＡＭ１３を読み取ることが可能である。これにより、読み取りプロセスはイネーブルとなり、ディスプレイ１２の全体のラインを構築する。この特定の実施形態の読み取りクロックは、６２５ＫＨｚに同調される。

読み取り信号１６の読み取りアクセス１６ａは書き込み信号の書き込みアクセス１７ａ、１７ｂと比べて低い優先順位を持つため、読み取りアクセスのポイント時間は特定の瞬間となることが要求される。読み取りリクエスト１６ａと同時に、書き込みリクエスト１７ｂ、１７ａが起こると、書き込み信号１７は常に高い優先順位を持ち、さらにアービタ１５によるパイプラン処理がなされるか（１７ａ）、または成されないか（１７ｂ）に関わらず、ＳＲＡＭ１３の１つへのダイレクトアクセスを与えられる。

それでも、１７ａまたは１７ｂの２つの書き込みアクセスの間には、読み取りアクセス１６ａを完了するのに十分な時間が与えられる。経験則から、読み取りアクセスを完了する時間とＲＡＭアクセス時間との合計値の逆数がプロセスで用いることができる書き込み周波数の上限となる。上に述べた数字は、１実施形態を例示するためだけのものである。原則的に、上述のスキームは、例えば３５０ｎｍ、２５０ｎｍ、１８０ｎｍなどのより小さな構成サイズを有する、現存する、および未来のＣＭＯＳ技術の全てに適用可能である。クロックレートは特定のプロセスの必要に従ってできるだけ高く選択される。プロセスがより速くなるとクロックレートはより高くなり、プロセスがより遅くなるとクロックレートより低くなる。原則として、クロックレートの下限はプロセスデマンドによって設定され、上限は電力消費によって設定される。

この特定の実施形態では、ディスプレイドライバＡＳＩＣの最適なフロアプランのために、単一の大きなＲＡＭブロックを持つことができないため、ＲＡＭバンクを個々のＳＲＡＭ装置１３に分けることが必要である。よって、ＳＲＡＭ装置１３はそれぞれ、１つのアービタ１５を必要とする。このアービタは最適には対応するＳＲＡＭの近くのチップ上に置かれる。さらに、この特定の実施形態では、アービタ１５は互いに異なるものではないが、各ＳＲＡＭ装置１５は個別にアドレス指定可能である。

図２において、フロー図は、提案されたシングルポートメモリ装置へのアクセスを実行する方法の好適な実施形態の各過程を示す。メモリアクセス装置の第１のパスを構成するエレメントのアセンブリのパスＡが示され、ここで読み取り信号が遅い、好ましくは内部のクロックレートで処理される。読み取り／書き込み衝突がなければ、読みとりの読み取りクロック信号ＲＣＬ−Ａが発生され、マルチプレクサ内で各読み取りアドレスが多重化され、その後、読み取りアクセスがシングルポートメモリ装置に対し実行される。遅いクロックレートはダブルダッシュラインで示される。

しかし、読み取り／書き込み衝突が起こると、書き込みアクセスの書き込み信号が常に高い優先順位を与えられ、読み取り信号の読み取りアクセスは低い優先順位を与えられる。よって、メモリ装置のデマンドに従ってアクセスタイミングを発生するために、書き込みのための書き込みクロック信号ｗｃｌが適当な遅延と共に発生される。対応する書き込みアドレスが多重化され、書き込みアクセスがメモリ装置に対し実行される。シングルダッシュラインによって示されるように、書き込みは、速い、好ましくは外部のクロックレートを用いた別のパスに沿って処理される。

この間、パスＢに沿って処理されるべき読み取りクロック信号ＲＣＬ−Ｂが読み取りを行うために発生され、適当なエレメントにバッファされる。特に、読み取りペンディングおよび読み取りエンベロープ信号が発生される。第１のパスアセンブリの個別のパスに沿ってｗｃｌの書き込みアクセスが完了されるとすぐ、書き込みアクセスの完了に伴って読み取りアクセスがパスＢに沿って導入され、終了される。パスＢに沿った信号処理は、ダブルダッシュラインで示される、フロー(flow)で、好ましくは内部の、クロックレートで実行される。

図３には、図１および２に関連して概説した好ましい実施形態の、上述の方法を実行するようにされた、メモリアクセス装置の好ましい実施形態３０が簡略化されたレイアウトで示されている。

メモリアクセス装置３０は、以下の入力信号を用いる−読み取りアドレスＲＡ、書き込みアドレスＷＡ、遅い、好ましくは内部のクロックＲＡＭ−ＣＬＫの読み取りイネーブル信号ＲＥＢＬ。このクロックは、アービタが配置される、同じチップ上のどのクロックでもよい。さらに、書き込みイネーブル信号ＷＥＮが与えられる。入力信号の仕様が以下の表１に与えられる。クロックとして、発振器または２つのクロック間のゲートまたは２つのクロック間の位相を検知する位相ロックループ（ＰＬＬ）を用いることができる。

アービタはパスＡおよびパスＢの、２つのパスで構成される。

パスＡは、読み取りアクセスのはじめに書き込み衝突がない場合に用いられる。パスＡの読み取り信号は、遅い、好ましくは内部のクロックレートの、最大１クロックの持続時間を持つ。しかし、書き込みアクセスが起こるとこの持続時間は短くされる。通常、衝突が無い場合、読み取りクロック信号ＲＣＬ−Ａの立ち上がり端が発生される。すでに図２を用いて概説したように、読み取りアドレスＲＡは、以下の表２に示されるように、内部でＲＡＭの読み取りアドレスＡに多重化される。

パスＢは読み取りプロセスの始まりで書き込み衝突がある時のみ用いられる。

アービタは、書き込みアクセスにより高い優先順位を与える。読み取りアクセスのはじめに書き込みアクセスが起こると、読み取りアクセスはパスＢに記憶される。図２で説明されているように、書き込みアクセスが終了すると、読み取りアクセスが示される。この場合、読み取りクロック信号ＲＣＬ−Ｂは遅い、好ましくは内部のクロックレートＲＡＭ−ＣＬＫで処理される。

読み取り信号用のパスＡおよびパスＢ、および書き込み信号用の別のパスは、図３に示されるように多くの論理ゲートおよびフリップフロップから構成されている。特に、多くのフリップフロップおよびゲートはパスＢアセンブリを構成している。このパスＢアセンブリでは、書き込みアクセスが起こったときにＲＡＭをローに戻すようにトリガするためのリセット信号として、ＲＤエンベロープ信号が発生される。このようなＲＡＭトリガは通常遅い、好ましくは内部の、クロックレートであるＲＡＭ−ＣＬＫ信号によって与えられる。書き込みアクセスは、遅延素子４０の適当な選択による、メモリバンクへの書き込みイネーブル信号ＷＥＮによって実行される。出力信号のリストとその仕様が以下の表２で与えられる。

特に、読み取り／書き込み表示信号ＷＥＢ、ＲＡＭトリガＣＬおよびＲＡＭアドレス信号Ａがアービタの出力として与えられる。

書き込みアクセスの完了後、ＲＣＬ−Ｂ信号は書き込み終了信号の書き込み終了立ち上がり端とともに、高くなることができる。これは、書き込みアクセスの終了が読み取りアクセスを導入することを意味する。しかし、読み取りアクセスがすでに処理されていると、前の読み取りアクセスのＲＣＬ−Ｂハイレベルから与えられるＲＣＬ−ｎ信号によってＲＤペンディング信号がローにセットされる。

図３のアービタおよび各制御プロセスは、様々な条件でテストされた。特に、供給電圧、温度、、低いレベルおよび高いレベルの入力電圧はアービタの性能を証明するためにテストされた。パラメータの仕様を以下の表３に示す。

アービタは、表３に示されるものとは異なるパラメータで動作してもよい。動作のパラメータは、技術、サプライヤまたはアプリケーションに応じて選択されてもよい。特に、供給電圧値は表３の第１の列の上の行および下の行に示される範囲で変化してもよい。さらに、供給電圧は示された値を超えてもよい。例えば、最大電圧は明らかに５Ｖ以上に選択される。

図４において、バッファチェインと比較して面積が少ないため、図３の遅延エレメント４０内の書き込みイネーブル信号の遅延に用いるのに効果的な、ＲＣエレメントチェインが示されている。ＲＣエレメントチェインに加えて、またはそれに代えて、書き込みイネーブル信号を遅延することによってＲＡＭアクセス用に適用された、適当な内部信号を発生するためにバッファチェインが用いられてもよい。特に、ＲＣエレメントチェインは多くの抵抗ＲＥＳと、容量エレメントを含んでおり、その１つの極は接地電圧ＧＮＤにセットされている。このようなチェインにより、入力信号の立ち上がり端の勾配は平らになり、よって後に閾値電圧が達成される。適当な閾値電圧は、例えば０．７ボルトであるが、どの値でもよく、好ましくは表３の範囲に示される値である。これにより、書き込みイネーブル信号ＷＥＮの適当な遅延が達成される。ＲＣエレメントのチェインのはじまりおよび終わりで、立ち上がり端のはっきりとした勾配を発生するためには、インバータＩＮＶが用いられる。

要約すると、実行された実施形態では、ハンドシェイキングプロトコルを用いる必要性無しにシングルポートＲＡＭ１３にアクセスするためのアービタ１５が提案されている。これにより、シングルポートＲＡＭ１３への同時読み取りアクセスおよび書き込みアクセスが可能になる。すべての書き込みアクセスは、同時読みとりがあるかどうかアービタ１５が検知できるように遅延される。読み取りがあると、その読み取りは、書き込みが終了するまで遅延される。

集積回路装置の好適な実施形態のアーキテクチャの概略図。 シングルポートメモリ装置へのアクセスを実行する方法の好適な実施形態の簡略化された概略フロー図。 シングルポートメモリ装置への制御されたアクセスを実行するためのメモリアクセス装置の好適な実施形態の基本ブロック図。 高い優先順位の読み取りイネーブル信号を適切に遅延し、メモリ装置のデマンドに従ったアクセスタイミングを発生する遅延アセンブリの好適な実施形態のレイアウトスキーム。

Claims (19)

1. アクセスを制御するメモリアクセス装置を備える過程と、
   高い優先順位を持つ第１のアクセス信号を、第１のクロックレートで処理する過程と、
   低い優先順位を持つ第２のアクセス信号を前記第１のクロックレートより低い第２のクロックレートで処理する過程と、
   前記高い優先順位を持つ第１のアクセス信号に、前記メモリ装置へのダイレクトアクセスを与える過程と、
   前記高い優先順位を持つ第１のアクセス信号を適切に遅延して、前記メモリ装置のデマンドに従ったアクセスタイミングを発生する過程と、
   を備える、シングルポートメモリ装置へのアクセスを実行する方法。
2. 前記高い優先順位を持つ第１のアクセス信号の前記メモリ装置へのダイレクトアクセスを保証するために、高い優先順位を持つ第１のアクセス信号のアクセスが準備中であるおよび／または処理中である場合を除いて 前記低い優先順位を持つ第２のアクセス信号の前記メモリ装置へのアクセスが通常与えられる請求項１に記載の方法、。
3. 前記メモリ装置へのアクセスが前記低い優先順位第２のアクセス信号に与えられない場合、前記第２のアクセス信号はバックアップされる請求項１または２に記載の方法。
4. 前記メモリ装置へのアクセスが前記低い優先順位を持つ第２のアクセス信号に与えられない場合、前記メモリ装置へのダイレクトアクセスが前記高い優先順位を持つ第１のアクセス信号によってなされる、および／または前記高い優先順位を持つ第１のアクセス信号による前記メモリ装置へのアクセスが完了した後、前記低い優先順位を持つ第２のアクセス信号によってアクセスが成される請求項１乃至３のいずれかに記載の方法。
5. 前記高い優先順位を持つ第１のアクセス信号によって成される前記アクセスの前記完了は、前記低い優先順位を持つ第２のアクセス信号の前記アクセスを導入するのに用いられる請求項４に記載の方法。
6. 前記高い優先順位を持つ第１のアクセス信号の前記適切な遅延は、前記メモリ装置の前記デマンドに従ってアクセスタイミングを発生するために選択される多くの遅延期間から得られる請求項１乃至５のいずれかに記載の方法。
7. 高い優先順位を持つ第１のアクセス信号の２つの連続するアクセス間のタイムギャップは、その間に低い優先順位を持つ第２のアクセス信号のアクセスを完了するのに十分なほど幅が広い請求項１乃至６のいずれかに記載の方法。
8. 前記高い優先順位を持つ第１のアクセス信号は書き込み信号、特に書き込みイネーブル信号であり、および／または、前記低い優先順位を持つ第２のアクセス信号は読み取り信号、特に読み取りイネーブル信号である請求項１乃至７のいずれかに記載の方法。
9. 前記第１のクロックレートは前記メモリアクセス装置の外部クロックレートであり、および／または、前記第２のクロックレートは前記メモリアクセス装置の内部クロックレートである請求項１乃至８のいずれかに記載の方法。
10. 高い優先順位を持つ第１のアクセス信号を、第１のクロックレートで処理するための第１のパスと、
    低い優先順位を持つ第２のアクセス信号を前記第１のクロックレートより低い第２のクロックレートで処理するための第２のパスと、
    前記メモリ装置へのダイレクトアクセスを前記高い優先順位を持つ第１のアクセス信号に与える制御アセンブリと、
    前記メモリ装置のデマンドに従ったアクセスタイミングを発生するようにされた前記高い優先順位を持つ第１のアクセス信号を適切に遅延するための遅延アセンブリと、
    を備えるシングルポートメモリ装置への制御されたアクセスを実行するためのメモリアクセス装置。
11. 前記第１のパスおよび／または前記第２のパスは、互いに機能的に接続される、多くの制御エレメント、特に論理ゲートおよび／またはフリップフロップと、入力インタフェースおよび出力インタフェースとを有している請求項１０に記載のメモリアクセス装置。
12. 少なくとも前記第２のパスは、バックアップ機能を実行する記憶エレメントを有する、請求項１０または１１に記載のメモリアクセス装置。
13. 前記制御アセンブリは、アドレス信号および／またはＲＡＭ選択信号を送信するための、少なくとも１つの入力インタフェース遅延アセンブリ信号、および／またはアクセスアドレス、および出力インタフェースを有している請求項１０乃至１２のいずれかに記載のメモリアクセス装置。
14. 前記遅延アセンブリは、多くの抵抗−キャパシタエレメント、および／またはバッファエレメント、特にこれらのチェインを有する請求項１０乃至１３のいずれかに記載のメモリアクセス装置。
15. 単一の外部クロックレート入力を備えることを特徴とする請求項１０乃至１４のいずれかに記載のメモリアクセス装置。
16. シングルポートメモリ装置と、
    第１のクロックレートを供給する手段と、
    第２のクロックレートを供給する単一の外部クロックレート入力と、
    前記シングルポートメモリ装置にアクセスするための請求項１０乃至１５のいずれかに記載されたメモリアクセス装置と、
    を備える集積回路装置。
17. 前記第１のクロックレートを供給する手段は、内部タイミングコントローラを有する請求項１６に記載の集積回路装置。
18. 多くのシングルポートメモリ装置を備え、前記多くのシングルポートメモリ装置のそれぞれは、個別にアドレス指定可能であり、および／または多くのメモリアクセス装置を備え、前記多くのシングルポートメモリ装置のそれぞれは、前記多くのメモリアクセス装置の１つに関連しており、特に、前記多くのメモリアクセス装置は互いに同一である、請求項１６に記載の集積回路装置。
19. 集積回路装置、特に請求項１６または１７に記載の集積回路装置を、特にディスプレイドライバに関連して用いられる遅延装置にアクセスするための、特定用途向け集積回路装置として使用する方法。

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