JPH10105505A

JPH10105505A - 表示駆動制御回路及び画像表示装置並びにそれを備えた電子機器

Info

Publication number: JPH10105505A
Application number: JP8275577A
Authority: JP
Inventors: Takashi Kurumisawa; 孝胡桃澤; Shingo Isozaki; 慎吾磯崎
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1996-09-26
Filing date: 1996-09-26
Publication date: 1998-04-24
Anticipated expiration: 2016-09-26
Also published as: JP4102455B2

Abstract

(57)【要約】（修正有）【課題】非同期的なＭＰＵアクセス要求と、同期的な
表示部側のアクセス要求とに的確に応答できる表示駆動
制御回路を提供すること。【解決手段】ＲＡＭ１００は表示部にて表示される表
示データがリード・ライトされ、ＭＰＵ制御回路１２０
にはＭＰＵからのコマンドに従ってＲＡＭのアクセスを
要求する第１のアクセス要求信号を出力し、ＬＣＤ制御
回路１３０は表示部での表示動作に従ってＲＡＭのアク
セスを要求する第２のアクセス要求信号を出力し、メモ
リ制御回路１８０は第１，第２のアクセス要求信号をそ
の入力順に優先させ、これに応じたアクセス動作を開始
制御させる第１，第２の動作開始信号をページアドレス
制御回路１４０に出力する。第１，第２のアクセス要求
信号間の最短時間をＴとしたとき、第１，第２のアクセ
ス要求信号に応じた各々のアクセス動作はＴ／２以内に
終了する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
シングユニット（ＭＰＵ）との間で表示データが入出力
され、液晶表示部等の表示部に表示データを表示駆動制
御する表示駆動制御回路並びにそれを用いた画像表示装
置及び電子機器に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】例えば液
晶表示装置を例に挙げれば、ＭＬＳ（マルチ・ライン・
セレクション）あるいはＡＡ（アクティブ・アドレッシ
ング）駆動法では、複数ライン又は全ラインに同時に表
示データを供給するために、１フレームの表示データを
フレームメモリに書き込んで、各ラインへの印加電圧を
演算処理により決定する必要がある。

【０００３】ところで、この種の液晶表示装置を組み込
んで、パーソナルコンピュータ、プロジェクタなどの電
子機器を構成する場合に、この電子機器内に設けられた
ＭＰＵ側にて、液晶表示駆動制御回路との間のデータの
入出力のための特殊な回路が必要とされ、この液晶表示
駆動制御回路を組み込んで電子機器を製造する際に、ユ
ーザ側に回路構成上の負担がかかっていた。

【０００４】ここで、本発明者は、液晶表示駆動制御回
路内のフレームメモリに直接アクセスできるようにし
て、ユーザ側回路の負担を解消することを試みた。

【０００５】この場合、図１５に示すようにフレームメ
モリ２００が１ポートの場合に、公知のようにスイッチ
２０２を時分割にて切換えて、フレームメモリのポート
２０４を、ＭＰＵ側のポート２０６と、液晶表示部側の
ポート２０８とに接続することが考えられる。

【０００６】しかし、この時分割駆動の場合には、図１
６に示す問題が生ずる。図１６は、スイッチクロックに
基づいて時分割駆動を行う例を示している。図１６に示
すように、スイッチクロックがＨＩＧＨとなった途中に
ＭＰＵアクセスがあった場合には、スイッチクロックが
ＨＩＧＨとなっている残り時間内に、ＭＰＵアクセスに
対応できない場合が生ずる。この場合には、次にスイッ
チクロックがＨＩＧＨとなる時間まで待って、ＭＰＵア
クセスを実施しなければならない。

【０００７】そこで、本発明は、表示駆動制御回路内の
フレームメモリにＭＰＵが直接アクセスできるようにし
て、ユーザ側回路の負担を解消しながらも、非同期的な
ＭＰＵアクセス要求と、同期的な表示部側のアクセス要
求とに的確に応答できる表示駆動制御回路及び画像表示
装置並びにそれを備えた電子機器を提供することにあ
る。

【０００８】

【課題を解決するための手段】請求項１の発明は、マイ
クロプロセッサユニットとの間で表示データが入出力さ
れ、前記表示データを表示部に表示駆動制御する表示駆
動制御回路において、前記表示部にて表示される前記表
示データがリード・ライトされるメモリと、前記マイク
ロプロセッサユニットからのコマンドに従って前記メモ
リのアクセスを要求する第１のアクセス要求信号を出力
するＭＰＵ制御回路と、前記表示部での表示動作に従っ
て前記メモリのアクセスを要求する第２のアクセス要求
信号を出力するＤＩＳ制御回路と、前記第１，第２のア
クセス要求信号が入力され、前記第１，第２のアクセス
要求信号をその入力順に優先させて、その優先順位に従
って前記第１，第２のアクセス要求信号に応じたアクセ
ス動作を前記メモリにて開始制御させる第１，第２の動
作開始信号を出力するメモリ制御回路と、を有し、前記
第１のアクセス要求信号間の最短時間をＴとしたとき、
前記第１，第２のアクセス要求信号に応じた各々のアク
セス動作は、Ｔ／２以内に終了されることを特徴とす
る。

【０００９】請求項１の発明によれば、第１，第２のア
クセス要求が競合した場合、その入力順に従って優先処
理を実施している。このとき、第１のアクセス要求信号
間の最短時間をＴとしたとき、いずれの要求に応じた処
理もＴ／２以内に終了するので、１番目の第１のアクセ
ス要求の後に最短でＴ時間経過後に２番目の第１のアク
セス要求があっても、その２番目の第１のアクセス要求
に対する処理を即座に実施できる。

【００１０】請求項２の発明は、請求項１において、前
記メモリ制御回路は、前記第１の動作開始信号の出力後
Ｔ／２以内に発生される第１の動作終了信号に基づい
て、Ｔ／２以内に前記第１、第２のアクセス要求信号が
その順で入力された時に、前記第２の動作開始信号を、
前記第１の動作終了信号を待って出力することを特徴と
する。

【００１１】請求項３の発明は、請求項１又は２におい
て、前記メモリ制御回路は、前記第２の動作開始信号の
出力後Ｔ／２以内に発生される第２の動作終了信号に基
づいて、Ｔ／２以内に前記第２、第１のアクセス要求信
号がその順で入力された時に、前記第１の動作開始信号
を、前記第２の動作終了信号を待って出力することを特
徴とする。

【００１２】請求項２及び３の発明によれば、Ｔ／２以
内に前記第１、第２のアクセス要求信号が競合した時
に、待機させた側のアクセス要求に応じたアクセス動作
を、優先処理の動作終了信号を待って直ちに開始させる
ことができる。

【００１３】請求項４の発明は、請求項１乃至３のいず
れかにおいて、前記メモリ制御回路は、前記第１の動作
開始信号の出力後Ｔ／２以内に発生される第１の動作終
了信号に基づいて、Ｔ／２以内に前記第１、第２のアク
セス要求信号が同時に入力された時に、前記第１の動作
開始信号を優先して出力し、前記第２の動作開始信号
を、前記第１の動作終了信号を待って出力することを特
徴とする。

【００１４】ＭＰＵ側のコマンドを優先することで、Ｍ
ＰＵの処理の高速化を確保でき、しかも表示部側のため
のアクセスの遅れは最大でＴ／２であるので、表示上の
問題はない。

【００１５】請求項５及び請求項６の発明は、請求項１
乃至４のいずれかに記載の表示駆動制御回路を用いた画
像表示装置及び電子機器を定義している。

【００１６】

【発明の実施の形態】以下、本発明を液晶表示装置に適
用した実施の形態について、図面を参照して具体的に説
明する。

【００１７】（装置全体の制御系の説明）図１は、液晶
表示パネル及びその表示駆動制御回路を含む電子機器を
示している。図１において、液晶表示パネル１０は例え
ば３２０×２４０の画素を備え、３２０本の信号線と２
４０本の走査線との交差によって形成される画素位置に
は、例えばスッチング素子と液晶とが直列に接続されて
画素が形成される。なお、液晶表示パネル１０は、画素
位置の各液晶層に例えばＴＦＴにて代表される３端子型
スイッチング素子、あるいはＭＩＭにてして代表される
２端子型スイッチング素子を接続したアクティブマトリ
ックス型液晶表示パネルとしてもよい。あるいは、単純
マトリックス型液晶表示パネルであってもよい。

【００１８】この液晶表示パネル１０を駆動するための
表示駆動制御回路は、大別して信号線ドライバ２０、走
査線ドライバ３０、電源回路４０及び発振用外付け回路
５０を有する。

【００１９】前記信号線ドライバ（カラムドライバ）２
０は、３２０本の信号線にデータ信号を供給するもので
あり、本実施例では、第１の信号線ドライブＩＣ２２
と、第２の信号線ドライブＩＣ２４とを有する。第１の
信号線ドライブＩＣ２２は、１〜１６０本目の信号線に
データ信号を供給し、第２の信号線ドライブＩＣ２４
は、１６１〜３２０本目の信号線にデータ信号を供給す
る。なお、本実施例では、最大で４つの信号線ドライブ
ＩＣがカスケード接続可能であり、最大で１６０×４＝
６４０本の信号線を駆動できる。

【００２０】この第１，第２の信号線ドライブＩＣ２
２，２４は共に同一の構成を有する。カスケード接続可
能な最大４つの信号線ドライブＩＣを第１段〜第４段に
て使い分けるために、各ＩＣにＬＲ０，ＬＲ１の２つの
外部端子が設けられ、その外部端子に印加される電位の
組合せを異ならせている。第１段目の第１の信号線ドラ
イブＩＣ２２は、ＬＲ０端子＝ＬＲ１端子＝Ｌに設定さ
れ、第２段目の第２の信号線ドライブＩＣ２４は、ＬＲ
０端子＝Ｌ、ＬＲ１端子＝Ｈに設定されている。図１で
は示していないが、第３段目の信号線ドライブＩＣは、
ＬＲ０端子＝Ｈ、ＬＲ１端子＝Ｌに設定され、第４段目
の信号線ドライブＩＣは、ＬＲ０端子＝ＨＲ１端子＝Ｈ
に設定される。

【００２１】走査線ドライバ（ページドライバ）３０
は、２４０本の走査線に走査信号を供給するものであ
り、本実施例では、第１の走査線ドライブＩＣ３２と、
第２の走査線ドライブＩＣ３４とを有する。第１の走査
線ドライブＩＣ３２は、１〜１２０本目の走査線に走査
信号を供給し、第２の走査線ドライブＩＣ３４は、１２
１〜２４０本目の走査線に走査信号を供給する。

【００２２】信号線ドライバ２０及び走査線ドライバ３
０には、電源回路４０より電力が供給され、マイクロプ
ロセッサ（ＭＰＵ）６０より各種コマンド信号及びデー
タ信号が供給される。

【００２３】（信号線ドライブＩＣの説明）次ぎに、共
に同一の構成を有する第１，第２の信号線ドライブＩＣ
２２，２４の詳細について、図２を参照して説明する。

【００２４】図２は信号線ドライブＩＣに共通な構成を
示している。この信号線ドライブＩＣは、表示データＲ
ＡＭ１００と、この表示データＲＡＭ１００に対して例
えば１バイト単位にて表示データのリード・ライト動作
を制御するＭＰＵ制御回路１２０と、表示データＲＡＭ
１００より例えば４ライン分の表示データを読み出し制
御して、４ライン同時選択のＭＬＳ駆動を可能とするＬ
ＣＤ制御回路１３０とを有する。ＩＣ内部のバスライン
１１１には、バス接続用端子として、／ＣＳ、Ａ０、／
ＲＤ、／ＷＲ、Ｃ８６及び／ＲＥＳが、ＭＰＵインター
フェース１１０を介して接続されている。また、このバ
スライン１００には、バス接続用端子としてさらに、Ｄ
７〜Ｄ０が入出力回路１１２を介して接続されている。
ＭＰＵインターフェース１１０及び入出力回路１１２を
介して入出力される制御データ、表示データは、バスラ
イン１１１を介してバスホールダ１１４にて保持可能で
ある。制御データは、コマンドデコーダ１１６にてデコ
ードされ、ステータス設定回路１１８及びＭＰＵ制御回
路１２０へのコマンドとして用いられる。

【００２５】ＭＰＵ制御回路１２０は、カラムアドレス
制御回路１２２及びＲＡＭ用Ｉ／Ｏバッファ１２４を制
御して、表示データを１バイト単位でＲＡＭ１００に対
してリード・ライトする。

【００２６】また、ＬＣＤ制御回路１３０は、外部端子
ＦＲ、ＣＬ、ＣＡ及びＭ／Ｓと接続され、かつ、内部発
振回路１５０と接続されている。このＬＣＤ制御回路１
３０は、ラッチ回路１３２、デコード回路１３４を駆動
制御して、４ライン分の表示データをＲＡＭ１００より
読み出し、液晶表示駆動回路１３６を介して、前述の液
晶表示パネル１０の信号線に、ＭＬＳ駆動用のデータ信
号を供給する。なお、ページアドレス制御回路１４０
は、ページアドレスデコーダを有し、ＭＰＵ制御回路１
２０及びＬＣＤ制御回路１３０の一方からのページアド
レスに基づいて、ＲＡＭ１００の１本のワードラインを
アクティブにする。

【００２７】上述の各端子の説明は下記の通りである。

【００２８】Ｄ７〜Ｄ０…８ビットの双方向性データバ
スで、８ビット又は１６ビットの標準的なＭＰＵのデー
タバスに接続される。

【００２９】Ａ０…ＭＰＵのアドレスバスの最下位ビッ
トに接続され、「０」の時にはＤ７〜Ｄ０が制御データ
であることを示し、「１」の時にはＤ７〜Ｄ０が表示デ
ータであることを示す。

【００３０】／ＲＥＳ…リセット信号ＲＥＳの反転信号
が入力され、「Ｌ」の時に初期設定される。

【００３１】／ＣＳ…チップセレクト信号ＣＳの反転信
号が入力される。但し、本実施例では、ＭＰＵは複数の
信号線ドライブＩＣ２２，２４を一つのＩＣとして認識
しているので、チップセレクト反転信号／ＣＳは複数の
信号線ドライブＩＣに共通して入力される。従って、／
ＣＳがアクティブのときに、全ての信号線ドライブＩＣ
では、Ｄ７〜Ｄ０を介してデータの入出力が可能とな
る。ただし、後述するように、このチップセレクト信号
に頼らずに、一つの信号線ドライブＩＣのみとの間で確
実なデータ入出力を確保する構成が用いられている。一
方、／ＣＳがノンアクティブのときに、全ての信号線ド
ライブＩＣにてＤ７〜Ｄ０がハイ・インピーダンス状態
とされる。

【００３２】／ＲＤ、／ＷＲ、Ｃ８６…８０系ＭＰＵ接
続時と６８系ＭＰＵ接続時とで使い分けされる端子であ
り、リード、ライトタイミングなどを決定する。

【００３３】Ｍ／Ｓ…カスケード接続された複数の信号
線ドライブＩＣのマスター／スイレブ動作を選択する端
子である。信号線ドライブＩＣが１段目に使用される場
合がマスター動作であり、このときＭ／Ｓ端子＝Ｈとな
る。信号線ドライブＩＣが２段目以降に使用される場合
がスレイブ動作であり、このときＭ／Ｓ端子＝Ｌとな
る。信号線ドライブＩＣは、マスター動作の時に液晶表
示に必要な信号を出力し、スレイブ動作の時に液晶表示
に必要な信号を入力することで、液晶表示系の同期がと
られる。

【００３４】ＣＬ…表示クロック入出力端子であり、マ
スター動作の時にクロックが出力され、スレイブ動作の
時にそのクロックが入力される。

【００３５】ＦＲ…液晶交流化信号の入出力端子であ
り、マスター動作の時に液晶交流化信号が出力され、ス
レイブ動作の時にその液晶交流化信号が入力される。

【００３６】ＣＡ…フレーム走査スタート信号の入出力
端子であり、マスター動作の時にフレーム走査スタート
信号が出力され、スレイブ動作の時にそのフレーム走査
スタート信号が入力される。

【００３７】ＯＳＣ１〜３…信号線ドライブＩＣが第１
段目に使用されるマスター動作の場合に、内部発振回路
１５０を動作させるための端子である。この場合、図１
に示すように抵抗ＲとキャパシタＣとから成る発振用外
付け回路５０が接続され、ｆ＝１／（２．２×Ｃ×Ｒ）
（Ｈｚ）のクロックが発振可能となり、内部発振回路１
５０より出力される。このクロックは、ＬＣＤ制御回路
１３０内部でＬＣＤ表示するためのクロックＣＬとな
る。信号線ドライブＩＣが第２段目以降に使用されるス
レイブ動作の場合には、内部発振回路１５０は動作せ
ず、ＣＬ信号がＣＬ端子より入力される。

【００３８】（ＲＡＭ及びその周辺回路の説明）本実施
例は、４ライン同時選択のＭＬＳ駆動を実施するため
に、図３（Ａ）に示す液晶表示パネル１０の３２０×２
４０画素の表示アドレス空間に対して、一つの信号線ド
ライブ１Ｃ内のＲＡＭ１００のメモリアドレス空間が図
３（Ｂ）に示す通りに異なっている。図３（Ｂ）のメモ
リアドレス空間は、ページ方向のメモリセルの数が、２
４０（本）÷８（ビット）＝３０個であるのに対して、
カラム方向のメモリセルの数は、３２０（本）×８（ビ
ット）÷２（ＩＣの数）＝１２８０個となっている。な
お、図３（Ｂ）のメモリアドレス空間において、ページ
アドレスを［０，１，２…２９］とする。図３（Ｂ）の
カラム方向では、本実施例が１バイト単位でデータのリ
ード・ライトを行うため、カラムアドレスの数は、１２
８０÷８＝１６０である。本実施例では、第１段目の信
号線ドライブＩＣ２２内のＲＡＭ１００のカラムアドレ
スを［０，１，２，…１５９］とする。第２段目の信号
線ドライブＩＣ２４内のＲＡＭ１００のカラムアドレス
を［１６０，１６１，…３１９］とする。なお、最大４
個の信号線ドライブＩＣをカスケード接続した場合に
は、カラムアドレス値の最大は［６３９］となる。

【００３９】図４は、ＲＡＭ１００及びその周辺回路の
回路図であり、３０本のワードラインＷＬ１〜ＷＬ３０
と、１２８０列のビット線対ＢＬ，／ＢＬにはそれぞれ
メモリセル１０２が接続されている。

【００４０】図２に示すＲＡＭ用Ｉ／Ｏバッファ１２４
に接続された１６本のバスラインは、図４に示すよう
に、それぞれのカラムスイッチ１０４を介して１２８０
列のビット線対ＢＬ，／ＢＬに接続されている。

【００４１】図２に示すカラムアドレス制御回路１２２
は、図４に示す通り、一つのトランスファーゲート１０
６に接続された８つのカラムスイッチ１０４を同時にオ
ン・オフするための１６０個のカラムアドレスデコーダ
１２２Ａを有する。この各々のカラムアドレスデコーダ
１２２Ａは、ＭＰＵ系制御回路１２０からの１０ビット
のカラムアドレスと、２つの外部端子ＬＲ０，ＬＲ１の
２ビットの論理とをデコードして、８つのカラムスイッ
チ１０４を同時にオン・オフする。各々のカラムアドレ
スデコーダ１２２Ａは、マスクＲＯＭとして、各信号ド
ライブＩＣで共通となっているが、２つの外部端子ＬＲ
０，ＬＲ１の設定電位が信号ドライブＩＣ毎に変更され
ている。これにより、１〜１６０番目のカラムアドレス
を第１段目の信号ドライブＩＣ２２にてデコードでき、
１６１〜３２０番目のカラムアドレスを第２段目の信号
ドライブＩＣ２４にてデコードできる。そして、ずれか
一つのカラムデコーダ１２２Ａから「Ｌ」が出力される
と、インバータ１０８の出力「Ｈ」と、カラムコントロ
ール信号（ＣＡＬＣＴＬ）の信号「Ｈ」とにより、一つ
のトランスファーゲート１０６がオンされ、それに接続
された８つのカラムスイッチ１０４が同時にオンする。

【００４２】図２に示すラッチ回路１３２は、図４に示
す通り、ラッチ信号ＳＥＬＲとその反転信号／ＳＥＬＲ
によってオン・オフされるスイッチ１３２Ａと、その出
力をラッチするラッチ用ゲート回路１３２Ｂとを有す
る。この構成により、ページアドレス制御回路１４０に
より例えば第１行目のワードラインＷＬ１がアクティブ
とされた場合には、ラッチ信号ＳＥＬＲがアクティブと
されることで、図３（Ａ）の表示空間上での第１〜第４
ラインに接続された画素データが同時にラッチされる。
同様に、ラッチ反転信号／ＳＥＬＲがアクティブの時
に、図３（Ａ）の表示空間上での第５〜第８ラインに接
続された画素データが同時にラッチされる。アクティブ
されるワードラインをページアドレス制御回路１４０に
て切り換えることで、全ワードラインに接続されたメモ
リセル１０２のデータが、４ラインずつ順次ラッチされ
ることになる。

【００４３】図２に示すデコーダ回路１３４は、４ライ
ン同時選択のＭＬＳ駆動用の信号にデコードするもの
で、図４に示すよＰＲ（デコード回路をプリチャージす
るための信号）、ＦＲ（液晶交流化信号）及びＦ１，Ｆ
２（ＭＬＳのパターンを区別するためのフィールド信
号）に基づいてラッチ出力をデコードする。

【００４４】図２に示す液晶駆動回路１３６は、図４に
示すように、デコーダ回路１３４の出力と、各種電圧と
から、信号線に印加される信号電圧を決定する。

【００４５】（入出力回路１１２の入出力端をハイイン
ピーダンスとする構成について）図４に示すモニタ回路
２００は、１６０個のインバータ１０８の出力がそれぞ
れベースに印加される１６０個のＮ型トランジスタ２０
２と、１本の共通接続線２０４とを有する。いずれか一
つのカラムアドレスデコーダ１２２Ａより「Ｌ」が出力
されると、それに接続された一つのインバータ１０８の
出力「Ｈ」により一つのＮ型トランジスタ２０２がオン
され、共通接続線２０４の電位は「Ｌ」（接地電位）と
なる。

【００４６】モニタ回路２００はさらに、１６０個のＮ
型トランジスタ２０２が接続された共通接続線２０４の
最終段に、一つのモニタ用インバータ２０６を有する。
このため、モニタ回路２００の出力として「Ｈ」が得ら
れた時、２つの信号ドライバ２２，２４のいずれかに
て、データのリード又はライトを実施しているかがモニ
タできる。

【００４７】モニタ回路２００はさらに、共通接続線２
０４の電位を「Ｈ」にプリチャージするためのプリチャ
ージ回路２１０を有する。このプリチャージ回路２１０
は、２つのＰ型トランジスタ２１４，２１６から成るト
ランスファゲート２１２を有する。そして、データのリ
ード又はライトの前に、カラムコントロール信号（ＣＡ
ＬＣＴＬ）の「Ｌ」により、Ｐ型トランジスタ２１４が
オンされ、共通接続線２０４がプリチャージされる。こ
のとき、モニタ用インバータ２１４により「Ｌ」が出力
されるので、Ｐ型トランジスタ２１６もオンする。従っ
て、カラムコントロール信号（ＣＡＬＣＴＬ）が「Ｈ」
となっても、いずれか一つのカラムデコーダ１３６Ａよ
り「Ｌ」が出力されない限り、Ｐ型トランジスタ２１６
によって共通接続線２０４の電位が「Ｈ」に維持され
る。このようにして、いずれか一つのカラムデコーダ１
３６Ａより「Ｌ」が出力されない限り、モニタ回路２０
０の出力は「Ｌ」となり、誤検出を防止できる。

【００４８】（ＲＡＭ１００の時分割駆動について）本
実施例では、ＭＰＵ及びＬＣＤ側からのＲＡＭ１００の
アクセス要求に対して、ＲＡＭ１００を時分割駆動する
ために、図２に示すように、アービトレーション回路１
６０とＲＡＭ制御回路１７０とを含むメモリ制御回路１
８０を設けている。アービトレーション回路１６０に
は、ＭＰＵ制御回路１２０からのＭＰＵアクセス要求信
号（第１のアクセス要求信号）と、ＬＣＤ制御回路１３
０からのＬＣＤアクセス要求信号（第２のアクセス要求
信号）と、ＲＡＭ制御回路１７０からのＭＰＵアクセス
終了信号（第１の動作終了信号）及びＬＣＤアクセス終
了信号（第２の動作終了信号）とが入力される。アービ
トレーション回路１６０は、上記の入力信号に基づい
て、ページアドレス制御回路１４０及びＲＡＭ制御回路
１７０に対して、ＭＰＵアクセス開始信号（第１の動作
開始信号）及びＬＣＤアクセス開始信号（第２動作開始
信号）を時分割で出力する。

【００４９】ページアドレス制御回路１４０は、ＭＰＵ
制御回路１２０からのページアドレスと、ＬＣＤ制御回
路１３０からのページアドレスとが競合した場合、アー
ビトレーション回路１６０からのいずれか一方の開始信
号に基づいて、対応する一方のページアドレスを選択す
る。

【００５０】ＲＡＭ制御回路１７０は、アービトレーシ
ョン回路１６０より開始信号を入力すると、ページアド
レス制御回路１４０にて選択されたページアドレスに基
づいて選択されるワード線をアクティブにさせる開始タ
イミングを決定する。

【００５１】ＲＡＭ制御回路１７０の他の機能として、
上述したＭＰＵアクセス終了信号及びＬＣＤアクセス終
了信号を発生させる機能がある。ＭＰＵアクセス終了信
号は、ＭＰＵアクセス開始信号の出力後所定時間経過後
に発生する。同様に、ＬＣＤアクセス終了信号は、ＬＣ
Ｄアクセス開始信号の出力後所定時間経過後に発生す
る。

【００５２】ＲＡＭ制御回路１７０は、入力されるＭＰ
Ｕアクセス開始信号及びＬＣＤアクセス開始信号を所定
時間遅延させることで、ＭＰＵアクセス終了信号及びＬ
ＣＤアクセス終了信号を発生させている。これに限ら
ず、他の方法で上記終了信号を発生させても良い。な
お、上述の所定時間については後述する。

【００５３】図１のアービトレーション回路１６０の一
例を図５に示す。以下、図５のアービトレーション回路
とその動作について、下記の通り場合分けして説明す
る。

【００５４】（ＭＰＵアクセス要求のみ入力された場
合）ＭＰＵアクセス要求のみあった場合について、図５
を参照して説明する。

【００５５】まず、図５に示すリセット信号（ＲＥＳＥ
Ｔ）が「Ｌ」になることで、図５に示す全てのフリッフ
フロップＦＦ１〜ＦＦ４がリセットされる。上記の場合
には、ＭＰＵアクセス要求信号（ＭＰＵＲＥＣ）が
「Ｈ」となり、ＬＣＤアクセス要求信号（ＬＣＤＲＥ
Ｃ）、ＭＰＵアクセス終了信号（ＭＰＵＥＮＤ）及びＬ
ＣＤアクセス終了信号（ＬＣＤＥＮＤ）は全て「Ｌ」で
ある。

【００５６】ＭＰＵアクセス要求信号（ＭＰＵＲＥＣ）
が「Ｈ」となることで、第２のフリツプフロップＦＦ２
の出力Ｑが「Ｈ」になる。このとき、ＬＣＤアクセス要
求信号（ＬＣＤＲＥＣ）が「Ｌ」であるから、第１、第
３、第４のフリップフロップＦＦ１，ＦＦ３，ＦＦ４の
Ｑ出力はそれぞれ「Ｌ」となっている。ここで、第１０
のアンドゲートＡＮＤ１０の一方の入力として、ＭＰＵ
アクセス要求信号（ＭＰＵＲＥＣ）の論理「Ｈ」が、第
２アンドゲートＡＮＤ２、第３の遅延線ＤＬ３及び第６
の遅延線ＤＬ６を介して入力される。第１０のアンドゲ
ートＡＮＤ１０の他方の入力として、第３のフリップフ
ロップＦＦ３のＱ出力「Ｌ」の反転信号「Ｈ」が入力さ
れるため、第１０のアンドゲートＡＮＤ１０の出力が
「Ｈ」となる。

【００５７】このため、第１１のアントゲートＡＮＤ１
１の一方の入力端には、第２のオアゲートＯＲ２の出力
「Ｈ」が入力される。第１１のアントゲートＡＮＤ１１
の他方の入力端には、第８のアンドゲートＡＮＤ８の出
力が反転して入力される。ここで、上述した通り、第３
のフリップフロップＦＦ３のＱ出力は「Ｌ」であるの
で、これを入力する第８のアンドゲートＡＮＤ８の出力
も「Ｌ」である。従って、第１１のアンドゲートＡＮＤ
１１の出力は「Ｈ」となり、第３のオアゲートＯＲ３を
介して、ＭＰＵアクセス開始信号（ＭＰＵＳＴＡＲＴ）
がアクティブとなる。

【００５８】上記のようにして、ＭＰＵアクセス要求信
号のための第１のスルー経路が成立してＭＰＵアクセス
開始信号（ＭＰＵＳＴＡＲＴ）がアクティブとなること
で、ＭＰＵ６０からのコマンドに従ってＲＡＭ１００が
アクセスされる。この結果、１バイト単位でのデータの
リード又はライトが実行される。この後、ＲＡＭ制御回
路１７０によりＭＰＵアクセス終了信号（ＭＰＵＥＮ
Ｄ）が「Ｈ」とされる。

【００５９】（ＬＣＤアクセス要求のみ入力された場
合）次ぎに、ＬＣＤアクセス要求信号（ＬＣＤＲＥＣ）
の「Ｈ」が、第４，第５の遅延線ＤＬ４，５を介して、
第７のアンドゲートＡＮＤ７の一方の入力端に入力す
る。第７のアンドゲートＡＮＤ７の他方の入力は、第４
のフリップフロップＦＦ７のＱ出力が反転して入力され
る。ここで、第４のフリップフロップＦＦ４の入力端子
Ｄには、第２のフリップフロップＦＦ２の「Ｌ」が入力
されるので、第４のフリップフロップＦＦ４のＱ出力は
「Ｌ」のままである。従って、第７のアンドゲートＡＮ
Ｄ７から「Ｈ」が出力され、第１のオアゲートＯＲ１を
介して、ＬＣＤアクセス開始信号（ＬＣＤＳＴＡＲＴ）
がアクティブとなる。

【００６０】上記のようにして、ＬＣＤアクセス要求信
号のための第２のスルー経路が成立してＬＣＤアクセス
開始信号（ＬＣＤＳＴＡＲＴ）がアクティブとなること
で、ＲＡＭ１００より液晶表示パネル１０の４走査ライ
ン分のデータの読み出しが実行される。この後、ＲＡＭ
制御回路１７０によりＬＣＤアクセス終了信号（ＬＣＤ
ＥＮＤ）が「Ｈ」とされる。

【００６１】（ＭＰＵアクセス要求、ＬＣＤアクセス要
求の順で入力された場合）次ぎに、ＭＰＵアクセス要求
信号（ＭＰＵＲＥＣ）とＬＣＤアクセス要求信号（ＬＣ
ＤＲＥＣ）とが連続して入力した場合について、図５及
び図６を参照して説明する。

【００６２】図６は、まずＭＰＵアクセス要求信号（Ｍ
ＰＵＲＥＣ）が入力され、続いてＬＣＤアクセス要求信
号（ＬＣＤＲＥＣ）が入力された場合の図５の回路の動
作を示している。

【００６３】このときには、まず、ＭＰＵアクセス要求
信号（ＭＰＵＲＥＣ）のための第１のスルー経路が成立
し、上述した通り、ＭＰＵアクセス開始信号（ＭＰＵＳ
ＴＡＲＴ）がアクティブとなる。

【００６４】この時には、ＬＣＤアクセス要求信号（Ｌ
ＣＤＲＥＣ）のための第２のスルー経路は成立しない。
この理由は下記の通りである。すなわち、ＭＰＵアクセ
ス要求信号（ＭＰＵＲＥＣ）が「Ｈ」となることで、第
２のフリップフロップＦＦ２のＱ出力が「Ｈ」となる。
しかもＬＣＤアクセス要求信号（ＬＣＤＲＥＣ）が
「Ｈ」となることで、第４のフリップフロップＦＦ４の
Ｑ出力も「Ｈ」となる。従って、第４のフリップフロッ
プＦＦ４のＱ出力の反転信号「Ｌ」を入力する第７のア
ンドゲートＡＮＤ７は、その出力が「Ｌ」となり、第２
のスルー経路は成立しない。

【００６５】このとき、ＭＰＵアクセス終了信号（ＭＰ
ＵＥＮＤ）が「Ｌ」であるので、これを入力する第６の
アンドゲートＡＮＤ６の出力は「Ｌ」である。従って、
第１のオアゲートＯＲ１の出力は「Ｌ」のままであり、
この経路においてもＬＣＤアクセス開始信号（ＬＣＤＳ
ＴＡＲＴ）は「Ｌ」である。

【００６６】上述の説明から明らかなように、ＬＣＤア
クセス開始信号（ＬＣＤＳＴＡＲＴ）が「Ｈ」となるに
は、ＭＰＵアクセス終了信号（ＭＰＵＥＮＤ）が「Ｈ」
となった時であり、上述の動作から、ＲＡＭ１００がＭ
ＰＵ側とＬＣＤ側とで時分割で駆動される。

【００６７】（ＬＣＤアクセス要求、ＭＰＵアクセス要
求の順で入力された場合）次ぎに、ＬＣＤアクセス要求
信号（ＬＣＤＲＥＣ）がまず入力され、続いてＭＰＵア
クセス要求信号（ＭＰＵＲＥＣ）とが入力した場合につ
いて説明する。

【００６８】図７は、まずＬＣＤＵアクセス要求信号
（ＬＣＤＲＥＣ）が入力され、続いてＭＰＵアクセス要
求信号（ＭＰＵＲＥＣ）が入力された場合の図５の回路
の動作を示している。

【００６９】このときには、ＬＣＤアクセス要求信号
（ＬＣＤＲＥＣ）の第２のスルー経路が成立し、上述し
た通り、ＬＣＤアクセス開始信号（ＬＣＤＳＴＡＲＴ）
がアクティブとなる。

【００７０】このとき、ＭＰＵアクセス要求信号（ＭＰ
ＵＲＥＣ）の第１のスルー経路は成立せず、その理由は
下記の通りである。すなわち、ＬＣＤアクセス要求信号
（ＬＣＤＲＥＣ）及びＭＰＵアクセス要求信号（ＭＰＵ
ＲＥＣ）が順次「Ｈ」となることで、第１，第３のフリ
ップフロップＦＦ１，３のＱ出力が「Ｈ」となる。第３
のフリップフロップＦＦ３のＱ出力「Ｈ」の反転信号
「Ｌ」を入力する第１０のアンドゲートＡＮＤ１０の出
力は「Ｌ」となるからである。

【００７１】ここで、ＬＣＤアクセス終了信号（ＬＣＤ
ＥＮＤ）が「Ｈ」となると、第１のインバータＩＮＤ
１，第１のアンドゲートＡＮＤ１及び第４のインバータ
ＩＮＤ４を経由した信号「Ｈ」が、第５のアンドゲート
ＡＮＤ５の一方の入力端に入力される。第５のアンドケ
ートＡＮＤ５の他方の入力端には、第３のフリップフロ
ップＦＦ３のＱ出力「Ｈ」が入力されるため、第５のア
ンドゲートＡＮＤ５の出力が「Ｈ」となる。この第５の
アンドゲートＡＮＤ５の出力「Ｈ」は、第９のアンドゲ
ートＡＮＤ９の一方の入力端に入力される。第９のアン
ドゲートＡＮＤ９の他方の入力端には、第３のフリップ
フロップＦＦ３のＱ出力「Ｈ」が入力されるため、第９
のアンドゲートＡＮＤ９の出力が「Ｈ」となる。従っ
て、第２のオアゲートＯＲ２より「Ｈ」が出力される。
一方、第４のフリップフロップＦＦ４の出力は「Ｌ」で
あるから、第１１のアンドゲートＡＮＤ１１より「Ｈ」
が出力され、第３のオアゲートＯＲ３を介して、ＭＰＵ
アクセス開始信号（ＭＰＵＳＴＡＲＴ）がアクティブと
なる。

【００７２】（ＭＰＵアクセス要求及びＬＣＤアクセス
要求が同時入力の場合）次ぎに、ＭＰＵアクセス要求及
びＬＣＤアクセス要求が同時入力の場合について説明す
る。この場合には、ＭＰＵアクセス要求信号（ＭＰＵＲ
ＥＣ）及びＬＣＤアクセス要求信号（ＬＣＤＲＥＣ）が
「Ｈ」となることで、第１〜第４のフリップフッロプＦ
Ｆ１〜ＦＦ４のＱ出力が「Ｈ」となる。

【００７３】従って、第１，第２のスルー経路は成立し
ない。このときには、第８のアンドゲートＡＮＤ８の出
力が「Ｈ」となり、第１２のアンドゲートＡＮＤ１２及
び第３のオアゲートＯＲ３を経由して、ＭＰＵアクセス
開始信号（ＭＰＵＳＴＡＲＴ）がアクティブとなる。

【００７４】その後、ＭＰＵアクセス終了信号（ＭＰＵ
ＥＮＤ）が「Ｈ」となるのを待って、これを入力する第
６のアンドゲートＡＮＤ６の出力が「Ｈ」なる。従っ
て、第１のオアゲートＯＲ１の出力が「Ｈ」となり、Ｌ
ＣＤアクセス開始信号（ＬＣＤＳＴＡＲＴ）がアクティ
ブとなる。

【００７５】（アクセス要求の処理について）図８及び
図９は、それぞれＭＰＵアクセス要求信号及びＬＣＤア
クセス要求信号が前後して入力された場合の、ＲＡＭ１
００に対する時分割アクセスタイムを示している。図８
において、１番目のＭＰＵアクセス要求の立ち上がりと
２番目のＭＰＵアクセス要求の立ち上がりまでの時間
は、非同期のＭＰＵアクセス要求間の最短時間をＴ１と
して示している。この時間Ｔ１はＭＰＵ６０にて定めら
れる時間である。従って、この時間Ｔ１よりも短い時間
内に２つのＭＰＵアクセス要求信号が連続することはな
い。

【００７６】図８及び図９いずれの場合も、Ｔ１／２以
内にＭＰＵアクセス要求信号及びＬＣＤアクセス要求信
号が入力されたときに、最初のアクセス開始指令からＴ
１／２以下の時間でいずれか先着のアクセス要求信号に
基づきＲＡＭ１００をアクセスし、その後のＴ１／２以
下の時間で他方のアクセス要求信号に基づきＲＡＭ１０
０をアクセスしている。

【００７７】ここで、本実施例では、時間Ｔ１は５００
ｎＳであり、２ＭＨｚのアクセス周波数である。これに
対して、図２のラッチ回路１３２でのラッチ周波数は例
えば１４．４のＫＨｚであり、ＬＣＤアクセス要求間の
時間Ｔ２は６９．４μＳである。このように、ＬＣＤア
クセス要求信号間の時間Ｔ２は、非同期のＭＰＵアクセ
ス要求信号間の最短時間をＴ１よりも十分に長い。従っ
て、図８及び図９の通りアクセス処理時間を定義してお
けば、２つのアクセス要求を効率よく処理できる。

【００７８】（電子機器の説明）上述の実施例の液晶表
示装置を用いて構成される電子機器は、図１０に示す表
示情報出力源１０００、表示情報処理回路１００２、表
示駆動回路１００４、液晶パネルなどの表示パネル１０
０６、クロック発生回路１００８及び電源回路１０１０
を含んで構成される。表示情報出力源１０００は、ＲＯ
Ｍ、ＲＡＭなどのメモリ、テレビ信号を同調して出力す
る同調回路などを含んで構成され、クロック発生回路１
００８からのクロックに基づいて、ビデオ信号などの表
示情報を出力する。表示情報処理回路１００２は、クロ
ック発生回路１００８からのクロックに基づいて表示情
報を処理して出力する。この表示情報処理回路１００２
は、例えば増幅・極性反転回路、相展開回路、ローテー
ション回路、ガンマ補正回路あるいはクランプ回路等を
含むことができる。表示駆動回路１００４は、走査側駆
動回路及びデータ側駆動回路を含んで構成され、液晶パ
ネル１００６を表示駆動する。表示駆動回路１００４中
のデータ側駆動回路が、上述の信号線ドライブＩＣ２
２，２４を含んでいる。電源回路１０１０は、上述の各
回路に電力を供給する。

【００７９】このような構成の電子機器として、図１１
に示す液晶プロジェクタ、図１２に示すマルチメディア
対応のパーソナルコンピュータ（ＰＣ）及びエンジニア
リング・ワークステーション（ＥＷＳ）、図１３に示す
ページャ、あるいは携帯電話、ワードプロセッサ、テレ
ビ、ビューファインダ型又はモニタ直視型のビデオテー
プレコーダ、電子手帳、電子卓上計算機、カーナビゲー
ション装置、ＰＯＳ端末、タッチパネルを備えた装置な
どを挙げることができる。

【００８０】図１１に示す液晶プロジェクタは、透過型
液晶パネルをライトバルブとして用いた投写型プロジェ
クタであり、例えば３板プリズム方式の光学系を用いて
いる。図１１において、プロジェクタ１１００では、
白色光源のランプユニット１１０２から射出された投写
光がライトガイド１１０４の内部で、複数のミラー１１
０６および２枚のダイクロイックミラー１１０８によっ
てＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像
を表示する３枚の液晶パネル１１１０Ｒ、１１１０Ｇお
よび１１１０Ｂに導かれる。そして、それぞれの液晶パ
ネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって
変調された光は、ダイクロイックプリズム１１１２に３
方向から入射される。ダイクロイックプリズム１１１２
では、レッドＲおよびブルーＢの光が９０°曲げられ、
グリーンＧの光が直進するので各色の画像が合成され、
投写レンズ１１１４を通してスクリーンなどにカラー画
像が投写される。

【００８１】図１２に示すパーソナルコンピュータ１２
００は、キーボード１２０２を備えた本体部１２０４
と、液晶表示画面１２０６とを有する。

【００８２】図１３に示すページャ１３００は、金属製
フレーム１３０２内に、液晶表示基板１３０４、バック
ライト１３０６ａを備えたライトガイド１３０６、回路
基板１３０８、第１，第２のシールド板１３１０，１３
１２、２つの弾性導電体１３１４，１３１６、及びフィ
ルムキャリアテープ１３１８を有する。２つの弾性導電
体１３１４，１３１６及びフィルムキャリアテープ１３
１８は、液晶表示基板１３０４と回路基板１３０８とを
接続するものである。

【００８３】ここで、液晶表示基板１３０４は、２枚の
透明基板１３０４ａ，１３０４ｂの間に液晶を封入した
もので、これにより少なくともドットマトリクス型の液
晶表示パネルが構成される。一方の透明基板に、図１０
に示す駆動回路１００４、あるいはこれに加えて表示情
報処理回路１００２を形成することができる。液晶表示
基板１３０４に搭載されない回路は、液晶表示基板の外
付け回路とされ、図１３の場合には回路基板１３０８に
搭載できる。

【００８４】図１３はページャの構成を示すものである
から、液晶表示基板１３０４以外に回路基板１３０８が
必要となるが、電子機器用の一部品として液晶表示装置
が使用される場合であって、透明基板に表示駆動回路な
どが搭載される場合には、その液晶表示装置の最小単位
は液晶表示基板１３０４である。あるいは、液晶表示基
板１３０４を筺体としての金属フレーム１３０２に固定
したものを、電子機器用の一部品である液晶表示装置と
して使用することもできる。さらに、バックライト式の
場合には、金属製フレーム１３０２内に、液晶表示基板
１３０４と、バックライト１３０６ａを備えたライトガ
イド１３０６とを組み込んで、液晶表示装置を構成する
ことができる。これらに代えて、図１４に示すように、
液晶表示基板１３０４を構成する２枚の透明基板１３０
４ａ，１３０４ｂの一方に、金属の導電膜が形成された
ポリイミドテープ１３２２に、信号線ドライブＩＣなど
のＩＣチップ１３２４を実装したＴＣＰ（ＴａｐｅＣ
ａｒｒｉｅｒＰａｃｋａｇｅ）１３２０を接続して、
電子機器用の一部品である液晶表示装置として使用する
こともできる。

【００８５】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。例えば、本発明は上述の各種の液晶パネル
の駆動に適用されるものに限らず、エレクトロルミネッ
センス、プラズマディスプレー装置にも適用可能であ
る。

【００８６】

【図面の簡単な説明】

【図１】本発明を適用した液晶表示装置を含む電子機器
のブロック図である。

【図２】図１に示す信号線ドライバの構成を示すブロッ
ク図である。

【図３】（Ａ）は図１の液晶表示パネルの表示空間アド
レスを示す概略説明図であり、（Ｂ）は図１に示す信号
線ドライブＩＣ内のＲＡＭの画素アドレスを示す概略説
明図である。

【図４】図２に示すＲＡＭ及びその周辺回路を示す回路
図である。

【図５】図２に示すアービトレーション回路の回路図で
ある。

【図６】ＭＰＵアクセス要求信号、ＬＣＤアクセス要求
信号がその順で入力された場合の図５の回路の動作を説
明するためのタイミングチャートである。

【図７】ＬＣＤアクセス要求信号、ＭＰＵアクセス要求
信号がその順で入力された場合の図５の回路の動作を説
明するためのタイミングチャートである。

【図８】ＬＣＤアクセス要求信号、ＭＰＵアクセス要求
信号がその順で入力された場合のアクセス処理時間を説
明するための概略説明図である。

【図９】ＭＰＵアクセス要求信号、ＬＣＤアクセス要求
信号がその順で入力された場合のアクセス処理時間を説
明するための概略説明図である。

【図１０】本発明が適用される電子機器のブロック図で
ある。

【図１１】本発明が適用されるプロジェクタの概略説明
図である。

【図１２】本発明が適用されるパーソナルコンピュータ
の外観図である。

【図１３】本発明が適用されるページャの分解斜視図で
ある。

【図１４】外付け回路を備えた画像表示装置の一例を示
す概略説明図である。

【図１５】１ポートＲＡＭのスイッチによる時分割のポ
ート切り換えを模式的に示す概略説明図である。

【図１６】図１５に示す時分割のポート切り換えの場合
の問題点を説明するための概略説明図である。

【符号の説明】

１０液晶表示パネル２０信号線ドライバ２２第１の信号線ドライブＩＣ２４第２の信号線ドライブＩＣ３０走査線ドライバ３２、３４走査線ドライブＩＣ４０電源回路５０発振用外付け回路６０ＭＰＵ１００表示データＲＡＭ１０２メモリセル１０４カラムスイッチ１０６トランスファーゲート１０８インバータ１１０ＭＰＵインターフェース１１１バスライン１１２入出力回路１１４バスホールダ１１６コマンドデコーダ１１８ステータス設定回路１２０ＭＰＵ制御回路１２２カラムアドレス制御回路１２４Ｉ／Ｏバッファ１３０ＬＣＤ制御回路１３２ラッチ回路１３４デコード回路１３６液晶駆動回路１４０ページアドレス制御回路１５０内部発振回路１６０アービトレーション回路１７０ＲＡＭ制御回路１８０メモリ制御回路

Claims

【特許請求の範囲】

【請求項１】マイクロプロセッサユニットとの間で表
示データが入出力され、前記表示データを表示部に表示
駆動制御する表示駆動制御回路において、前記表示部にて表示される前記表示データがリード・ラ
イトされるメモリと、前記マイクロプロセッサユニットからのコマンドに従っ
て前記メモリのアクセスを要求する第１のアクセス要求
信号を出力するＭＰＵ制御回路と、前記表示部での表示動作に従って前記メモリのアクセス
を要求する第２のアクセス要求信号を出力するＤＩＳ制
御回路と、前記第１，第２のアクセス要求信号が入力され、前記第
１，第２のアクセス要求信号をその入力順に優先させ
て、その優先順位に従って前記第１，第２のアクセス要
求信号に応じたアクセス動作を前記メモリにて開始制御
させる第１，第２の動作開始信号を出力するメモリ制御
回路と、を有し、前記第１のアクセス要求信号間の最短時間をＴ
としたとき、前記第１，第２のアクセス要求信号に応じ
た各々のアクセス動作は、Ｔ／２以内に終了されること
を特徴とする表示駆動制御回路。
【請求項２】請求項１において、前記メモリ制御回路は、前記第１の動作開始信号の出力
後Ｔ／２以内に発生される第１の動作終了信号に基づい
て、Ｔ／２以内に前記第１、第２のアクセス要求信号が
その順で入力された時に、前記第２の動作開始信号を、
前記第１の動作終了信号を待って出力することを特徴と
する表示駆動制御回路。
【請求項３】請求項１又は２において、前記メモリ制御回路は、前記第２の動作開始信号の出力
後Ｔ／２以内に発生される第２の動作終了信号に基づい
て、Ｔ／２以内に前記第２、第１のアクセス要求信号が
その順で入力された時に、前記第１の動作開始信号を、
前記第２の動作終了信号を待って出力することを特徴と
する表示駆動制御回路。
【請求項４】請求項１乃至３のいずれかにおいて、前記メモリ制御回路は、前記第１の動作開始信号の出力
後Ｔ／２以内に発生される第１の動作終了信号に基づい
て、Ｔ／２以内に前記第１、第２のアクセス要求信号が
同時に入力された時に、前記第１の動作開始信号を優先
して出力し、前記第２の動作開始信号を、前記第１の動
作終了信号を待って出力することを特徴とする表示駆動
制御回路。
【請求項５】請求項１乃至４のいずれかに記載の表示
駆動制御回路と、前記表示駆動制御回路によって表示駆動される表示部
と、を有することを特徴とする画像表示装置。
【請求項６】請求項５に記載の画像表示装置を有する
ことを特徴とする電子機器。