WO2007018043A1 - Ｒａｍ制御装置及びこれを用いたメモリ装置 - Google Patents

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WO2007018043A1
WO2007018043A1 PCT/JP2006/314860 JP2006314860W WO2007018043A1 WO 2007018043 A1 WO2007018043 A1 WO 2007018043A1 JP 2006314860 W JP2006314860 W JP 2006314860W WO 2007018043 A1 WO2007018043 A1 WO 2007018043A1
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input
signal
terminal
clock
input terminal
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PCT/JP2006/314860
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English (en)
French (fr)
Inventor
Tomokazu Okada
Takashi Kira
Original Assignee
Rohm Co., Ltd.
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Publication date
Application filed by Rohm Co., Ltd. filed Critical Rohm Co., Ltd.
Priority to JP2007529481A priority Critical patent/JP5000514B2/ja
Priority to US11/997,361 priority patent/US7843762B2/en
Priority to CN2006800127383A priority patent/CN101160566B/zh
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration

Definitions

  • the present invention relates to a RAM control device that controls access to a RAM [Random Access Memory], and a memory device using the RAM control device.
  • a dual-port RAM is generally adopted as a memory device.
  • the dual port RAM mentioned above refers to a RAM having two input / output interfaces (generally, two systems for writing and reading) for the storage unit in the memory device.
  • control signals for reading and writing from two control devices are controlled signals of one clock cycle width synchronized with the internal clock
  • a dual-port RAM circuit that time-divisionally accesses a 1-port RAM unit by delaying one of the control signals by one clock when the synchronized control signals of the same timing are disclosed (See Patent Document 1).
  • the clock for the firmware control unit is replaced with the clock for the main signal control unit in the inter-speed clock arbitration unit, and the timing signal generation unit Disclosed is a system controller that is asynchronous with the clock in the device so that access to the main signal control unit and firmware control unit power information storage unit does not compete with each other based on the timing signal (see Patent Document 2). ).
  • Patent Document 1 Japanese Patent Laid-Open No. 6-161870
  • Patent Document 2 JP 2000-341255 A
  • the dual-port RAM has led to an increase in the device scale and cost due to its large chip area compared to a single-port RAM having only one input / output interface.
  • Patent Document 1 accesses the force RAM by transferring the control signal to the internal clock signals Cl and C2 instead of directly accessing the RAM using an external control signal. It was supposed to be configured. For this reason, the conventional technology of Patent Document 1 requires an oscillation circuit that generates internal clock signals Cl and C2, which causes an increase in circuit scale and power consumption, and may depend on the performance of the oscillation circuit. There was a risk of affecting the specifications.
  • Patent Document 2 has been configured to access the RAM by transferring one control signal (for example, a low-speed clock) to the other control signal (for example, a high-speed clock). For this reason, the prior art in Patent Document 2 is a technique that can be applied only to an application in which the other control signal that is the transfer destination of one control signal is always operating.
  • one control signal for example, a low-speed clock
  • the other control signal for example, a high-speed clock
  • the present invention appropriately controls access to RAM according to two access clocks that are asynchronously input to each other while suppressing an increase in device scale and cost. It is an object of the present invention to provide a RAM control device that can be controlled automatically, and a memory device using the same.
  • a RAM control device includes an arbiter circuit and a one-shot circuit, and includes two systems of first and second systems that are input asynchronously with each other.
  • a RAM control device for controlling access to a RAM according to an access clock, wherein the arbiter circuit has a mutually exclusive logic according to the first and second access clocks. 1.
  • the host that sent the earliest access clock is authorized to access the RAM, and the one-shot
  • a means for requesting a path to generate a RAM clock for determining the access timing to the RAM, and the one-shot circuit responds to a clock request signal of the arbiter circuit to generate the RAM clock. Is configured as a means for generating only one pulse and sending it to the RAM (first configuration).
  • the RAM clock is
  • Second configuration is a clock with a cycle within 1Z2 of the faster one of the 1st and 2nd access clocks.
  • the arbiter circuit receives a first input clock from the clock input terminal and a predetermined logic signal to the data input terminal.
  • the first request reset signal is input to the reset terminal, the output terminal force is the first D flip-flop from which the first request signal is extracted; the first busy signal is input to one input terminal, and the first inverting input terminal.
  • the first AND circuit from which the RAM clock is input and the first request reset signal is extracted from the output terminal; the first request signal is input to one input terminal, and the second busy signal is input to the other inverting input terminal
  • the first access start signal is input to the input terminal, the output terminal force is the second D flip-flop from which the first busy signal is extracted; the second access clock is input to the clock input terminal, and the predetermined logic signal is input to the data input terminal
  • the second request reset signal is input to the reset terminal, the output terminal force is the third 3D flip-flop from which the second reset signal is extracted; the second busy signal is input to one input terminal, and the other inverting input terminal
  • a configuration comprising a logical sum circuit (third configuration).
  • the predetermined logic signals input to the data input terminals of the first and third D flip-flops are their inverted output signals. Configuration).
  • the second busy signal is input to the reset terminal of the second D flip-flop, or the reset terminal of the fourth D flip-flop. It is recommended to use a configuration (fifth configuration) in which the first busy signal is input.
  • the arbiter circuit may be shifted based on presence / absence of input of the first and second access clocks and logic of the RAM clock!
  • a configuration (sixth configuration) may be adopted in which a busy signal of another system that does not depend on a busy signal that causes an unintended logic transition is changed to a desired logic according to a legitimate access clock.
  • the arbiter circuit described above receives the clock input terminal and the first access clock, the data input terminal receives a predetermined logic signal, and the reset terminal.
  • the first request reset signal is input to the output terminal and the first D flip-flop from which the first request signal is extracted; the first busy signal is input to one input terminal, and the RAM clock is input to the other inverting input terminal.
  • the first access start signal is input and the output terminal force is the second D flip-flop from which the first busy signal is extracted;
  • the second access clock is input to the clock input terminal, the predetermined logic signal is input to the data input terminal, and the reset terminal
  • the second request reset signal is input to the 3D flip-flop from which the second request signal is also output; the second busy signal is input to one input terminal, and the RAM clock is input to the other inverting input terminal
  • the second request A third AND circuit from which a set signal is extracted; a second request signal is input to one input terminal, a first busy signal is input to the other inverting input terminal, and an output force second pre-sign
  • the predetermined logic signal input to the data input terminals of the first and third D flip-flops is an inverted output signal of each of the first and third D flip-flops. Configuration).
  • the second busy signal is input to the reset terminal of the second D flip-flop, or the reset terminal of the fourth D flip-flop. It is recommended that the configuration with the first busy signal input (the ninth configuration).
  • the RAM control device having the first configuration is arranged before the arbiter circuit, and the first access clock having a higher speed among the first and second access clocks is continuously provided.
  • the pulse train is alternately distributed every cycle, and further comprises a clock dividing circuit that divides the pulse train into two systems.
  • the arbiter circuit is configured to divide the first access clock and the second access clock divided into two systems. Depending on the total of three access clocks It is recommended to use a configuration that generates three busy signals (tenth configuration).
  • the RAM clock ends the arbitration chain between the first access clocks divided into two systems within one cycle of the second access clock. Make the configuration (eleventh configuration) that is the clock of the period to get.
  • the arbiter circuit is configured such that one of the first access clocks divided into two systems is input to the clock input terminal, and the data input terminal
  • the first logic signal is input to the reset terminal, the first request reset signal is input to the reset terminal, the output terminal force is the first D flip-flop from which the first request signal is extracted
  • the first busy signal is input to one input terminal, A first AND circuit from which the RAM clock is input to the other inverting input terminal and the output terminal force the first request reset signal is extracted; a first request signal is input to the first input terminal and a second inverting input
  • the second busy signal is input to the terminal, the third busy signal is input to the third inverting input terminal, and the output terminal force is the second AND circuit from which the first access start signal is drawn
  • the clock input terminal RAM clock is input, a predetermined logic signal is input to the data input terminal, the first access start signal is input to the set input terminal, and the output terminal force is the second D flip-flop from which
  • the first access start signal is input to the first input terminal, the second access start signal is input to the second input terminal, the third access start signal is input to the third input terminal, and the output terminal in front It may be configured to have a (first 12 configuration); clock Riku es preparative signal first and OR circuit drawn.
  • the predetermined logic signal input to the data input terminals of the first, third, and fifth D flip-flops is an inverted output signal of each of them ( (13th configuration).
  • the third busy signal is input to the reset terminal of the second or fourth D flip-flop, or the sixth D flip-flop
  • the reset terminal receives the logical sum signal of the first busy signal and the second busy signal, so that the configuration is the 14th configuration.
  • the arbiter circuit may have a configuration (fifteenth configuration) including the clock division circuit.
  • a memory device includes a RAM control device having any one of the first to fifteenth configurations and a RAM that operates in accordance with the RAM clock (a sixteenth configuration). It is said that.
  • FIG. 1 is a block diagram showing a first configuration example of a memory device according to the present invention.
  • FIG. 2 is a block diagram showing an internal configuration example of the arbiter circuit 1 and the output latch circuit 4.
  • FIG. 3 is a state diagram (a) and a logical value table (b) for explaining the operation state transition of the arbiter circuit 1.
  • FIG. 4 is a timing chart for explaining a RAM control operation.
  • FIG. 5 is a block diagram showing another internal configuration example of the arbiter circuit 1.
  • FIG. 6 is a diagram for explaining the RAM access period limitation according to the maximum operating frequency of the access clock.
  • FIG. 7 is a block diagram showing a second configuration example of the memory device according to the present invention.
  • FIG. 8 is a block diagram showing an internal configuration example of the clock dividing circuit 7 and the arbiter circuit 8.
  • FIG. 9 is a state diagram (a) and a logical value table (b) for explaining the operation state transition of the arbiter circuit 8.
  • FIG. 10 is a diagram for explaining a period limitation of RAM access according to the maximum operating frequency of the access clock in the second configuration example.
  • FIG. 1 is a block diagram showing a first configuration example of the memory device according to the present invention.
  • the memory device of this embodiment includes an arbiter circuit 1, a one-shot circuit 2, a RAM 3, an output latch circuit 4, and a read Z write circuit 5.
  • Two first and second access clocks (CLK1, CLK2) (for example, MP U) that are input asynchronously from hosts 6a and 6b (for example, MPU [Micro Processing Unit] and display dryer). It is configured to control access to RAM3 according to access and display access.
  • the arbiter circuit 1 generates the first and second busy signals (BUSY1, BUSY2) having mutually exclusive logics in accordance with the above-described CLK1 and CLK2, thereby reading Z write
  • the access right to the RAM 3 is granted to any one of the hosts 6a and 6b that sent the access clock first via the circuit 5, and the clock request signal (CLKRQ) is sent to the one-shot circuit 2.
  • And means for requesting generation of a RAM clock (RAMCLK) for determining the access timing to the RAM 3 (arbitration means Z priority determination means).
  • the one-shot circuit 2 is means for generating only one pulse of RAMCLK according to CLKRQ from the arbiter circuit 1 and sending it to the RAM 3. Note that RAMCLK is sent to the arbiter circuit 1 and the output latch circuit 4 in addition to the RAM 3 described above.
  • RAM 3 a single-port RAM having only one input / output interface is employed. This makes it possible to suppress an increase in the scale of the device and an increase in cost compared to the case where a dual port RAM is used.
  • the output latch circuit 4 latches the RAM output signals (RAMO) corresponding to CLK1 and CLK2, and sends them to the read Z write circuit 5 as the first and second RAM output latch signals (RAMOLATl and RAMOLAT2). Means.
  • the read Z write circuit 5 recognizes whether the host 6a or 6b has the right to occupy the RA M3 according to the BUSY1 and BUSY2 from the arbiter circuit 1, and the read Z write circuit 5 It is means for exchanging a chip select signal (RAMCS), a write enable signal (RAMWE), a read enable signal (RAMRD), an address signal (RAMADRS), and a data signal (RAMDATA).
  • RAMCS chip select signal
  • RAMWE write enable signal
  • RAMRD read enable signal
  • RAMADRS address signal
  • RAMDATA data signal
  • RAMCS RAMCS
  • RAMWE RAM RE
  • RAMRD RAMRD
  • FIG. 2 is a block diagram illustrating an internal configuration example of the arbiter circuit 1 and the output latch circuit 4.
  • the arbiter circuit 1 of the present embodiment includes a D flip-flop 11a to Lib, inverters 12a to 12b, AND circuits 13a to 13b, and AND circuits 14a to 14b. And D flip-flops 15a to 15b and an OR circuit 16.
  • CLK1 is input to the clock input terminal, and a predetermined logic signal (inverted output signal of itself through the first inverter 12a) is input to the data input terminal.
  • the first request reset signal (REQ1RST) is input to the output terminal, and the first request signal (REQ1) is extracted from the output terminal.
  • BUSY1 is input to one input terminal
  • RAMCLK is input to the other inverting input terminal
  • REQ 1RST is bowed out from the output terminal.
  • REQ1 is input to one input terminal and the other inverting input terminal is connected.
  • BUSY2 is input and the output terminal force 1st access start signal (STAT1) is pulled out.
  • RAMCLK is input to the clock input terminal
  • a predetermined logic signal (a reference voltage signal corresponding to a low level, for example, a ground voltage) is input to the data input terminal
  • STAT1 is input to the set input terminal. It is input, and BUSY1 is also pulled out as the output end force.
  • BUSY2 is input to one input terminal
  • RAMCLK is input to the other inverting input terminal
  • an output terminal force REQ2RST is extracted.
  • REQ2 is input to one input terminal
  • BUSY1 is input to the other inverting input terminal
  • STAT2 is extracted.
  • RAMCLK is input to the clock input terminal
  • a predetermined logic signal (a reference voltage signal corresponding to a low level, for example, ground voltage) is input to the data input terminal
  • STAT2 is input to the set input terminal. It is input, and BUSY2 is also pulled out as the output end force.
  • BUSY1 is input to the reset terminal of the fourth D flip-flop 15b.
  • STAT1 is input to one input terminal
  • STAT2 is input to the other input terminal
  • CLKRQ is extracted from the output terminal force
  • the first to fourth D flip-flops lla, 15a, lib, and 15b described above are all triggered at the rising edge of the clock signals (CLK1, CLK2, and RAMCLK) that are input thereto. It is.
  • the output latch circuit 4 of the present embodiment includes a D flip-flop 41, an inverter 42, selectors 43a to 43b, and D flip-flops 44a to 44b.
  • RAMCLK is input to the clock input terminal
  • BUSY1 is input to the data input terminal
  • latch select signal (LATSELECT) is extracted from the output terminal force.
  • the selector 43a selects and outputs RAMO to the subsequent stage, and if LATSELECT is low level (0), selects and outputs RAMOLAT1 to the subsequent stage.
  • the selector 43b selects and outputs RAMOLAT2 to the subsequent stage if LATSELECT is high level (1), and selects and outputs RAMO to the subsequent stage if LATSELECT is low level (0).
  • the inverted RAMCLK via the inverter 42 is input to the clock input terminal
  • the output signal of the selector 43a is input to the data input terminal
  • the inverted RAMCLK via the inverter 42 is input to the clock input terminal, the output signal of the selector 43b is input to the data input terminal, and the RAM is output from the output terminal.
  • each of the D flip-flops 41, 44a to 44b described above is triggered by the falling edge of the clock signal (RAMCLK, inverted RAMCLK) input thereto.
  • FIG. 3 is a state diagram (a) and a logical value table (b) for explaining the operation state transition of the arbiter circuit 1.
  • the arbiter circuit 1 having the above-mentioned component power is a so-called asynchronous finite state machine (AFS).
  • AFS asynchronous finite state machine
  • the arbiter circuit 1 the first and second busy signals (BUSY1, BUS
  • SY1 state SY1 state
  • CLK2 access state BUSY2 state
  • the state counter in each operation state described above becomes STBY state ⁇ 00 ⁇ , BUSY1 state ⁇ 0 1 ⁇ , and BUSY2 state ⁇ 10 ⁇ as shown in FIG. 3 (b). Note that the state ⁇ 11 ⁇ does not exist as described later.
  • the operation state of the arbiter circuit 1 is located in the STBY state immediately after reset, and shifts to the BUSY1 state at the rising edge of STAT1. After that, it returns to the STBY state again at the rising edge of RAMCLK. Similarly, the CPU enters the BUSY2 state at the rising edge of STAT2 from the STBY state, and returns to the STBY state at the rising edge of RAMCLK.
  • the arbiter circuit 1 of the present embodiment has a configuration in which the state counter changes only by 1 bit (one digit) before and after the operation state transition, that is, a pseudo gray code counter. Yes. Therefore, in the arbiter circuit 1 of the present embodiment, when the operating state is changed, the other state is not passed through, so there is no possibility that the state is mistaken at the moment of the operating state transition.
  • FIG. 4 is a timing chart for explaining the RAM control operation. This figure shows the operation waveform when CLK2 is input (rising) immediately after CLK1 is input (rising).
  • one-shot circuit 2 When CLKRQ rises to a high level according to STAT1, one-shot circuit 2 is It is activated and RAMCLK is generated. Note that the period from when STAT1 rises (that is, CLK RQ rises) until the RAMCLK one-shot pulse actually falls to low level, and RAMCLK that has fallen to low level again goes high. The period d2 until the return to is determined by a delay circuit (not shown) provided inside the one-shot circuit 2.
  • LATSELECT is changed to high level (the same logic as BUSY1) in response to the fall of RAMCLK.
  • the selector 43a selectively outputs RAMO to the D flip-flop 44a
  • the selector 43b selectively outputs RAMOLAT2 to the D flip-flop 44b.
  • the RAMO read at time t4 is latched as RAMOLAT1 in response to the rise of RAMCLK (that is, the fall of inverted RAMCLK). Therefore, the read Z write circuit 5 can read RAMOLAT1 (read data corresponding to CLK1) from the output latch circuit 4 at an arbitrary timing thereafter.
  • the arbiter circuit 1 of the present embodiment has a configuration in which the access clock input first is prioritized, and one access clock is always prioritized. Even if a subsequent access is requested, the previous access is not canceled and the subsequent access is waited until the previous access is completed. Therefore, there is no need to restrict the access timing.
  • the RAM control device includes the arbiter circuit 1 and the one-shot circuit 2, and includes two systems of CLK1 and CLK2 that are input asynchronously to each other.
  • the arbiter circuit 1 controls the access to the RAM 3, and the arbiter circuit 1 has BUSY1, BU having mutually exclusive logics according to the CLK1, CLK2.
  • SY2 the right to access the RAM3 is given to the host that sent the earliest access clock, and the RAMCLK for determining the access timing to the RAM3 is determined for the one-shot circuit 2.
  • the one-shot circuit 2 is a means for requesting generation, and is configured to generate only one pulse of RAMCLK according to the CLKRQ of the arbiter circuit 1 and send it to the RAM 3.
  • the RAM control device recognizes an access request in response to the rise of CLK1 and CLK2, but is not required for the fall! / , Ru That is, the RAM control device of this embodiment operates only on the rising edges of CLK1 and CLK2.
  • the rising edges of CLK1 and CLK2 are generated only when there is any access request from the hosts 6a and 6b to RAM3. Therefore, for example, the case where the other operating frequency is extremely long with respect to one operating frequency, or conversely, the case where the other operating frequency is extremely short can be sufficiently handled.
  • the arbiter circuit 1 of the present embodiment has a configuration in which BUSY1 is input to the reset terminal of the fourth D flip-flop 15b.
  • the mask operations in the second and fourth AND circuits 14a and 14b are not in time, and both STAT1 and STAT2 go high.
  • both BUSY2 are set to high level
  • the 4th D flip-flop 15b is immediately reset by BUSY1, so BUSY2 is returned to low level without delay.
  • the operating state of the arbiter circuit 1 that does not keep both BUSY1 and BUSY2 at the high level is preferentially shifted to the BUSY1 state. Therefore, even if CLK1 and CLK2 inputs are completely overlapped, it is not necessary to take measures against whiskers in the analog part. The normal operation can be guaranteed.
  • priority order of CLK1 and CLK2 at the time of simultaneous input may be given priority. That is, as described above, CLK1 may be prioritized, and conversely, BUSY2 may be input to the reset terminal of the second D flip-flop 15a, and CLK2 may be prioritized.
  • the arbiter circuit 1 of the present embodiment has its inverted output signal (with respect to the data input ends of the first and third D flip-flops l la and l ib ( In other words, the inversion REQ1 and the inversion REQ2) are input.
  • the inversion REQ1 and the inversion REQ2 are input.
  • a predetermined logic signal (a voltage signal corresponding to a high level, for example, a power supply) is connected to the data input terminals of the first and third D flip-flops lla and lib. Input the voltage).
  • the internal configuration of the arbiter circuit 1 is set so that the request signal corresponding to it passes through an exclusive gate due to an unintended busy signal of another system.
  • FIG. 5 is a block diagram showing another internal configuration example of the arbiter circuit 1.
  • the arbiter circuit 1 of this configuration example has a configuration substantially similar to the above. Therefore, the same components are denoted by the same reference numerals as those in FIG. 2, and detailed description thereof is omitted. In the following, feature portions (countermeasures for deadlock) of this configuration will be mainly described. To do.
  • the arbiter circuit 1 of the present configuration example includes AND circuits 17a to 17b and OR circuits 18a to 18b in addition to the components shown in FIG. It consists of
  • REQ1 is input to the first input terminal, and R is input to the second inverting input terminal.
  • EQ2 is input, RAMCLK is input to the third input terminal, and the output terminal force first through signal (TH1) is extracted.
  • PRE1 is input to one input terminal
  • TH1 is input to the other input terminal
  • STAT1 is extracted from the output terminal.
  • REQ1 is input to the first inverting input terminal, and R is input to the second input terminal.
  • EQ2 is input, RAMCLK is input to the 3rd input terminal, and the output terminal force 2 th through signal (TH2) is generated.
  • PRE2 is input to one input terminal
  • TH2 is input to the other input terminal
  • STAT2 is extracted from the output terminal.
  • the logic of BUSY1 generated by the second D flip-flop 15a unintentionally changes to a high level due to noise or the like, and CLK2 is input under this state.
  • REQ2 is unintentionally gated at BUSY1 which is not intended as described above, so the high-level transition of REQ2 is not propagated to PRE 2 and STAT2 is not launched. .
  • the arbiter circuit 1 of this configuration example has an unintended logic transition in BUSY1 based on both the logic of REQ1 to REQ2 (that is, whether or not LK1 to CLK2 are input) and the logic of RAMCLK. If it is determined whether or not the valid CLK2 is input under the current condition, and it is determined that it is in such a state, the BUSY2 that does not depend on the BUSY1 that caused the unintended logic transition is changed to the valid CLK2 It is configured to change to the desired logic according to the situation. Therefore, with the arbiter circuit 1 of this configuration example, it is possible to perform access based on CLK2 without waiting for the input of CLK1, and then return to the STBY state without delay.
  • FIG. 6 is a diagram for explaining the RAM access period limitation according to the maximum operating frequency of the access clock.
  • Fig. 6 depicts the worst case where CLK2 was started just before CLK1.
  • the sum of the periods dl and d2 (that is, the RAM access period W)
  • the above-described periods dl and d2 may be set so as to be not less than the minimum period Z that does not cause a process failure and not more than 1Z2 of the shortest cycle X of CLK1.
  • the maximum operating frequency of the access clock is expected to continue to increase in the future, and it is increasingly necessary to manage and set dl and d2 for the above conditions so that the above conditions are satisfied. It will be difficult.
  • FIG. 7 is a block diagram showing a second configuration example of the memory device according to the present invention.
  • both access clocks (CLK1, CLK2) are directly input to the arbiter circuit 1 to perform arbitration between each other.
  • the one-shot circuit 2 generates the RAM clock (RAMCLK) after conversion to a single clock request signal (CLKRQ)! /.
  • an MPU access clock (MCLK) and a display access clock (DCLK) are assumed as the first and second access clocks, and MCLK is Under the premise that the operating frequency is faster than DCLK, as shown in Fig.
  • FIG. 8 is a block diagram illustrating an internal configuration example of the clock dividing circuit 7 and the arbiter circuit 8.
  • the clock dividing circuit 7 of this configuration example includes a D flip-flop 71, an inverter 72, and AND circuits 73a to 73b.
  • MCLK is input to the clock input terminal
  • a predetermined logic signal (inverted output signal of itself through the inverter 72) is input to the data input terminal, and the output terminal
  • the mask signal (MASK) is generated by the bow I!
  • MASK is input to one input terminal
  • MCLK is input to the other input terminal
  • an output terminal force MCLK1 is extracted.
  • MASK is input to one inverting input terminal, and M is input to the other input terminal.
  • the logical product operation of MASK and MCLK and the logical product operation of inverted MASK and MCLK are performed as shown in FIG.
  • MCLK1 to MCLK2 are generated in such a manner that a continuous pulse train of MCLK is alternately distributed every cycle.
  • the arbiter circuit 8 of this configuration example includes D flip-flops 81a to 81c and an inverter
  • MCLK1 is input to the clock input terminal
  • a predetermined logic signal (its own inverted output signal via the first inverter 82a) is input to the data input terminal
  • the first MPU is input to the reset terminal.
  • the request reset signal (MREQ1RST) is input, and the first MPU request signal (MREQ1) is extracted from the output terminal.
  • the first MPU busy signal (MBUSY1) is input to one input terminal, the RAMCLK is input to the other inverting input terminal, and the output terminal force MREQ1RST is extracted.
  • MREQ1 is input to the first input terminal
  • MPU busy signal (MBUSY2) is input to the second inverting input terminal
  • display busy signal is input to the third inverting input terminal.
  • DBUSY is input and the output terminal force is the first MPU access start signal (MS TAT1).
  • RAMCLK is input to the clock input terminal
  • a predetermined logic signal (a reference voltage signal corresponding to a low level, for example, a ground voltage) is input to the data input terminal
  • MSTATl is input to the set input terminal. Input, output end force MBUSY1 is drawn.
  • MCLK2 is input to the clock input terminal, and a predetermined logic signal (its own inverted output signal via the second inverter 82b) is input to the data input terminal.
  • the second MPU request reset signal (MREQ2RST) is input to the set end, and the second MPU request signal (MREQ2) is bowed out from the output end!
  • MBUSY2 is input to one input terminal
  • RAMCLK is input to the other inverting input terminal
  • MREQ2RST is extracted from the output terminal.
  • MREQ2 is input to the first input terminal
  • MBUSYl is input to the second inverting input terminal
  • DBUSY is input to the third inverting input terminal
  • the DBUSY is input from the output terminal.
  • MSTAT2 2MPU access start signal
  • RAMCLK is input to the clock input terminal
  • a predetermined logic signal (a reference voltage signal corresponding to a low level, for example, ground voltage) is input to the data input terminal
  • MSTAT2 is input to the set input terminal. Input, output end force MBUSY2 is drawn.
  • DCLK is input to the clock input terminal
  • a predetermined logic signal (its own inverted output signal via the third inverter 82c) is input to the data input terminal
  • a display request is input to the reset terminal.
  • the reset signal (DREQRST) is input
  • the display request signal (DREQ) is output from the output terminal.
  • DBUSY is input to one input terminal
  • RAMCLK is input to the other inverting input terminal
  • DREQRST is output from the output terminal! /.
  • DREQ is input to the first input terminal and the second inverting input terminal
  • MBUSYl is input
  • MBUSY2 is input to the third inverting input terminal
  • DTAT output terminal force display access start signal
  • RAMCLK is input to the clock input terminal
  • a predetermined logic signal (a reference voltage signal corresponding to a low level, for example, ground voltage) is input to the data input terminal
  • DSTAT is input to the set input terminal.
  • Input, DBUSY is pulled out from the output terminal
  • the reset signal (RST) is input to the reset terminal of the sixth D flip-flop 85c.
  • MSTAT1 is input to the first input terminal
  • MS TAT2 is input to the second input terminal
  • DSTAT is input to the third input terminal
  • CLKRQ is output from the output terminal. Has been pulled out.
  • the first to sixth D flip-flops 81a, 85a, 81b, 85b, 81c, and 85c are all triggered by the rising edge of the clock signal (MCLK1, MCLK2, DCLK, RAMCLK) It is what is done.
  • the arbiter circuit 8 in this configuration example has a configuration in which the two-system input type arbiter circuit 1 shown in Fig. 2 is changed to a three-system input type. Since the basic operation is as described above, a detailed description thereof will be omitted.
  • the priority order of MCLK and DCLK at the time of simultaneous input may be any priority. That is, as shown in FIG. 8, the MCLK may be prioritized by inputting the logical sum signal of MBUSY1 and MBUSY2 to the reset terminal of the sixth D flip-flop 85c. 2, DB at the reset terminal of the 4th D flip-flop 85a, 85b
  • the configuration may be such that USY is input and DCLK is prioritized.
  • FIG. 9 is a state diagram (a) and a logical value table (b) for explaining the operation state transition of the arbiter circuit 8.
  • the arbiter circuit 8 having the above-described configuration power is configured to operate as a so-called asynchronous finite state machine, as in the first configuration example described above, and its state diagram and logical value table are Figures 9 (a) and (b) are shown.
  • the three busy signals (MBUSY1, MB
  • the first to second MPU busy signals correspond to the first and second digits of the state counter, respectively, and the display busy signal (DBUSY) corresponds to the third digit of the state counter.
  • the state counter of each operation state described above is as shown in FIG. 9 (b) [STBY state ⁇ 000 ⁇ , MBUSY1 state ⁇ 001 ⁇ , MBUSY2 state ⁇ 010 ⁇ , and DBUSY state ⁇ 100 ⁇ . Become. Note that the state of ⁇ 111 ⁇ does not exist as described later. Yes.
  • the operating state of the arbiter circuit 8 is in the STBY state immediately after reset as shown in Fig. 9 (a), and transitions to the MBUSY1 state at the rising edge of MSTAT1. After that, it returns to the STBY state again at the rise of RAMC LK.
  • the MBUS Y2 state transitions from the STBY state at the rising edge of MSTAT2, and the STBY state returns again at the rising edge of RAMCLK.
  • the DBUSY state transitions from the STBY state at the rising edge of DSTAT, and the STBY state returns again at the rising edge of RAMCLK.
  • the arbiter circuit 8 of this configuration example like the first configuration example described above, has a configuration in which only the state counter power ⁇ bit (one digit) changes before and after its operation state transition, that is, A pseudo gray code counter. Therefore, in the case of the arbiter circuit 8 of this configuration example, when the operation state is changed, the other state is not passed through, so there is no possibility that the state is mistaken at the moment of the operation state transition.
  • FIG. 10 is a diagram for explaining the RAM access period limitation according to the maximum operating frequency of the access clock in the second configuration example.
  • RAM3 is accessed most frequently when access according to DCLK is requested while continuous access according to MCLK continues as shown in Figure 10. is there.
  • Figure 10 depicts the worst case where DCLK was launched just before MCLK2.
  • MCLK is divided and input as two systems of MCLK 1 and MCLK 2, and access management corresponding to each is individually performed. Therefore, in the case of the arbiter circuit 8 of this configuration example, DCLK is started immediately before MCLK2, and access according to MCLK2 is waited. As a result, access according to MCLK2 is until the next MCLK1 input. Even if it does not end at the same time, arbitration can be performed between MCLK1 and MC LK2, and access according to the next MCLK1 can be waited without trouble. Access according to MCLK1 is possible. [0143] When continuous access according to MCLK is continued, as shown in Fig. 10, the force that causes an arbitration chain between MCLK1 and MCLK2 thereafter. It is possible to execute its own access after waiting for the other access to end. Such an operation is continued until the arbitration chain is broken between MCLK1 and MCLK2.
  • the arbiter circuit 8 of this configuration example waits for the execution of the access according to the subsequent nors until the end of the access according to the preceding pulse, regarding the continuous access according to the MCLK. Because it is possible, it is difficult to cause access loss!
  • X is the shortest cycle of MCLK
  • Y is the shortest cycle of DCLK
  • Z is the minimum period during which RAM3 access failure does not occur.
  • the RAMCLK is lowered to the low level when the period dl has elapsed from the rise of CLKRQ, and the RAMCLK is notarized when the period d2 has elapsed.
  • the power of the present invention is not limited to this.
  • the CLKRQ (or its logic inversion signal according to the embodiment) is simply set for the period dl. It is possible to generate only one RAMCLK pulse by delaying. This is because CLKRQ is changed to high level in response to the rising edge of the access start signal and then returned to low level in response to the falling edge of RAMCLK.
  • the result is a force that generates only one pulse of RAMCLK.
  • RAMCLK falls to the low level when the period dl elapses from the rise of CLKRQ, and returns to the high level when the period dl elapses.
  • the one-shot circuit 2 can be realized extremely simply.
  • the period dl may be appropriately set according to the operating frequency of the access clock as described above.
  • the present invention is a technique useful for reducing the scale and cost of a RAM control device.

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Abstract

　本発明に係るＲＡＭ制御装置において、アービター回路１は、ＣＬＫ１、ＣＬＫ２に応じて排他的論理のＢＵＳＹ１、ＢＵＳＹ２を生成することにより、最先のアクセスクロックを送出したホストに対してＲＡＭ３へのアクセス権を与える一方、ワンショット回路２に対してＲＡＭ３へのアクセスタイミングを決定するためのＲＡＭＣＬＫの生成を要求する手段であり、ワンショット回路２は、アービター回路１からのＣＬＫＲＱに応じてＲＡＭＣＬＫを１パルスだけ生成し、これをＲＡＭ３に送出する手段である。これにより、装置規模の拡大やコストの増大を抑えつつ、互いに非同期で入力される２系統のアクセスクロックに応じて、ＲＡＭへのアクセスを適切に制御することが可能となる。

Description

明 細 書
RAM制御装置及びこれを用いたメモリ装置
技術分野
[0001] 本発明は、 RAM [Random Access Memory]へのアクセスを制御する RAM制御 装置、及び、これを用いたメモリ装置に関するものである。
背景技術
[0002] 従来より、互いに非同期で入力される 2系統のアクセスクロックに応じて、 RAMへの アクセスを制御する必要がある場合、一般的には、メモリデバイスとしてデュアルポー ト RAMを採用することが多い。上記のデュアルポート RAMとは、メモリデバイス内の 記憶部に対して、 2系統の入出力インタフェイス（一般には、書込用と読出用の 2系統 )を有する RAMを言う。
[0003] なお、本願発明に関連する従来技術としては、 2つの制御装置からの読出し、書込 み用の制御信号を内部クロックに同期した 1クロック周期幅の制御信号とし、双方の 制御装置力 の同期化した制御信号が同一タイミングとなった場合、どちらか一方の 制御信号を 1クロック分遅延させることにより、時分割で 1ポート型の RAM部をァクセ スするデュアルポート RAM回路が開示 '提案されている（特許文献 1を参照)。
[0004] また、本願発明に関連する別の従来技術としては、ファームウェア制御部用のクロッ クを異速度クロック間調停部にて主信号制御部用のクロックに乗せ換え、タイミング信 号生成部からのタイミング信号により主信号制御部及びファームウェア制御部力 情 報蓄積部に対するアクセスを時分割して競合しないようにする装置内クロック非同期 におけるシステム制御装置が開示 '提案されている (特許文献 2を参照)。
特許文献 1：特開平 6 - 161870号公報
特許文献 2 :特開 2000— 341255号公報
発明の開示
発明が解決しょうとする課題
[0005] 確かに、メモリデバイスとしてデュアルポート RAMを採用すれば、互いに非同期で 入力される 2系統のアクセスクロックに応じて、 RAMへのアクセスを適切に制御する ことが可能である。
[0006] しかしながら、デュアルポート RAMは、入出力インタフェイスを 1系統しか持たない シングルポート RAMに比べて、チップ面積が大きぐ装置規模の拡大やコストの増 大を招いていた。
[0007] 一方、メモリデバイスとしてシングルポート RAMを用いた場合には、 2系統のァクセ スクロックが非同期であるため、両アクセスクロックの入力タイミングによっては、 RAM へのアクセスが正常に行われないおそれがあった。
[0008] なお、特許文献 1の従来技術は、外部からの制御信号を用いて直接 RAMにァクセ スするのではなぐ前記制御信号を内部クロック信号 Cl、 C2に乗せ換えて力 RA Mにアクセスする構成とされていた。そのため、特許文献 1の従来技術では、内部ク ロック信号 Cl、 C2を生成する発振回路が別途必要となるため、回路規模や消費電 力の増大を招く上、前記発振回路の性能によっては、動作スペックに影響を及ぼす おそれがあった。
[0009] また、特許文献 2の従来技術は、一方の制御信号 (例えば低速クロック）を他方の制 御信号 (例えば高速クロック）に乗せ換えて RAMにアクセスする構成とされて ヽた。 そのため、特許文献 2の従来技術は、一方の制御信号の乗換先となる他方の制御信 号が常に動作しているアプリケーションにのみ適用し得る技術であった。
[0010] 本発明は、上記の問題点に鑑み、装置規模の拡大やコストの増大を抑えつつ、互 いに非同期で入力される 2系統のアクセスクロックに応じて、 RAMへのアクセスを適 切に制御することが可能な RAM制御装置、及び、これを用いたメモリ装置を提供す ることを目的とする。
課題を解決するための手段
[0011] 上記目的を達成するために、本発明に係る RAM制御装置は、アービタ一回路と、 ワンショット回路と、を有して成り、互いに非同期で入力される 2系統の第 1、第 2ァク セスクロックに応じて、 RAMへのアクセスを制御する RAM制御装置であって、前記 アービタ一回路は、上記した第 1、第 2アクセスクロックに応じて、互いに排他的な論 理を有する第 1、第 2ビジー信号を生成することにより、最先のアクセスクロックを送出 したホストに対して、前記 RAMへのアクセス権を認めるとともに、前記ワンショット回 路に対して、前記 RAMへのアクセスタイミングを決定するための RAMクロックの生 成を要求する手段であり、前記ワンショット回路は、前記アービタ一回路のクロックリク ェスト信号に応じて、前記 RAMクロックを 1パルスだけ生成し、これを前記 RAMに送 出する手段である構成 (第 1の構成）としている。
[0012] なお、上記第 1の構成から成る RAM制御装置において、前記 RAMクロックは、第
1又は第 2アクセスクロックのうち、より速い方の周期の 1Z2以内の周期のクロックで ある構成 (第 2の構成）にするとよい。
[0013] また、上記第 1又は第 2の構成から成る RAM制御装置にて、前記アービタ一回路 は、クロック入力端〖こ第 1アクセスクロックが入力され、データ入力端に所定論理信号 が入力され、リセット端に第 1リクエストリセット信号が入力され、出力端力 第 1リクェ スト信号が引き出される第 1Dフリップフロップと；一方の入力端に第 1ビジー信号が 入力され、他方の反転入力端に前記 RAMクロックが入力され、出力端力ゝら第 1リクェ ストリセット信号が引き出される第 1論理積回路と;一方の入力端に第 1リクエスト信号 が入力され、他方の反転入力端に第 2ビジー信号が入力され、出力端力 第 1ァクセ ススタート信号が引き出される第 2論理積回路と;クロック入力端に前記 RAMクロック が入力され、データ入力端に所定論理信号が入力され、セット入力端に第 1アクセス スタート信号が入力され、出力端力 第 1ビジー信号が引き出される第 2Dフリップフ ロップと;クロック入力端に第 2アクセスクロックが入力され、データ入力端に所定論理 信号が入力され、リセット端に第 2リクエストリセット信号が入力され、出力端力 第 2リ タエスト信号が引き出される第 3Dフリップフロップと;一方の入力端に第 2ビジー信号 が入力され、他方の反転入力端に前記 RAMクロックが入力され、出力端力 第 2リク エストリセット信号が引き出される第 3論理積回路と;一方の入力端に第 2リクエスト信 号が入力され、他方の反転入力端に第 1ビジー信号が入力され、出力端力 第 2ァク セススタート信号が引き出される第 4論理積回路と；クロック入力端に前記 RAMクロッ クが入力され、データ入力端に所定論理信号が入力され、セット入力端に第 2ァクセ ススタート信号が入力され、出力端力 第 2ビジー信号が引き出される第 4Dフリップ フロップと;一方の入力端に第 1アクセススタート信号が入力され、他方の入力端に第 2アクセススタート信号が入力され、出力端力 前記クロックリクエスト信号が引き出さ れる論理和回路と；を有して成る構成 (第 3の構成）にするとよ 、。
[0014] また、上記第 3の構成力も成る RAM制御装置において、第 1、第 3Dフリップフロッ プのデータ入力端に各々入力される所定論理信号は、各自の反転出力信号である 構成 (第 4の構成）にするとよい。
[0015] また、上記第 3又は第 4の構成から成る RAM制御装置において、第 2Dフリップフロ ップのリセット端には第 2ビジー信号が入力されている、或いは、第 4Dフリップフロッ プのリセット端には第 1ビジー信号が入力されている構成 (第 5の構成）にするとよい。
[0016] また、上記第 1の構成から成る RAM制御装置にて、前記アービタ一回路は、第 1、 第 2アクセスクロックの入力有無と前記 RAMクロックの論理に基づ!/、て、 、ずれか一 系統のビジー信号に意図しない論理変遷が生じている状態下で他系統の正当なァ クセスクロックが入力された力否かを判定し、そのような状態に陥っていると判定した 場合には、意図しない論理変遷を生じたビジー信号に依ることなぐ他系統のビジー 信号を正当なアクセスクロックに応じて所望の論理に変遷させる構成 (第 6の構成）に するとよ 、。
[0017] なお、上記第 6の構成から成る RAM制御装置において、上記したアービタ一回路 は、クロック入力端〖こ第 1アクセスクロックが入力され、データ入力端に所定論理信号 が入力され、リセット端に第 1リクエストリセット信号が入力され、出力端力 第 1リクェ スト信号が引き出される第 1Dフリップフロップと；一方の入力端に第 1ビジー信号が 入力され、他方の反転入力端に前記 RAMクロックが入力され、出力端力ゝら第 1リクェ ストリセット信号が引き出される第 1論理積回路と;一方の入力端に第 1リクエスト信号 が入力され、他方の反転入力端に第 2ビジー信号が入力され、出力端力 第 1プレ 信号が引き出される第 2論理積回路と;クロック入力端に前記 RAMクロックが入力さ れ、データ入力端に所定論理信号が入力され、セット入力端に第 1アクセススタート 信号が入力され、出力端力 第 1ビジー信号が引き出される第 2Dフリップフロップと； クロック入力端に第 2アクセスクロックが入力され、データ入力端に所定論理信号が 入力され、リセット端に第 2リクエストリセット信号が入力され、出力端力も第 2リクエスト 信号が引き出される第 3Dフリップフロップと;一方の入力端に第 2ビジー信号が入力 され、他方の反転入力端に前記 RAMクロックが入力され、出力端力ゝら第 2リクエストリ セット信号が引き出される第 3論理積回路と;一方の入力端に第 2リクエスト信号が入 力され、他方の反転入力端に第 1ビジー信号が入力され、出力端力 第 2プレ信号 が引出される第 4論理積回路と;クロック入力端に前記 RAMクロックが入力され、デ ータ入力端に所定論理信号が入力され、セット入力端に第 2アクセススタート信号が 入力され、出力端力 第 2ビジー信号が引き出される第 4Dフリップフロップと;一方の 入力端に第 1アクセススタート信号が入力され、他方の入力端に第 2アクセススタート 信号が入力され、出力端力 前記クロックリクエスト信号が引き出される論理和回路と ；第 1の入力端に第 1リクエスト信号が入力され、第 2の反転入力端に第 2リクエスト信 号が入力され、第 3の入力端に前記 RAMクロックが入力され、出力端力 第 1スルー 信号が引き出される第 5論理積回路と;一方の入力端に第 1プレ信号が入力され、他 方の入力端に第 1スルー信号が入力され、出力端力 第 1アクセススタート信号が引 き出される第 1論理和回路と;第 1の反転入力端に第 1リクエスト信号が入力され、第 2の入力端に第 2リクエスト信号が入力され、第 3の入力端に前記 RAMクロックが入 力され、出力端力 第 2スルー信号が引き出される第 6論理積回路と;一方の入力端 に第 2プレ信号が入力され、他方の入力端に第 2スルー信号が入力され、出力端か ら第 2アクセススタート信号が引き出される第 2論理和回路と;を有して成る構成 (第 7 の構成）にするとよい。
[0018] また、上記第 7の構成力も成る RAM制御装置において、第 1、第 3Dフリップフロッ プのデータ入力端に各々入力される所定論理信号は、各自の反転出力信号である 構成 (第 8の構成）にするとよい。
[0019] また、上記第 7又は第 8の構成から成る RAM制御装置において、第 2Dフリップフロ ップのリセット端には第 2ビジー信号が入力されている、或いは、第 4Dフリップフロッ プのリセット端には第 1ビジー信号が入力されている構成 (第 9の構成）にするとよい。
[0020] また、上記第 1の構成から成る RAM制御装置は、前記アービタ一回路より前段に 配設され、第 1、第 2アクセスクロックのうち、より高速な第 1アクセスクロックについて、 その連続したパルス列を一サイクル毎に交互に分配する形で、さらに 2系統に分割 するクロック分割回路を有して成り、前記アービタ一回路は、 2系統に分割された第 1 アクセスクロックと第 2アクセスクロックを合わせた合計 3系統のアクセスクロックに応じ て 3系統のビジー信号を生成する構成 (第 10の構成）にするとよい。
[0021] なお、上記第 10の構成力も成る RAM制御装置にて、 RAMクロックは、 2系統に分 割された第 1アクセスクロック相互間のアービトレーション連鎖を第 2アクセスクロックの 1周期以内に終了し得る周期のクロックである構成 (第 11の構成）にするとよ 、。
[0022] また、上記第 10又は第 11の構成から成る RAM制御装置において、前記アービタ 一回路は、クロック入力端に 2系統に分割された第 1アクセスクロックの一方が入力さ れ、データ入力端に所定論理信号が入力され、リセット端に第 1リクエストリセット信号 が入力され、出力端力 第 1リクエスト信号が引き出される第 1Dフリップフロップと；一 方の入力端に第 1ビジー信号が入力され、他方の反転入力端に前記 RAMクロック が入力され、出力端力 第 1リクエストリセット信号が引き出される第 1論理積回路と； 第 1の入力端に第 1リクエスト信号が入力され、第 2の反転入力端に第 2ビジー信号 が入力され、第 3の反転入力端に第 3ビジー信号が入力され、出力端力 第 1ァクセ ススタート信号が引き出される第 2論理積回路と;クロック入力端に前記 RAMクロック が入力され、データ入力端に所定論理信号が入力され、セット入力端に第 1アクセス スタート信号が入力され、出力端力 第 1ビジー信号が引き出される第 2Dフリップフ ロップと;クロック入力端に 2系統に分割された第 1アクセスクロックの他方が入力され 、データ入力端に所定論理信号が入力され、リセット端に第 2リクエストリセット信号が 入力され、出力端力 第 2リクエスト信号が引き出される第 3Dフリップフロップと;一方 の入力端に第 2ビジー信号が入力され、他方の反転入力端に前記 RAMクロックが 入力され、出力端力 第 2リクエストリセット信号が引き出される第 3論理積回路と;第 1の入力端に第 2リクエスト信号が入力され、第 2の反転入力端に第 1ビジー信号が 入力され、第 3の反転入力端に第 3ビジー信号が入力され、出力端力 第 2アクセス スタート信号が引き出される第 4論理積回路と;クロック入力端に前記 RAMクロックが 入力され、データ入力端に所定論理信号が入力され、セット入力端に第 2アクセスス タート信号が入力され、出力端力 第 2ビジー信号が引き出される第 4Dフリップフロ ップと;クロック入力端に第 2アクセスクロックが入力され、データ入力端に所定論理信 号が入力され、リセット端に第 3リクエストリセット信号が入力され、出力端力 第 3リク ェスト信号が引き出される第 5Dフリップフロップと；一方の入力端に第 3ビジー信号が 入力され、他方の反転入力端に前記 RAMクロックが入力され、出力端力ゝら第 3リクェ ストリセット信号が引き出される第 5論理積回路と;第 1の入力端に第 3リクエスト信号 が入力され、第 2の反転入力端に第 1ビジー信号が入力され、第 3の反転入力端に 第 2ビジー信号が入力され、出力端力 第 3アクセススタート信号が引き出される第 6 論理積回路と；クロック入力端に前記 RAMクロックが入力され、データ入力端に所定 論理信号が入力され、セット入力端に第 3アクセススタート信号が入力され、出力端 力 第 3ビジー信号が引き出される第 6Dフリップフロップと;第 1の入力端に第 1ァク セススタート信号が入力され、第 2の入力端に第 2アクセススタート信号が入力され、 第 3の入力端に第 3アクセススタート信号が入力され、出力端から前記クロックリクエス ト信号が引き出される第 1論理和回路と;を有する構成 (第 12の構成）にするとよい。
[0023] また、上記第 12の構成力も成る RAM制御装置において、第 1、第 3、第 5Dフリップ フロップのデータ入力端に各々入力される所定論理信号は、各自の反転出力信号 である構成 (第 13の構成）にするとよい。
[0024] また、上記第 12又は第 13の構成から成る RAM制御装置において、第 2、第 4Dフ リップフロップのリセット端には第 3ビジー信号が入力されている、或いは、第 6Dフリッ プフロップのリセット端には第 1ビジー信号と第 2ビジー信号の論理和信号が入力さ れて 、る構成 (第 14の構成）にするとよ 、。
[0025] また、上記第 10〜第 14いずれかの構成から成る RAM制御装置において、ァービ ター回路は、前記クロック分割回路を内包して成る構成 (第 15の構成）としてもよい。
[0026] また、本発明に係るメモリ装置は、上記第 1〜第 15いずれかの構成から成る RAM 制御装置と、前記 RAMクロックに応じて動作する RAMと、を有して成る構成 (第 16 の構成）とされている。
発明の効果
[0027] 本発明に係る RAM制御装置、及び、これを用いたメモリ装置であれば、装置規模 の拡大やコストの増大を抑えつつ、互いに非同期で入力される 2系統のアクセスクロ ックに応じて、 RAMへのアクセスを適切に制御することが可能となる。
図面の簡単な説明
[0028] [図 1]は、本発明に係るメモリ装置の第 1の構成例を示すブロック図である。 [図 2]は、アービタ一回路 1及び出力ラッチ回路 4の内部構成例を示すブロック図であ る。
[図 3]は、アービタ一回路 1の動作状態遷移を説明するための状態図（a)及び論理値 表 (b)である。
[図 4]は、 RAM制御動作を説明するためのタイミングチャートである。
[図 5]は、アービタ一回路 1の別の内部構成例を示すブロック図である。
[図 6]は、アクセスクロックの最大動作周波数に応じた RAMアクセスの期間制限を説 明するための図である。
[図 7]は、本発明に係るメモリ装置の第 2の構成例を示すブロック図である。
[図 8]は、クロック分割回路 7及びアービタ一回路 8の内部構成例を示すブロック図で ある。
[図 9]は、アービタ一回路 8の動作状態遷移を説明するための状態図（a)及び論理値 表 (b)である。
[図 10]は、第 2の構成例におけるアクセスクロックの最大動作周波数に応じた RAMァ クセスの期間制限を説明するための図である。
符号の説明
1 アービタ一回路
2 ワンショット回路
3 RAM (シングルポート RAM)
4 出力ラッチ回路
5 リード Zライト回路
6a, 6b (第 1、第 2)ホス卜
7 クロック分害 ij回路
8 アービタ一回路
11a, l ib (第 1、第 3D)フリップフロップ
12a, 12b (第 1、第 2)インバータ
13a、 13b (第 1、第 3)論理積回路
14a、 14b (第 2、第 4)論理積回路 15a、 15b (第 2、第 4)。フリップフロップ
16 論理和回路
17a, 17b (第 5、第 6)論理積回路
18a、 18b (第 1、第 2)論理和回路
41 Dフリップフロップ
42 インバータ
43a, 43b セレクタ
44a、 44b 。フリップフロップ
71 Dフリップフロップ
72 インバータ
73aゝ 73b 論理積回路
81aゝ 81bゝ 81c (第 1、第 3、第 5) Dフリップフロップ
82aゝ 82bゝ 82c (第 1、第 2、第 3)インバータ
83aゝ 83bゝ 83c (第 1、第 3、第 5)論理積回路
84a、 84bゝ 84c (第 2、第 4、第 6)論理積回路
85aゝ 85bゝ 85c (第 2、第 4、第 6) Dフリップフロップ
86 第 1論理和回路
87 第 2論理和回路
発明を実施するための最良の形態
[0030] 図 1は、本発明に係るメモリ装置の第 1の構成例を示すブロック図である。
[0031] 図 1に示すように、本実施形態のメモリ装置は、アービタ一回路 1と、ワンショット回 路 2と、 RAM3と、出力ラッチ回路 4と、リード Zライト回路 5と、を有して成り、ホスト 6a 、 6b (例えば、 MPU[Micro Processing Unit]とディスプレイドライノく）から互いに非 同期で入力される 2系統の第 1、第 2アクセスクロック（CLK1、 CLK2) (例えば、 MP Uアクセスとディスプレイアクセス）に応じて、 RAM3へのアクセスを制御する構成とさ れている。
[0032] アービタ一回路 1は、上記した CLK1、 CLK2に応じて、互いに排他的な論理を有 する第 1、第 2ビジー信号 (BUSY1、 BUSY2)を生成することにより、リード Zライト 回路 5を介して、最先にアクセスクロックを送出したホスト 6a、 6bのいずれか一に対し て、 RAM3へのアクセス権を認めるとともに、ワンショット回路 2に対して、クロックリク ェスト信号（CLKRQ)を送出し、 RAM3へのアクセスタイミングを決定するための RA Mクロック (RAMCLK)の生成を要求する手段 (調停手段 Z優先判定手段)である。
[0033] ワンショット回路 2は、アービタ一回路 1からの CLKRQに応じて、 RAMCLKを 1パ ルスだけ生成し、これを RAM3に送出する手段である。なお、 RAMCLKは、上記し た RAM3のほか、アービタ一回路 1や出力ラッチ回路 4にも送出される。
[0034] RAM3としては、入出力インタフェイスを 1系統しか持たないシングルポート RAM を採用している。これにより、デュアルポート RAMを用いた場合に比べて、装置規模 の拡大やコストの増大を抑制することが可能となる。
[0035] 出力ラッチ回路 4は、 CLK1、 CLK2に応じた RAM出力信号 (RAMO)を各々ラッ チし、第 1、第 2RAM出力ラッチ信号 (RAMOLATl、 RAMOLAT2)として、リード Zライト回路 5に送出する手段である。
[0036] リード Zライト回路 5は、アービタ一回路 1からの BUSY1、 BUSY2に応じて、 RA M3へのアクセス占有権がホスト 6a、 6bのいずれに認められているかを認識し、 RA M3との間で、チップセレクト信号 (RAMCS)、ライトイネーブル信号 (RAMWE)、リ ードィネーブル信号 (RAMRD)、アドレス信号 (RAMADRS)、並びに、データ信号 (RAMDATA)のやり取りを行う手段である。
[0037] なお、上記した RAMCS、 RAMWE,及び、 RAMRDは、 BUSY1、 BUSY2に基 づいて、アービタ一回路 1で生成される信号であってもよい。
[0038] 次に、アービタ一回路 1及び出力ラッチ回路 4の内部構成について、図 2を参照し ながら詳細に説明する。図 2は、アービタ一回路 1及び出力ラッチ回路 4の内部構成 例を示すブロック図である。
[0039] 図 2に示すように、本実施形態のアービタ一回路 1は、 Dフリップフロップ 11a〜： L ib と、インバータ 12a〜12bと、論理積回路 13a〜13bと、論理積回路 14a〜14bと、 D フリップフロップ 15a〜15bと、論理和回路 16と、を有して成る。
[0040] 第 1Dフリップフロップ 11aは、クロック入力端に CLK1が入力され、データ入力端に 所定論理信号 (第 1インバータ 12aを介した自身の反転出力信号)が入力され、リセッ ト端に第 1リクエストリセット信号 (REQ1RST)が入力され、出力端から第 1リクエスト 信号 (REQ1)が引き出されている。
[0041] 第 1論理積回路 13aは、一方の入力端に BUSY1が入力され、他方の反転入力端 に RAMCLKが入力され、出力端カゝら REQ 1RSTが弓 |き出されて!/、る。
[0042] 第 2論理積回路 14aは、一方の入力端に REQ1が入力され、他方の反転入力端に
BUSY2が入力され、出力端力 第 1アクセススタート信号 (STAT1)が引き出されて いる。
[0043] 第 2Dフリップフロップ 15aは、クロック入力端に RAMCLKが入力され、データ入力 端に所定論理信号 (ローレベルに相当する基準電圧信号、例えば接地電圧)が入力 され、セット入力端に STAT1が入力され、出力端力も BUSY1が引き出されている。
[0044] 第 3Dフリップフロップ l ibは、クロック入力端に CLK2が入力され、データ入力端に 所定論理信号 (第 2インバータ 12bを介した自身の反転出力信号)が入力され、リセッ ト端に第 2リクエストリセット信号 (REQ2RST)が入力され、出力端から第 2リクエスト 信号 (REQ2)が弓 Iき出されて!/ヽる。
[0045] 第 3論理積回路 13bは、一方の入力端に BUSY2が入力され、他方の反転入力端 に RAMCLKが入力され、出力端力 REQ2RSTが引き出されている。
[0046] 第 4論理積回路 14bは、一方の入力端に REQ2が入力され、他方の反転入力端に BUSY1が入力され、出力端力 第 2アクセススタート信号 (STAT2)が引き出されて いる。
[0047] 第 4Dフリップフロップ 15bは、クロック入力端に RAMCLKが入力され、データ入力 端に所定論理信号 (ローレベルに相当する基準電圧信号、例えば接地電圧)が入力 され、セット入力端に STAT2が入力され、出力端力も BUSY2が引き出されている。 また、第 4Dフリップフロップ 15bのリセット端には、 BUSY1が入力されている。
[0048] 論理和回路 16は、一方の入力端に STAT1が入力され、他方の入力端に STAT2 が入力され、出力端力も CLKRQが引き出されている。
[0049] なお、上記した第 1〜第 4Dフリップフロップ l la、 15a、 l ib, 15bは、いずれも、各 自入力されるクロック信号（CLK1、 CLK2、 RAMCLK)の立上がりエッジでトリガさ れるものである。 [0050] 一方、本実施形態の出力ラッチ回路 4は、 Dフリップフロップ 41と、インバータ 42と、 セレクタ 43a〜43bと、 Dフリップフロップ 44a〜44bと、を有して成る。
[0051] Dフリップフロップ 41は、クロック入力端に RAMCLKが入力され、データ入力端に BUSY1が入力され、出力端力もラッチセレクト信号 (LATSELECT)が引き出され ている。
[0052] セレクタ 43aは、 LATSELECTがハイレベル（1)であれば、 RAMOを後段に選択 出力し、 LATSELECTがローレベル（0)であれば、 RAMOLAT1を後段に選択出 力する。
[0053] セレクタ 43bは、 LATSELECTがハイレベル（1)であれば、 RAMOLAT2を後段 に選択出力し、 LATSELECTがローレベル（0)であれば、 RAMOを後段に選択出 力する。
[0054] Dフリップフロップ 44aは、クロック入力端にインバータ 42を介した反転 RAMCLK が入力され、データ入力端にセレクタ 43aの出力信号が入力され、出力端から RAM
OLAT1が弓 Iき出されて!/、る。
[0055] Dフリップフロップ 44bは、クロック入力端にインバータ 42を介した反転 RAMCLK が入力され、データ入力端にセレクタ 43bの出力信号が入力され、出力端から RAM
OLAT2が弓 Iき出されて!/、る。
[0056] なお、上記した Dフリップフロップ 41、 44a〜44bは、いずれも、各自入力されるクロ ック信号 (RAMCLK、反転 RAMCLK)の立下がりエッジでトリガされるものである。
[0057] 次に、上記構成力も成るアービタ一回路 1の動作状態遷移について、図 3を参照し ながら、詳細に説明する。図 3は、アービタ一回路 1の動作状態遷移を説明するため の状態図（a)及び論理値表 (b)である。
[0058] 上記構成力 成るアービタ一回路 1は、いわゆる、非同期式有限状態マシン (AFS
M [Asynchronous Finite State Machine] )として動作するように構成されており、そ の状態図及び論理値表は、図 3 (a)、（b)のようになる。
[0059] すなわち、アービタ一回路 1では、先述した第 1、第 2ビジー信号 (BUSY1、 BUS
Y2)の論理に基づき、スタンバイ状態（STBY状態）、 CLK1によるアクセス状態 (BU
SY1状態）、及び、 CLK2によるアクセス状態 (BUSY2状態）、という 3つの動作状態 が定義されている。
[0060] なお、第 1ビジー信号 (BUSY1)は、ステートカウンタの 1桁目に相当し、第 2ビジー 信号 (BUSY2)は、ステートカウンタの 2桁目に相当する。従って、上記した各動作 状態のステートカウンタは、図 3 (b)に示すように、 STBY状態 {00}、 BUSY1状態 {0 1 }、及び、 BUSY2状態 { 10}となる。なお、 { 11 }の状態は、後述するように存在しな い。
[0061] アービタ一回路 1の動作状態は、図 3 (a)に示すように、リセット直後には STBY状 態に位置し、 STAT1の立上がりで BUSY1状態に移行する。その後、 RAMCLKの 立上がりで再び STBY状態に戻る。同様に、 STBY状態から STAT2の立上がりで B US Y2状態に移行し、 RAMCLKの立上がりで再び STBY状態に戻る。
[0062] このように、本実施形態のアービタ一回路 1は、その動作状態遷移の前後でステー トカウンタが 1ビット（1桁)のみ変化する構成、すなわち、擬似的なグレイコードカウン タとされている。従って、本実施形態のアービタ一回路 1であれば、その動作状態を 遷移するに際して、他方のステートを介することがないため、動作状態遷移の瞬間に ステートの誤認を生じるおそれがな 、。
[0063] 次に、上記構成力も成る RAM制御装置の動作 (ここではリード動作）について、図 4を参照しながら詳細な説明を行う。図 4は、 RAM制御動作を説明するためのタイミ ングチャートである。なお、本図は、 CLK1の入力（立上がり）の直後に、 CLK2の入 力（立上がり）があった場合の動作波形を示している。
[0064] 図 4に示すように、時刻 tlにて、 CLK1がハイレベルに立ち上がると、 REQ1がロー レベルからハイレベルに変遷する。このとき、アービタ一回路 1の動作状態が STBY 状態（BUSY1、 BUSY2がともにローレベル）であれば、本図に示すように、 STAT1 がローレベルからハイレベルに遷移する。 STAT1がハイレベルに立ち上がると、 BU SY1がハイレベルにセットされ、アービタ一回路 1の動作状態は、それまでの STBY 状態力も BUSY1状態に移行される。リード Zライト回路 5は、この動作状態遷移を認 識し、 CLK1に応じた RAM3へのアクセス（チップセレクトやアドレス設定など）を開 始する。
[0065] また、 STAT1に応じて CLKRQがハイレベルに立ち上がると、ワンショット回路 2が 起動され、 RAMCLKの生成が行われる。なお、 STAT1の立上がり（すなわち CLK RQの立上がり）から、実際に RAMCLKのワンショットパルスがローレベルに立ち下 げられるまでの期間 dl、及び、ー且ローレベルに立ち下げられた RAMCLKが再び ハイレベルに復帰されるまでの期間 d2は、いずれもワンショット回路 2の内部に設け られた遅延回路 (不図示）によって決定される。
[0066] なお、上記の期間 dl、 d2は、長く設定し過ぎるとアクセス抜けを生じるおそれがあり 、逆に、短く設定し過ぎるとアクセス不良を生じるおそれがある。そのため、当該期間 dl、 d2は、後述するように、 CLK1, CLK2の最大動作周波数に合わせて、適宜設 定する必要がある。
[0067] 一方、 CLK1の入力直後、時刻 t2にて、 CLK2はハイレベルに立ち上がると、 RE Q2がローレべルカ ハイレベルに変遷する。しかしながら、この時点では既に BUS Ylがハイレベルとなっているため、 REQ2は第 4論理積回路 14bで遮断され、 STA T2はローレベルに維持される。従って、 BUSY2が BUSY1と重複してハイレベルに 遷移されることはなぐ CLK2に応じたアクセスは、アービタ一回路 1の動作状態が B US Y1状態から STBY状態に復帰されるまで、すなわち、 CLK1に応じたアクセスが 終了するまで待機されることになる。
[0068] その後、時刻 t3にて、ワンショット回路 2によって RAMCLKがローレベルに立ち下 げられると、 RAM3では、 CLK1に応じたリード動作、すなわち、 RAMOの出力動作 が開始される。
[0069] このとき、アービタ一回路 1では、 RAMCLKの立下がりに応じて、 REQ1RSTがハ ィレベルに立ち上がり、 REQ1がハイレベルからローレベルにリセットされる。これに 従い、 STAT1 (延いては CLKRQ)もローレベルに復帰される。ただし、 BUSY1に ついては、引き続きハイレベルに維持される。
[0070] また、出力ラッチ回路 4では、 RAMCLKの立下がりに応じて、 LATSELECTがハ ィレベル（BUSY1と同論理）に変遷される。これにより、セレクタ 43aでは、 RAMOが Dフリップフロップ 44aに選択出力され、セレクタ 43bでは、 RAMOLAT2が Dフリツ プフロップ 44bに選択出力されることになる。
[0071] その後、時刻 t4にて、 RAMCLKが再びハイレベルに立ち上げられると、アービタ 一回路 1では、 BUSY1がローレベルにリセットされ、その動作状態は、それまでの B USY状態から STBY状態に復帰される。リード Zライト回路 5は、この動作状態遷移 を認識し、 CLK1に応じた RAM3へのアクセスを終了する。なお、アービタ一回路 1 では、 BUSY1の論理変遷に応じて、 REQ1RSTもローレベルにリセットされる。
[0072] また、出力ラッチ回路 4では、 RAMCLKの立上がり（すなわち反転 RAMCLKの 立下がり）に応じて、時刻 t4の時点で読み出されていた RAMOが RAMOLAT1とし てラッチされる。従って、リード Zライト回路 5では、以後任意のタイミングで、出力ラッ チ回路 4から RAMOLAT1 (CLK1に応じたリードデータ）を読み出すことが可能とな る。
[0073] 上記のように、時刻 t4にて、最先の CLK1に応じたアクセスが終了し、 BUSY1が口 一レベルにリセットされると、時刻 t5にて、第 4論理積回路 14bによる REQ2の遮断が 解除され、 STAT2がローレベルからハイレベルに遷移される。これにより、時刻 t5以 後は、先と同様の動作に基づいて、 CLK2に応じたアクセスが行われる。
[0074] なお、図 4では、時刻 t4〜t5の期間を誇張して描写した力 これは、 BUSY1状態 力 BUSY2状態への移行が直接行われるものではなぐー且 STBY状態を介して 行われることを明示するための描写であって、実際には極めて短い期間となる。
[0075] また、図 4では、 CLK1が最先に入力され、次いで CLK2が入力された場合を例示 して説明を行ったが、その先後が逆である場合も、上記と同様の動作によって、 CLK 2に応じたアクセスが終了するまで、 CLK1に応じたアクセスが待機されることになる。
[0076] すなわち、本実施形態のアービタ一回路 1は、最先に入力されたアクセスクロックが 優先される構成であって、一方のアクセスクロックが常に優先される構成ではなぐ先 行のアクセス中に後続のアクセスが要求された場合でも、先行のアクセスが中止され ることはなぐ先行のアクセスが終了するまで後続のアクセスが待機されることになる。 従って、アクセスタイミングによる制約が不要になる。
[0077] 以上で説明したように、本実施形態の RAM制御装置は、アービタ一回路 1と、ワン ショット回路 2と、を有して成り、互いに非同期で入力される 2系統の CLK1、 CLK2に 応じて、 RAM3へのアクセスを制御する RAM制御装置であって、アービタ一回路 1 は、上記した CLK1、 CLK2に応じて、互いに排他的な論理を有する BUSY1、 BU SY2を生成することにより、最先のアクセスクロックを送出したホストに対して、 RAM3 へのアクセス権を与えるとともに、ワンショット回路 2に対して、 RAM3へのアクセスタ イミングを決定するための RAMCLKの生成を要求する手段であり、ワンショット回路 2は、アービタ一回路 1の CLKRQに応じて、 RAMCLKを 1パルスだけ生成し、これ を RAM3に送出する手段である構成とされている。
[0078] このような構成とすることにより、装置規模の拡大やコストの増大を抑えつつ、互い に非同期で入力される 2系統の CLK1、 CLK2に応じて、 RAM3へのアクセスを適 切に制御することが可能となる。
[0079] また、本実施形態の RAM制御装置では、 2系統の CLK1、 CLK2に対して、ワンシ ヨット回路 2で生成する RAMCLKが 1系統のみとされている。従って、 CLK1、 CLK 2に対して各々 RAMCLKを生成し、それらの調停及び選択出力を行う構成に比べ て、複数クロック間のタイミングずれを考慮する必要がなくなる。
[0080] また、本実施形態の RAM制御装置は、 CLK1、 CLK2の立上がりに応じて、ァクセ ス要求を認識する一方、その立下がりにつ 、ては何ら必要としな 、構成とされて!/、る 。すなわち、本実施形態の RAM制御装置は、 CLK1、 CLK2の立上がりエッジに対 してのみ動作する。なお、 CLK1、 CLK2の立上がりエッジは、ホスト 6a、 6bから RA M3に対して、何らかのアクセス要求があるときにのみ生成されるものである。従って、 例えば、一方の動作周波数に対して他方の動作周波数が極端に長い場合や、逆に 、極端に短かい場合にも、十分に対応することができる。
[0081] また、本実施形態のアービタ一回路 1は、図 2にも示したように、第 4Dフリップフロッ プ 15bのリセット端に BUSY1を入力した構成とされている。このような構成とすること により、万一、 CLK1と CLK2が同時に立ち上がり、第 2、第 4論理積回路 14a、 14b でのマスク動作が間に合わず、 STAT1、 STAT2がともにハイレベルとなり、 BUSY 1、 BUSY2がともにハイレベルにセットされたような場合でも、即座に第 4Dフリップフ ロップ 15bが BUSY1でリセットされるため、 BUSY2は遅滞なくローレベルに戻され る。その結果、 BUSY1、 BUSY2が両方ともハイレベルに維持されることはなぐァー ビター回路 1の動作状態は、優先的に BUSY1状態に移行される。従って、 CLK1、 CLK2の入力が完全に重なった場合でも、アナログ部分のひげ対策を施すことなぐ その正常動作を保証することが可能となる。
[0082] なお、同時入力時における CLK1、 CLK2の優先順位については、いずれを優先 としても構わない。すなわち、上記したように CLK1を優先する構成としてもよいし、逆 に、第 2Dフリップフロップ 15aのリセット端に BUSY2を入力して、 CLK2を優先する 構成としてもよい。
[0083] また、本実施形態のアービタ一回路 1は、図 2にも示したように、第 1、第 3Dフリップ フロップ l la、 l ibのデータ入力端に対して、各自の反転出力信号 (すなわち、反転 REQ1、反転 REQ2)を各々入力する構成とされている。このような構成とすることに より、万一、 STAT1 (STAT2)がハイレベルとされた後に、ノイズ等の影響で RAMC LKが立ち上がらなかった場合でも、次の CLK1 (CLK2)の立上がりエッジで、 REQ 1 (REQ2)にローレベル（反転 REQ1 (反転 REQ2) )が書き込まれるので、アービタ 一回路 1の動作状態は、 BUSY1 (BUSY2)状態から STBY状態に復帰することに なる。従って、 RAM制御装置が BUSY1 (BUSY2)状態力 抜けられない状態（い わゆるデッドロック状態、或いは、ハングアップ状態）に陥ることを回避することが可能 となる。
[0084] なお、上記デッドロック対策が不要であれば、第 1、第 3Dフリップフロップ l la、 l ib のデータ入力端には、所定論理信号 (ハイレベルに相当する電圧信号、例えば、電 源電圧）を入力しておけばょ ヽ。
[0085] ただし、上記構成から成るアービタ一回路 1では、ノイズ等で BUSY1、 BUSY2い ずれかの論理が変化してしま 、、通常フローでは取り得な 、ステート (イリーガルステ ート）に遷移した場合、他系統力ものアクセスがあっても、そのリクエストが反映されな い状態 (いわゆるデッドロック状態、或いは、ハングアップ状態）に陥るおそれがある。
[0086] 具体的に述べると、第 2Dフリップフロップ 15aで生成される BUSY1の論理がノイズ 等によって意図せずハイレベルに変化した場合、 CLK1は入力されていないので、 R EQ1はローレベルに維持されたままとなり、ワンショット回路 2で RAMCLKが生成さ れることもない。このような状態下で、その後、 CLK2が入力された場合、 REQ2は、 意図せずハイレベルとなっている BUSY1でゲートされるため、 REQ2のハイレベル 遷移は伝搬されず、 STAT2を立ち上げることができない形となる。その結果、次の C LK1に基づくアクセスが完了し、意図しない BUSY1状態が STBY状態に復帰され るまで、 CLK2に基づくアクセスが不能な状態に陥る。また、第 4Dフリップフロップ 15 bで生成される BUSY2の論理がノイズ等によって意図せずノヽィレベルに変化した場 合には、上記と逆に、 CLK1に基づくアクセスが不能な状態に陥る。
[0087] 上記を鑑みると、イリーガルステートにおける正当アクセスに対しては、これに応じた リクエスト信号が他系統の意図しないビジー信号による排他的なゲートをすり抜けるよ うに、アービタ一回路 1の内部構成を一部変更することが望ましい。
[0088] 図 5は、アービタ一回路 1の別の内部構成例を示すブロック図である。
[0089] なお、本構成例のアービタ一回路 1は、上記とほぼ同様の構成を有して成る。そこ で、同様の構成部分については、図 2と同一の符号を付すことで詳細な説明を省略 し、以下では、本構成の特徴部分 (デッドロック対策）について、重点的な説明を行う ことにする。
[0090] 図 5に示すように、本構成例のアービタ一回路 1は、図 2に示した構成要素に加え て、論理積回路 17a〜17bと、論理和回路 18a〜18bと、を有して成る。
[0091] 本構成例のアービタ一回路 1において、第 2論理積回路 14aの出力信号は、直接 S
TAT1として用いられるのではなぐ第 1プレ信号（PRE1)として用いられている。同 様に、第 4論理積回路 14bの出力信号は、直接 STAT2として用いられるのではなく
、第 2プレ信号 (PRE2)として用いられている。
[0092] 第 5論理積回路 17aは、第 1の入力端に REQ1が入力され、第 2の反転入力端に R
EQ2が入力され、第 3の入力端に RAMCLKが入力され、出力端力 第 1スルー信 号 (TH1)が引き出されている。
[0093] 第 1論理和回路 18aは、一方の入力端に PRE1が入力され、他方の入力端に TH1 が入力され、出力端から STAT1が引き出されている。
[0094] 第 6論理積回路 17bは、第 1の反転入力端に REQ1が入力され、第 2の入力端に R
EQ2が入力され、第 3の入力端に RAMCLKが入力され、出力端力 第 2スルー信 号 (TH2)が弓 Iき出されて!/ヽる。
[0095] 第 2論理和回路 18bは、一方の入力端に PRE2が入力され、他方の入力端に TH2 が入力され、出力端から STAT2が引き出されている。 [0096] 上記構成力も成るアービタ一回路 1において、例えば、第 2Dフリップフロップ 15aで 生成される BUSY1の論理がノイズ等によって意図せずハイレベルに変化し、かつ、 その状態下で CLK2が入力された場合、 REQ2は、先に述べたように、意図せずノヽ ィレベルとなっている BUSY1でゲートされるため、 REQ2のハイレベル遷移は PRE 2に伝搬されず、 STAT2が立ち上げられることはない。従って、 BUSY1の意図しな い論理変遷後に CLK2が入力されたとき、 REQ1はローレベルに維持され、 REQ2 はハイレベルとなるものの、 PRE2はローレベルに維持され、当初は RAMCLKがノヽ ィレベルに維持される形となる。
[0097] 一方、上記論理の REQ1、 REQ2、及び、 RAMCLKが第 6論理積回路 17bに対し て入力されると、 TH2の論理はローレべルカもハイレベルに遷移される。従って、第 2論理和回路 18bでは、 PRE2の論理に依ることなぐ STAT2がハイレベルに立ち 上げられ、 CLK2に応じた RAMCLKの生成が行われることになる。なお、 REQ1、 R EQ2、及び、 RAMCLKがーつでも上記の論理となっていないときには、 TH2の論 理がローレベルとなるため、 PRE2が STAT2として出力される形となる。
[0098] すなわち、 BUSY1に意図しない論理変遷が生じている状態下で正当な CLK2が 入力された場合、本構成例のアービタ一回路 1では、 REQ2が BUSY1による排他 的なゲートをすり抜ける形 (正確に言えば、通常フローこそ経由しないものの、結果的 に REQ2が BUSY1による排他的なゲートをすり抜けたように見える形）となって!/、る
[0099] このように、本構成例のアービタ一回路 1は、 REQ1〜REQ2の両論理（すなわち C LK1〜CLK2の入力有無）と RAMCLKの論理に基づいて、 BUSY1に意図しない 論理変遷が生じている状態下で正当な CLK2が入力された力否かを判定し、そのよ うな状態に陥っていると判定した場合には、意図しない論理変遷を生じた BUSY1に 依ることなぐ BUSY2を正当な CLK2に応じて所望の論理に変遷させる構成とされ ている。従って、本構成例のアービタ一回路 1であれば、 CLK1の入力を待つことな ぐ CLK2に基づくアクセスを実施し、その後、遅滞なく STBY状態に復帰することが 可能となる。
[0100] なお、上記と逆に、 BUSY2が意図せずハイレベルに変化している状態下で CLK1 が入力された場合には、 REQ1がハイレベル、 REQ2がローレベル、 RAMCLKが ハイレベルとなるので、第 5論理積回路 17aでは、 TH1の論理がハイレベルとなる。 従って、第 1論理和回路 18aでは、 PRE1の論理に依ることなぐ STAT1がハイレべ ルに立ち上げられ、 CLK1に応じた RAMCLKの生成が行われる。従って、本構成 例のアービタ一回路 1であれば、 CLK2の入力を待つことなぐ CLK1に基づくァクセ スを実施し、その後、遅滞なく STBY状態に復帰することが可能となる。
[0101] 次に、アクセスクロックの最大動作周波数に応じた RAMアクセスの期間制限 (RA MCLKの周期制限）について、図 6を参照しながら詳細に説明する。図 6は、ァクセ スクロックの最大動作周波数に応じた RAMアクセスの期間制限を説明するための図 である。
[0102] RAM3に対して最も頻繁にアクセスされるケースは、図 6に示すように、 CLK1に応 じた連続アクセスが継続して 、る最中に、 CLK2に応じたアクセスが要求される場合 ( 逆も同様）である。なお、図 6は、 CLK2が CLK1の直前に立ち上げられたワーストケ ースを描写したものである。
[0103] ここで、先述した通り、アービタ一回路 1において、 CLK1に応じたアクセスについ ては、 CLK2に応じたアクセスの終了を待つことができ、逆に、 CLK2に応じたァクセ スについては、 CLK1に応じたアクセスの終了を待つことができる。しかしながら、 CL K1に応じた連続アクセスに関してみると、 CLK2に応じたアクセスが CLK1の 1サイ クル内に終了しなければ、後発の CLK1に応じたアクセスについては、先発の CLK 1に応じたアクセスの終了を待つことができず、アクセス抜けを生じてしまう。
[0104] そのため、 RAM制御装置の正常動作を維持するためには、 CLK1の 1サイクル分 の時間で 2回分の RAMアクセス（CLK1、 CLK2に各々応じたアクセス）を終了する 必要がある。すなわち、ワンショット回路 2では、 CLKRQが立ち上げられて力も RAM CLKのワンショットパルスがローレベルに立ち下げられるまでの期間 dl、及び、ー且 ローレベルに立ち下げられた RAMCLKが再びハイレベルに復帰されるまでの期間 d2 (図 4を参照）をより速ヽアクセスクロック（図 6の場合には CLK1)の最大動作周波 数 (すなわち最短周期）に合わせて適宜設定する必要がある。より具体的に述べると 、上記期間 dl、 d2の合算期間（すなわち、 RAMアクセス期間 W)は、 RAM3のァク セス不良を生じることのない最小期間 Z以上であって、かつ、 CLK1の最短周期 Xの 1Z2以下となるように、上記の期間 dl、 d2を設定すればよい。
[0105] ただし、アクセスクロックの最大動作周波数は、今後も高速になって 、くことが予想 され、先の条件を満たすように、上記の期間 dl、 d2を管理'設定することは、ますま す困難になると考えられる。
[0106] 上記を鑑みると、先の条件をできる限り緩和すベぐメモリ装置の回路仕様を一部 変更することが望ましい。
[0107] 図 7は、本発明に係るメモリ装置の第 2の構成例を示すブロック図である。
[0108] 図 7 (a)に示すように、先述した第 1の構成例は、 2系統のアクセスクロック（CLK1、 CLK2)をいずれもアービタ一回路 1に直接入力して、互いのアービトレーションを行 い、 1本のクロックリクエスト信号（CLKRQ)に変換した後、ワンショット回路 2で RAM クロック (RAMCLK)を生成する構成とされて!/、た。
[0109] これに対して、第 2の構成例では、第 1〜第 2のアクセスクロックとして、例えば、 MP Uアクセスクロック（MCLK)と、ディスプレイアクセスクロック（DCLK)と、を想定し、 MCLKは DCLKよりも動作周波数が速いという前提の下、図 7 (b)で示すように、クロ ック分割回路 7を用いて、 MCLKの連続したパルス列を一サイクル毎に交互に分配 する形で、 1系統の MCLKを 2系統の第 1〜第 2分割アクセスクロック（MCLK1、 M CLK2)に分割した後、 DCLKと合わせて合計 3系統のアクセスクロック（MCLK1、 MCLK2、 DCLK)をアービタ一回路 8に入力して、互いのアービトレーションを行い 、 1本のクロックリクエスト信号（CLKRQ)に変換した後、ワンショット回路 2で RAMク ロック (RAMCLK)を生成する構成とされて!/ヽる。
[0110] 次に、クロック分割回路 7及びアービタ一回路 8の内部構成について、図 8を参照し ながら詳細に説明する。図 8は、クロック分割回路 7及びアービタ一回路 8の内部構 成例を示すブロック図である。
[0111] 図 8に示すように、本構成例のクロック分割回路 7は、 Dフリップフロップ 71と、インバ ータ 72と、論理積回路 73a〜73bと、を有して成る。
[0112] Dフリップフロップ 71は、クロック入力端に MCLKが入力され、データ入力端に所 定論理信号 (インバータ 72を介した自身の反転出力信号)が入力され、出力端から マスク信号（MASK)が弓 Iき出されて!/、る。
[0113] 論理積回路 73aは、一方の入力端に MASKが入力され、他方の入力端に MCLK が入力され、出力端力 MCLK1が引き出されている。
[0114] 論理積回路 73bは、一方の反転入力端に MASKが入力され、他方の入力端に M
CLKが入力され、出力端力 MCLK2が引き出されている。
[0115] 上記構成力も成るクロック分割回路 7では、 MASKと MCLKとの論理積演算、並び に、反転 MASKと MCLKとの論理積演算を行うことにより、後に詳述する図 10で示 されているように、 MCLKの連続したパルス列が一サイクル毎に交互に分配された 形で MCLK1〜MCLK2の生成が行われる。
[0116] 一方、本構成例のアービタ一回路 8は、 Dフリップフロップ 81a〜81cと、インバータ
82a〜82cと、論理積回路 83a〜83cと、論理積回路 84a〜84cと、 Dフリップフロッ プ 85a〜85cと、論理和回路 86〜87と、を有して成る。
[0117] 第 1Dフリップフロップ 81aは、クロック入力端に MCLK1が入力され、データ入力端 に所定論理信号 (第 1インバータ 82aを介した自身の反転出力信号)が入力され、リ セット端に第 1MPUリクエストリセット信号 (MREQ1RST)が入力され、出力端から 第 1MPUリクエスト信号 (MREQ1)が引き出されている。
[0118] 第 1論理積回路 83aは、一方の入力端に第 1MPUビジー信号 (MBUSY1)が入 力され、他方の反転入力端に RAMCLKが入力され、出力端力 MREQ1RSTが 引き出されている。
[0119] 第 2論理積回路 84aは、第 1の入力端に MREQ1が入力され、第 2の反転入力端 に第 2MPUビジー信号 (MBUSY2)が入力され、第 3の反転入力端にディスプレイ ビジー信号 (DBUSY)が入力され、出力端力も第 1MPUアクセススタート信号 (MS TAT1)が引き出されている。
[0120] 第 2Dフリップフロップ 85aは、クロック入力端に RAMCLKが入力され、データ入力 端に所定論理信号 (ローレベルに相当する基準電圧信号、例えば接地電圧)が入力 され、セット入力端に MSTATlが入力され、出力端力 MBUSY1が引き出される。
[0121] 第 3Dフリップフロップ 81bは、クロック入力端に MCLK2が入力され、データ入力端 に所定論理信号 (第 2インバータ 82bを介した自身の反転出力信号)が入力され、リ セット端に第 2MPUリクエストリセット信号 (MREQ2RST)が入力され、出力端から 第 2MPUリクエスト信号（MREQ2)が弓 |き出されて!/、る。
[0122] 第 3論理積回路 83bは、一方の入力端に MBUSY2が入力され、他方の反転入力 端に RAMCLKが入力され、出力端から MREQ2RSTが引き出されている。
[0123] 第 4論理積回路 84bは、第 1の入力端に MREQ2が入力され、第 2の反転入力端 に MBUSYlが入力され、第 3の反転入力端に DBUSYが入力され、出力端から第
2MPUアクセススタート信号（MSTAT2)が弓 |き出されて!/、る。
[0124] 第 4Dフリップフロップ 85bは、クロック入力端に RAMCLKが入力され、データ入力 端に所定論理信号 (ローレベルに相当する基準電圧信号、例えば接地電圧)が入力 され、セット入力端に MSTAT2が入力され、出力端力 MBUSY2が引き出される。
[0125] 第 5Dフリップフロップ 81cは、クロック入力端に DCLKが入力され、データ入力端 に所定論理信号 (第 3インバータ 82cを介した自身の反転出力信号)が入力され、リ セット端にディスプレイリクエストリセット信号 (DREQRST)が入力され、出力端から ディスプレイリクエスト信号 (DREQ)が弓 Iき出されて!/、る。
[0126] 第 5論理積回路 83cは、一方の入力端に DBUSYが入力され、他方の反転入力端 に RAMCLKが入力され、出力端から DREQRSTが弓 |き出されて!/、る。
[0127] 第 6論理積回路 84cは、第 1の入力端に DREQが入力され、第 2の反転入力端に
MBUSYlが入力され、第 3の反転入力端に MBUSY2が入力され、出力端力 ディ スプレイアクセススタート信号（DSTAT)が弓 Iき出されて!/、る。
[0128] 第 6Dフリップフロップ 85cは、クロック入力端に RAMCLKが入力され、データ入力 端に所定論理信号 (ローレベルに相当する基準電圧信号、例えば接地電圧)が入力 され、セット入力端に DSTATが入力され、出力端から DBUSYが引き出されている
。また、第 6Dフリップフロップ 85cのリセット端には、リセット信号 (RST)が入力されて いる。
[0129] 第 1論理和回路 86は、第 1の入力端に MSTAT1が入力され、第 2の入力端に MS TAT2が入力され、第 3の入力端に DSTATが入力され、出力端から CLKRQが引 き出されている。
[0130] 第 2論理和回路 87は、一方の入力端に MBUSYlが入力され、他方の入力端に M BUSY2が入力され、出力端から RSTが弓 Iき出されて!/、る。
[0131] なお、上記した第 1〜第 6Dフリップフロップ 81a、 85a, 81b、 85b、 81c、 85cは、 いずれも、各自入力されるクロック信号（MCLK1、 MCLK2、 DCLK、 RAMCLK) の立上がりエッジでトリガされるものである。
[0132] 上記からも分力るように、本構成例のアービタ一回路 8は、図 2に示した 2系統入力 タイプのアービタ一回路 1を 3系統入力タイプに変更した構成であり、回路の基本動 作は、先述の通りであるため、これに関する詳細な説明は割愛する。
[0133] なお、同時入力時における MCLK、 DCLKの優先順位については、いずれを優 先としても構わない。すなわち、図 8に示したように、第 6Dフリップフロップ 85cのリセ ット端に、 MBUSY1と MBUSY2の論理和信号を入力することで、 MCLKを優先す る構成としてもよいし、逆に、第 2、第 4Dフリップフロップ 85a、 85bのリセット端に DB
USYを入力して、 DCLKを優先する構成としてもよい。
[0134] 次に、上記構成力も成るアービタ一回路 8の動作状態遷移について、図 9を参照し ながら、詳細に説明する。図 9は、アービタ一回路 8の動作状態遷移を説明するため の状態図（a)及び論理値表 (b)である。
[0135] 上記構成力 成るアービタ一回路 8は、先述した第 1の構成例と同様、いわゆる、非 同期式有限状態マシンとして動作するように構成されており、その状態図及び論理 値表は、図 9 (a)、（b)のようになる。
[0136] すなわち、アービタ一回路 8では、先述した 3系統のビジー信号（MBUSY1、 MB
USY2、 DBUSY)の論理に基づき、スタンバイ状態（STBY状態）、 MCLK1による アクセス状態（MBUSY1状態）、 MCLK2によるアクセス状態（MBUSY2状態）、及 び、 DCLKによるアクセス状態 (DBUSY状態）、という 4つの動作状態が定義されて いる。
[0137] なお、第 1〜第 2MPUビジー信号（MBUSY1〜MBUSY2)は、各々ステートカウ ンタの 1桁目〜 2桁目に相当し、ディスプレイビジー信号 (DBUSY)は、ステートカウ ンタの 3桁目に相当する。従って、上記した各動作状態のステートカウンタは、図 9 (b )【こ示すよう【こ、 STBY状態 {000}、 MBUSY1状態 {001 }、 MBUSY2状態 {010} 、及び、 DBUSY状態 { 100}となる。なお、 { 111 }の状態は、後述するように存在しな い。
[0138] アービタ一回路 8の動作状態は、図 9 (a)に示すように、リセット直後には STBY状 態に位置し、 MSTAT1の立上がりで MBUSY1状態に移行する。その後、 RAMC LKの立上がりで再び STBY状態に戻る。同様に、 STBY状態から MSTAT2の立 上がりで MBUS Y2状態に移行し、 RAMCLKの立上がりで再び STBY状態に戻る 。また、 STBY状態から DSTATの立上がりで DBUSY状態に移行し、 RAMCLKの 立上がりで再び STBY状態に戻る。
[0139] このように、本構成例のアービタ一回路 8は、先述した第 1の構成例と同様、その動 作状態遷移の前後でステートカウンタ力^ビット（1桁)のみ変化する構成、すなわち、 擬似的なグレイコードカウンタとされている。従って、本構成例のアービタ一回路 8で あれば、その動作状態を遷移するに際して、他方のステートを介することがないため 、動作状態遷移の瞬間にステートの誤認を生じるおそれがない。
[0140] 最後に、第 2の構成例におけるアクセスクロックの最大動作周波数に応じた RAMァ クセスの期間制限 (RAMCLKの周期制限）について、図 10を参照しながら詳細に 説明する。図 10は、第 2の構成例におけるアクセスクロックの最大動作周波数に応じ た RAMアクセスの期間制限を説明するための図である。
[0141] RAM3に対して最も頻繁にアクセスされるケースは、図 10に示すように、 MCLKに 応じた連続アクセスが継続している最中に、 DCLKに応じたアクセスが要求される場 合である。なお、図 10は、 DCLKが MCLK2の直前に立ち上げられたワーストケース を描写したものである。
[0142] 先にも述べたように、本構成例のアービタ一回路 8では、 MCLKが 2系統の MCLK 1、 MCLK2として分割入力され、各々に応じたアクセス管理が個別に行われている 。従って、本構成例のアービタ一回路 8であれば、 DCLKが MCLK2の直前に立ち 上げられ、 MCLK2に応じたアクセスが待機させられた結果、当該 MCLK2に応じた アクセスが次発の MCLK1の入力までに終了しない場合であっても、 MCLK1と MC LK2との間でアービトレーションを行 、、次発の MCLK1に応じたアクセスを支障なく 待機させることができるので、先行 2系統のアクセスが完了した後、 MCLK1に応じた アクセスを行うことが可能である。 [0143] なお、 MCLKに応じた連続アクセスが継続される場合には、図 10に示すように、そ の後も MCLK1と MCLK2との間でアービトレーション連鎖が生じる力 この場合も上 記と同様、他方のアクセス終了を待ってから自身のアクセスを実行することができる。 このような動作は、 MCLK1と MCLK2との間でアービトレーション連鎖が解消される まで継続的に実施される。
[0144] 上記したように、本構成例のアービタ一回路 8は、 MCLKに応じた連続アクセスに 関して、後発ノルスに応じたアクセスの実行を先発パルスに応じたアクセスの終了ま で待つことができるので、アクセス抜けを生じにく!ヽ構成となって!/、る。
[0145] ただし、本構成例のアービタ一回路 8であっても、 MCLK1と MCLK2との間でァ 一ビトレーシヨン連鎖が生じ、かつ、これが終了するまでの間に、次の DCLKが入力 された場合には、その動作に破綻をきたして、アクセス抜けを生じるおそれがある。
[0146] そのため、 RAM制御装置の正常動作を維持するためには、以下の条件式（1)を 満たすように、 RAMアクセス期間 W ( = dl + d2)を設定することが望まし!/、。
[0147] [数 1]
なお、上記（1)式において、 Xは MCLKの最短周期、 Yは DCLKの最短周期、 Zは RAM3のアクセス不良を生じることのな!/、最小期間、を各々示して 、る。
[0148] 例えば、 X= 100[ns]、 Y= 1000[ns]、 Z=40[ns]とした場合、第 1の構成では、 40 [ns]≤W≤50[ns] t 、う条件を満たすように、 RAMアクセス期間 W ( = dl + d2) を設定しなければならな力つたが、第 2の構成を採用すれば、 40[ns]≤W≤90. 9 [ ns]という条件を満たすように、 RAMアクセス期間 Wを設定しさえすれば、ァービトレ ーシヨン動作の破綻を回避することができる。
[0149] すなわち、第 2の構成を採用することにより、 RAMアクセス期間 Wに関して、およそ 2倍のマージンを確保することができ、その制約を大幅に緩和することができるので、 今後一層の高速ィ匕が予想されるアクセスクロックにも、十分に対応することが可能とな る。
[0150] なお、上記の実施形態では、 RAM3としてシングルポート RAMを採用した構成を 例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなぐデュア ルポート RAMの入出力インタフェイスのうち、 、ずれか一方に対する 2系統のァクセ ス制御手段としても広く適用することが可能である。
[0151] また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種 々の変更をカ卩えることが可能である。
[0152] 例えば、上記の実施形態では、ワンショット回路 2にて、 CLKRQの立上がりから、 期間 dlが経過した時点で RAMCLKをローレベルに立ち下げ、さらに期間 d2が経 過した時点で RAMCLKをノヽィレベルに復帰させる構成を例に挙げて説明を行った 力 本発明の構成はこれに限定されるものではなぐ CLKRQ (実施形態に即して言 えば、その論理反転信号)を単純に期間 dlだけ遅延させることでも、 RAMCLKを 1 パルスだけ生成することが可能である。なぜなら、 CLKRQは、アクセススタート信号 の立上がりに応じてハイレベルに遷移された後、 RAMCLKの立下がりに応じてロー レベルに復帰される形、すなわち、パルス波形とされているため、その論理反転信号 を期間 dlだけ遅延させれば、結果的に RAMCLKを 1パルスだけ生成する形となる 力 である。この場合、 RAMCLKは、 CLKRQの立上がりから期間 dlが経過した時 点でローレベルに立ち下がり、さらに期間 dlが経過した時点でハイレベルに復帰す る形となる。このような構成とすることにより、ワンショット回路 2を極めて簡易に実現す ることが可能となる。なお、期間 dlについては、先述したように、アクセスクロックの動 作周波数に合わせて、適宜設定すればよい。
[0153] また、図 7及び図 8を用いて説明した実施形態では、クロック分割回路 7とアービタ 一回路 8とを独立して設けた構成を例に挙げて説明を行ったが、本発明の構成は、こ れに限定されるものではなぐクロック分割回路をアービタ一回路に内包させても構 わない。
産業上の利用可能性
[0154] 本発明は、 RAM制御装置の規模縮小やコスト低減を図る上で有用な技術である。

Claims

請求の範囲
[1] アービタ一回路と、ワンショット回路と、を有して成り、互いに非同期で入力される 2 系統の第 1、第 2アクセスクロックに応じて、 RAMへのアクセスを制御する RAM制御 装置であって、前記アービタ一回路は、上記した第 1、第 2アクセスクロックに応じて、 互いに排他的な論理を有する第 1、第 2ビジー信号を生成することにより、最先のァク セスクロックを送出したホストに対して、前記 RAMへのアクセス権を認めるとともに、 前記ワンショット回路に対して、前記 RAMへのアクセスタイミングを決定するための R AMクロックの生成を要求する手段であり、前記ワンショット回路は、前記アービタ一 回路のクロックリクエスト信号に応じて、前記 RAMクロックを 1パルスだけ生成し、これ を前記 RAMに送出する手段であることを特徴とする RAM制御装置。
[2] 前記 RAMクロックは、第 1、第 2アクセスクロックのうち、より速い方の周期の 1Z2以 内の周期のクロックであることを特徴とする請求項 1に記載の RAM制御装置。
[3] 前記アービタ一回路は、クロック入力端〖こ第 1アクセスクロックが入力され、データ入 力端に所定論理信号が入力され、リセット端に第 1リクエストリセット信号が入力され、 出力端力 第 1リクエスト信号が引き出される第 1Dフリップフロップと;一方の入力端 に第 1ビジー信号が入力され、他方の反転入力端に前記 RAMクロックが入力され、 出力端力 第 1リクエストリセット信号が引き出される第 1論理積回路と;一方の入力端 に第 1リクエスト信号が入力され、他方の反転入力端に第 2ビジー信号が入力され、 出力端力 第 1アクセススタート信号が引き出される第 2論理積回路と;クロック入力 端に前記 RAMクロックが入力され、データ入力端に所定論理信号が入力され、セッ ト入力端に第 1アクセススタート信号が入力され、出力端力 第 1ビジー信号が引き出 される第 2Dフリップフロップと;クロック入力端に第 2アクセスクロックが入力され、デー タ入力端に所定論理信号が入力され、リセット端に第 2リクエストリセット信号が入力さ れ、出力端力も第 2リクエスト信号が引き出される第 3Dフリップフロップと;一方の入 力端に第 2ビジー信号が入力され、他方の反転入力端に前記 RAMクロックが入力さ れ、出力端力 第 2リクエストリセット信号が引き出される第 3論理積回路と;一方の入 力端に第 2リクエスト信号が入力され、他方の反転入力端に第 1ビジー信号が入力さ れ、出力端力 第 2アクセススタート信号が引き出される第 4論理積回路と;クロック入 力端に前記 RAMクロックが入力され、データ入力端に所定論理信号が入力され、セ ット入力端に第 2アクセススタート信号が入力され、出力端力 第 2ビジー信号が引き 出される第 4Dフリップフロップと;一方の入力端に第 1アクセススタート信号が入力さ れ、他方の入力端に第 2アクセススタート信号が入力され、出力端力 前記クロックリ タエスト信号が弓 Iき出される論理和回路と；を有して成ることを特徴とする請求項 1に 記載の RAM制御装置。
[4] 第 1、第 3Dフリップフロップのデータ入力端に各々入力される所定論理信号は、各 自の反転出力信号であることを特徴とする請求項 3に記載の RAM制御装置。
[5] 第 2Dフリップフロップのリセット端には第 2ビジー信号が入力されている、或いは、 第 4Dフリップフロップのリセット端には第 1ビジー信号が入力されていることを特徴と する請求項 3に記載の RAM制御装置。
[6] 前記アービタ一回路は、第 1、第 2アクセスクロックの入力有無と前記 RAMクロック の論理に基づ 、て、 、ずれか一系統のビジー信号に意図しな 、論理変遷が生じて いる状態下で他系統の正当なアクセスクロックが入力された力否かを判定し、そのよ うな状態に陥っていると判定した場合には、意図しない論理変遷を生じたビジー信号 に依ることなぐ他系統のビジー信号を正当なアクセスクロックに応じて所望の論理に 変遷させることを特徴とする請求項 1に記載の RAM制御装置。
[7] 前記アービタ一回路は、クロック入力端〖こ第 1アクセスクロックが入力され、データ入 力端に所定論理信号が入力され、リセット端に第 1リクエストリセット信号が入力され、 出力端力 第 1リクエスト信号が引き出される第 1Dフリップフロップと;一方の入力端 に第 1ビジー信号が入力され、他方の反転入力端に前記 RAMクロックが入力され、 出力端力 第 1リクエストリセット信号が引き出される第 1論理積回路と;一方の入力端 に第 1リクエスト信号が入力され、他方の反転入力端に第 2ビジー信号が入力され、 出力端力 第 1プレ信号が引き出される第 2論理積回路と;クロック入力端に前記 RA Mクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第 1アクセススタート信号が入力され、出力端力 第 1ビジー信号が引き出される第 2D フリップフロップと;クロック入力端に第 2アクセスクロックが入力され、データ入力端に 所定論理信号が入力され、リセット端に第 2リクエストリセット信号が入力され、出力端 力も第 2リクエスト信号が引き出される第 3Dフリップフロップと;一方の入力端に第 2ビ ジー信号が入力され、他方の反転入力端に前記 RAMクロックが入力され、出力端 力 第 2リクエストリセット信号が引き出される第 3論理積回路と;一方の入力端に第 2 リクエスト信号が入力され、他方の反転入力端に第 1ビジー信号が入力され、出力端 力 第 2プレ信号が引き出される第 4論理積回路と;クロック入力端に前記 RAMクロッ クが入力され、データ入力端に所定論理信号が入力され、セット入力端に第 2ァクセ ススタート信号が入力され、出力端力 第 2ビジー信号が引き出される第 4Dフリップ フロップと;一方の入力端に第 1アクセススタート信号が入力され、他方の入力端に第 2アクセススタート信号が入力され、出力端力 前記クロックリクエスト信号が引き出さ れる論理和回路と;第 1の入力端に第 1リクエスト信号が入力され、第 2の反転入力端 に第 2リクエスト信号が入力され、第 3の入力端に前記 RAMクロックが入力され、出 力端から第 1スルー信号が引き出される第 5論理積回路と;一方の入力端に第 1プレ 信号が入力され、他方の入力端に第 1スルー信号が入力され、出力端力 第 1ァクセ ススタート信号が引き出される第 1論理和回路と;第 1の反転入力端に第 1リクエスト信 号が入力され、第 2の入力端に第 2リクエスト信号が入力され、第 3の入力端に前記 R AMクロックが入力され、出力端力ゝら第 2スルー信号が引き出される第 6論理積回路と ；一方の入力端に第 2プレ信号が入力され、他方の入力端に第 2スルー信号が入力 され、出力端力 第 2アクセススタート信号が引き出される第 2論理和回路と;を有して 成ることを特徴とする請求項 6に記載の RAM制御装置。
[8] 第 1、第 3Dフリップフロップのデータ入力端に各々入力される所定論理信号は、各 自の反転出力信号であることを特徴とする請求項 7に記載の RAM制御装置。
[9] 第 2Dフリップフロップのリセット端には第 2ビジー信号が入力されている、或いは、 第 4Dフリップフロップのリセット端には第 1ビジー信号が入力されていることを特徴と する請求項 7に記載の RAM制御装置。
[10] 前記アービタ一回路よりも前段に配設され、第 1、第 2アクセスクロックのうち、より高 速な第 1アクセスクロックについて、その連続したパルス列を一サイクル毎に交互に分 配する形で、さらに 2系統に分割するクロック分割回路を有して成り、前記アービタ一 回路は、 2系統に分割された第 1アクセスクロックと第 2アクセスクロックを合わせた合 計 3系統のアクセスクロックに応じて 3系統のビジー信号を生成することを特徴とする 請求項 1に記載の RAM制御装置。
[11] 前記 RAMクロックは、 2系統に分割された第 1アクセスクロック相互間のァービトレ ーシヨン連鎖を第 2アクセスクロックの 1周期以内に終了し得る周期のクロックであるこ とを特徴とする請求項 10に記載の RAM制御装置。
[12] 前記アービタ一回路は、クロック入力端に 2系統に分割された第 1アクセスクロック の一方が入力され、データ入力端に所定論理信号が入力され、リセット端に第 1リク エストリセット信号が入力され、出力端力 第 1リクエスト信号が引き出される第 1Dフリ ップフロップと;一方の入力端に第 1ビジー信号が入力され、他方の反転入力端に前 記 RAMクロックが入力され、出力端力ゝら第 1リクエストリセット信号が引き出される第 1 論理積回路と;第 1の入力端に第 1リクエスト信号が入力され、第 2の反転入力端に第 2ビジー信号が入力され、第 3の反転入力端に第 3ビジー信号が入力され、出力端か ら第 1アクセススタート信号が引き出される第 2論理積回路と;クロック入力端に前記 R AMクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に 第 1アクセススタート信号が入力され、出力端力 第 1ビジー信号が引き出される第 2 Dフリップフロップと;クロック入力端に 2系統に分割された第 1アクセスクロックの他方 が入力され、データ入力端に所定論理信号が入力され、リセット端に第 2リクエストリ セット信号が入力され、出力端力 第 2リクエスト信号が引き出される第 3Dフリップフ ロップと;一方の入力端に第 2ビジー信号が入力され、他方の反転入力端に前記 RA Mクロックが入力され、出力端力も第 2リクエストリセット信号が引き出される第 3論理 積回路と;第 1の入力端に第 2リクエスト信号が入力され、第 2の反転入力端に第 1ビ ジー信号が入力され、第 3の反転入力端に第 3ビジー信号が入力され、出力端から 第 2アクセススタート信号が引き出される第 4論理積回路と;クロック入力端に前記 RA Mクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第 2アクセススタート信号が入力され、出力端力 第 2ビジー信号が引き出される第 4D フリップフロップと;クロック入力端に第 2アクセスクロックが入力され、データ入力端に 所定論理信号が入力され、リセット端に第 3リクエストリセット信号が入力され、出力端 力も第 3リクエスト信号が引き出される第 5Dフリップフロップと;一方の入力端に第 3ビ ジー信号が入力され、他方の反転入力端に前記 RAMクロックが入力され、出力端 力 第 3リクエストリセット信号が引き出される第 5論理積回路と;第 1の入力端に第 3リ タエスト信号が入力され、第 2の反転入力端に第 1ビジー信号が入力され、第 3の反 転入力端に第 2ビジー信号が入力され、出力端力 第 3アクセススタート信号が引き 出される第 6論理積回路と;クロック入力端に前記 RAMクロックが入力され、データ 入力端に所定論理信号が入力され、セット入力端に第 3アクセススタート信号が入力 され、出力端力 第 3ビジー信号が引き出される第 6Dフリップフロップと;第 1の入力 端に第 1アクセススタート信号が入力され、第 2の入力端に第 2アクセススタート信号 が入力され、第 3の入力端に第 3アクセススタート信号が入力され、出力端力 前記ク ロックリクエスト信号が引き出される第 1論理和回路と;を有して成ることを特徴とする 請求項 10に記載の RAM制御装置。
[13] 第 1、第 3、第 5Dフリップフロップのデータ入力端に各々入力される所定論理信号 は各自の反転出力信号であることを特徴とする請求項 12に記載の RAM制御装置。
[14] 第 2、第 4Dフリップフロップのリセット端には、第 3ビジー信号が入力されている、或 いは、第 6Dフリップフロップのリセット端には、第 1ビジー信号と第 2ビジー信号の論 理和信号が入力されていることを特徴とする請求項 12に記載の RAM制御装置。
[15] 前記アービタ一回路は、前記クロック分割回路を内包して成ることを特徴とする請 求項 10に記載の RAM制御装置。
[16] 請求項 1に記載の RAM制御装置と、前記 RAMクロックに応じて動作する RAMと、 を有して成ることを特徴とするメモリ装置。
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