JP2007241912A

JP2007241912A - 信号処理回路

Info

Publication number: JP2007241912A
Application number: JP2006066842A
Authority: JP
Inventors: Takeyuki Takayama; 強之高山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-03-13
Filing date: 2006-03-13
Publication date: 2007-09-20

Abstract

【課題】ＣＰＵ間のデータ送受信に必要となるメモリ領域を削減することを目的とする。
【解決手段】本発明の信号処理回路は、データ転送側のＣＰＵ１に出力バッファを設けず、受信側のＣＰＵ２に転送するべきデータはＤＭＡ制御回路９を用いて直接受信側のＣＰＵ２の入力バッファに書き込む構成をとる。こうする事で複数のＣＰＵ間でのデータ転送に必要となるメモリ容量を削減する事が出来る。
【選択図】図１

Description

本発明は複数のＣＰＵ間でのデータ転送を行う信号処理回路に関する。

一般に、複数のＣＰＵ間でのデータ転送する場合には、図１０に示す様な構成の回路によりデータ転送を行う。
図１０は従来の信号処理回路を例示する回路図である。

以下、図１０を参照しながら従来の信号処理回路におけるデータ転送の一例を説明する。
図１０において、１及び２は各種演算を司る第一のＣＰＵと第二のＣＰＵである。そして、５及び６は前記第一のＣＰＵ１と前記第二のＣＰＵ２がランダムアクセスを行う第一のメモリ及び第二のメモリである。そして、７は予め決められたタイミングで前記第一のメモリ５の出力バッファに書かれたデータを読み出すためのＤＭＡ読み出し制御回路であり、８は前記読み出し回路から得られたデータを順次前記第二のメモリ６の入力バッファに書き込むためのＤＭＡ書き込み制御回路である。そして、３は第一のＣＰＵ１による第一のメモリ５へのアクセスと前記ＤＭＡ読み出し制御回路７による第一のメモリ５へのアクセスとを調停する第一のアービター回路であり、４は第二のＣＰＵ２による第二のメモリ６へのアクセスと前記ＤＭＡ書き込み制御回路８による第二のメモリ６へのアクセスとを調停する第二のアービター回路である。

この様に構成された従来の信号処理回路に関して、以下、図１０と図１１と図１２とを用いて説明を行う。図１１は従来の信号処理回路におけるメモリのメモリマップを示す図であり、図１１（ａ）は第一のＣＰＵ１が演算に使う第一のメモリ５のメモリマッピング、図１１（ｂ）は第二のＣＰＵ２が演算に使う第二のメモリ６のメモリマッピングである。また、図１２は従来の信号処理回路のメモリ間データ転送におけるタイミングチャートであり、ＤＭＡ読み出し制御回路７とＤＭＡ書き込み制御回路８による第一のメモリ５から第二のメモリ６へのデータ転送の様子を示したタイミングチャートである。

図１１に示した例では第一のＣＰＵ１はアドレス空間０ｘ００００〜０ｘ７ＦＦＦをＷＯＲＫ領域として使い、０ｘ８０００〜０ｘＦＦＦＦまでを出力バッファとして使っている。そして、さらに出力バッファは、Ａ面：０ｘ８０００〜０ｘＢＦＦＦと、Ｂ面：０ｘＣ０００〜０ｘＦＦＦＦとに細分される。ＤＭＡ読み出し制御回路７は１処理単位である１フレーム毎にＡ面とＢ面を交互にバンク切り替えしてアクセスする事となる。また、第二のＣＰＵ２も同様にアドレス空間０ｘ００００〜０ｘ７ＦＦＦをＷＯＲＫ領域として使い、０ｘ８０００〜０ｘＦＦＦＦまでを入力バッファとして使っている。そしてさらに入力バッファは、Ｃ面：０ｘ８０００〜０ｘＢＦＦＦと、Ｄ面：０ｘＣ０００〜０ｘＦＦＦＦとに細分される。そしてＤＭＡ書き込み制御回路８においても１フレーム毎にＣ面とＤ面を交互にバンク切り替えしてアクセスする事となる。

ここで、図１２を用いてバンク切り替えの様子を説明する。ＤＭＡ読み出し制御回路７とＤＭＡ書き込み制御回路８はそれぞれ第一のＣＰＵ１と第二のＣＰＵ２が演算を行うフレーム単位毎にバンク切り替えを行う。図１２の例では最初の第ｎフレームでＤＭＡ読み出し制御回路７がＡ面のデータの読み出しを行い、同時にＤＭＡ書き込み制御回路８ではＣ面へのデータ書き込みを行う。そして、次の第ｎ＋１フレームではＤＭＡ読み出し制御回路７はＢ面のデータの読み出しを行い、同時にＤＭＡ書き込み制御回路８ではＤ面へのデータ書き込みを行う。なお、当然の事ながら、第一のＣＰＵ１と第二のＣＰＵ２がデータの書き込みを行う入出力バッファ領域は、上記説明でＤＭＡ読み出し制御回路７，ＤＭＡ書き込み制御回路８がアクセスしているのとは逆のバンク領域となる（例えば、特許文献１参照）。
特開平１−２７８１７３号公報

しかしながら、前述した従来の信号処理回路では、第一のメモリ５と第二のメモリ６にそれぞれ出力バッファと入力バッファとが必要となり、結果として第一のＣＰＵ１から第二のＣＰＵ２に対して転送しなければならないデータ量の４倍のメモリ領域が必要となる。よって、特にＣＰＵ間で転送するべきデータ量が多い場合は、データ転送のために必要となるメモリ領域の増大がそのままチップ面積に直結する事となる。また、上記従来の例では２つのＣＰＵ間における片方向のデータ転送に関して説明したが、３つ以上のＣＰＵが両方向のデータ転送をする場合は、メモリ領域の増大はさらに大きくなりチップサイズの増大がより大きな課題となる。

本発明の信号処理回路はこの様な問題を解決するためになされたもので、ＣＰＵ間のデータ送受信に必要となるメモリ領域を削減することを目的とする。

上記目的を達成するために、本発明の請求項１記載の信号処理回路は、第一のＣＰＵおよび第二のＣＰＵの間でデータ転送を行う信号処理回路であって、前記第一のＣＰＵがアクセス可能な第一のメモリと、前記第二のＣＰＵがアクセス可能な第二のメモリと、前記第一のＣＰＵがアクセスするメモリアドレスが前記第二のＣＰＵへのデータ転送に用いる仮想メモリ空間を示すメモリアドレスであるかどうかを判断するアドレス検出回路と、前記アドレス検出回路の検出結果が前記仮想メモリ空間へのアクセスである場合に前記第一のＣＰＵがアクセスするメモリアドレスを保持するアドレスラッチ回路と、前記アドレス検出回路の検出結果が前記仮想メモリ空間へのアクセスである場合に前記第一のＣＰＵからの書き込みデータを保持するデータラッチ回路と、前記第一のＣＰＵのアクセスが前記仮想メモリ空間への書き込み処理である場合に前記第二のメモリへの書き込みを調停するするアービター回路とを有し、前記第一のＣＰＵから前記第二のＣＰＵへのデータ転送時には、ＤＭＡ処理として前記第一のＣＰＵが送信したアドレスとデータそれぞれを前記アドレスラッチ回路および前記データラッチ回路に保持してから前記第二のメモリに書き込み、前記第二のメモリから前記第二のＣＰＵにデータを転送することを特徴とする。

請求項２記載の信号処理回路は、請求項１記載の信号処理回路において、前記アービター回路の優先順位として、前記第一のＣＰＵのＤＭＡ処理を最優先とすることを特徴とする。

請求項３記載の信号処理回路は、請求項１記載の信号処理回路において、前記アービター回路における前記第一のＣＰＵからのＤＭＡ処理の要求を周期的に行い、前記仮想メモリ空間へのアクセスを前記ＤＭＡ処理の要求周期以上の間隔で行うことを特徴とする。

請求項４記載の信号処理回路は、第一のＣＰＵおよび第二のＣＰＵの間でデータ転送を行う信号処理回路であって、前記第一のＣＰＵがアクセス可能な第一のメモリと、前記第二のＣＰＵがアクセス可能な第二のメモリと、前記第一のＣＰＵがアクセスするメモリアドレスが前記第二のＣＰＵへのデータ転送に用いる仮想メモリ空間を示すメモリアドレスであるかどうかを判断するアドレス検出回路と、前記アドレス検出回路の検出結果が前記仮想メモリ空間へのアクセスである場合に前記第一のＣＰＵがアクセスするメモリアドレスを保持するアドレスラッチ用ＦＩＦＯと、前記アドレス検出回路の検出結果が前記仮想メモリ空間へのアクセスである場合に前記第一のＣＰＵからの書き込みデータを保持するデータラッチ用ＦＩＦＯと、前記第一のＣＰＵのアクセスが前記仮想メモリ空間への書き込み処理である場合に前記第二のメモリへの書き込みを調停するするアービター回路とを有し、前記第一のＣＰＵから前記第二のＣＰＵへのデータ転送時には、ＤＭＡ処理として前記第一のＣＰＵが送信したアドレスとデータそれぞれを前記アドレスラッチ用ＦＩＦＯおよび前記データラッチ用ＦＩＦＯに保持してから前記第二のメモリに書き込み、前記第二のメモリから前記第二のＣＰＵにデータを転送することを特徴とする。

請求項５記載の信号処理回路は、請求項１記載の信号処理回路において、ＤＭＡ処理中に次のＤＭＡ処理が受け付けられた場合に、前記第一のＣＰＵをホールドさせるＢＵＳＹ信号生成回路を設けることを特徴とする。

請求項６記載の信号処理回路は、請求項４記載の信号処理回路において、前記アドレスラッチ用ＦＩＦＯおよび前記データラッチ用ＦＩＦＯがオーバーフローした場合に、前記第一のＣＰＵをホールドさせるＢＵＳＹ信号生成回路を設けることを特徴とする。

請求項７記載の信号処理回路は、請求項１記載の信号処理回路において、１フレームで、前記第一のＣＰＵによる前記第二のメモリへのデータ書き込み処理と前記第二のＣＰＵによるデータ読み出し処理を時分割処理することを特徴とする。

請求項８記載の信号処理回路は、請求項７記載の信号処理回路において、前記第一のＣＰＵによる前記第二のメモリへのデータ書き込み処理と、前記第二のＣＰＵによるデータ読み出し処理を外部から入力されるフレーム同期信号に同期して行い、それぞれ０．５フレーム以内に行うことを特徴とする。

請求項９記載の信号処理回路は、請求項７記載の信号処理回路において、前記第一のＣＰＵによる前記第二のメモリへのデータ書き込み処理と前記第二のメモリへのデータ書き込み処理の切り替えを前記第一のＣＰＵが出力するデータ転送中フラグを用いて行うことを特徴とする。

請求項１０記載の信号処理回路は、請求項１記載の信号処理回路において、前記第一のＣＰＵがアクセスするメモリアドレスにオフセット値を加算してから前記アドレスラッチ回路にラッチすることを特徴とする。

以上により、ＣＰＵ間のデータ送受信に必要となるメモリ領域を削減することが出来る。

以上のように本発明の信号処理回路は、第一のＣＰＵが実際にメモリが存在しない仮想メモリ空間にデータ書き込みアクセスを実施した際に、アービター回路を通して第二のＣＰＵに接続された第二のメモリ上の入力バッファ領域にデータ書き込みがなされる構成を有する。

この構成により本発明の信号処理回路は、データ送信側のＣＰＵが直接他のＣＰＵに対してＤＭＡを行う事が出来るようになり、データ送信側のＣＰＵメモリに出力バッファが必要なくなる。また、上記ＣＰＵ間のデータ送受信期間を短くする事で、さらにデータ受信側ＣＰＵでの入力バッファを削減する事が可能となり、結果としてＣＰＵ間のデータ送受信に必要となるメモリ領域をさらに削減する事が出来る。

以下本発明の第一の実施の形態について、図面を用いて説明する。
図１に本発明の第一の実施の形態における信号処理回路を示す回路図を示す。また、図２は本発明の第一の実施の形態におけるメモリのメモリマップを示す図であり、図２（ａ）は第一のＣＰＵ１が演算に使う第一のメモリ５のメモリマッピング、図２（ｂ）は第二のＣＰＵ２が演算に使う第二のメモリ６のメモリマッピングである。図３は本発明の第一の実施の形態による信号処理回路のメモリ間データ転送におけるタイミングチャートである。

図１における第一のＣＰＵ１，第二のＣＰＵ２，第二のアービター回路４，第一のメモリ５，第二のメモリ６に関しては、図１０において説明した従来例と同一である。そして、図１における９は、第二のＣＰＵ２にデータを転送するために第一のメモリ５の実際には存在しない「仮想アドレス空間」に第一のＣＰＵ１がアクセスした際に、その書き込みアドレスと書き込みデータを保持するためのＤＭＡ制御回路である。この回路は、第一のＣＰＵ１がアクセスしたアドレスが「仮想アドレス空間」であることを検出するためのアドレス検出器１０、第一のＣＰＵ１がアクセスしたアドレスと書き込みを指示する信号を検出して前記「仮想アドレス空間」に対して書き込み処理が施された事を検出するためのＡＮＤゲート１１、前記ＡＮＤゲート１１出力によって「仮想アドレス空間」へのアクセスが検出された場合に、第一のＣＰＵ１から出力されたメモリ書き込みアドレスとメモリ書き込みデータをそれぞれ保持するためのラッチ１３，１４により構成されており、第一のＣＰＵ１が「仮想アドレス空間」へのデータ書き込み処理を行った場合のみ、その時のメモリ書き込みアドレスとデータをラッチし、レジスタ１２によってＤＭＡ起動信号を出力する。そして、第二のアービター回路４ではＤＭＡ制御回路９から出力されたレジスタ１２のＤＭＡ起動信号により、最優先に第二のメモリ６に対するデータ書き込みを行う。さらに、図２を用いて、第一のＣＰＵ１と第二のＣＰＵ２のメモリマップを示す。前記説明による「仮想アドレス空間」は第一のＣＰＵ１の０ｘ８０００〜０ｘＦＦＦＦに該当し、この領域には第一のメモリ５は存在しない。そして、第一のＣＰＵ１がこの領域に任意のデータ書き込みを行った場合は、実際には第二のアービター回路４にて最優先処理が行われ、第二のＣＰＵ２の保持する第二のメモリ６の０ｘ８０００〜０ｘＦＦＦＦの領域に個々のデータが書かれる事となる。そして、図３に示したタイミングチャートの様に、第一のＣＰＵ１からの書き込みの際には仮想領域であるＤＭＡ制御回路９にデータをラッチさせ、第二のメモリ６に対して書き込んだデータに対する第二のＣＰＵ２の読み出し処理のみ１フレームごとに第二のメモリ６のバンクを切り替えて処理される様に動作する。

以上のように、本発明では、第一のＣＰＵ１から第二のＣＰＵ２へデータを転送する回路において、従来、第一のＣＰＵからデータを書き込まれる第一のメモリ５の格納領域に代わり、第一のメモリ５の仮想領域としてデータをラッチすることが可能なＤＭＡ制御回路を用いるＤＭＡ処理を行なうことにより、ＣＰＵ間のデータ送受信に必要となるメモリ領域を削減することが出来、チップ面積を削減することが出来る。

また、上記の説明では第二のアービター回路４においてＤＭＡ制御回路９からのＤＭＡ起動が最優先処理される場合に関して説明したが、システム設計として第一のＣＰＵ１にて「仮想アドレス空間」をアクセスする頻度が第二のアービター回路４において前記ＤＭＡ起動が処理される頻度以下であれば良い訳である。例えば、第二のアービター回路４において４クロックに１回必ずＤＭＡ制御回路９からのＤＭＡ起動を処理する様に設計され、かつ第一のＣＰＵ１においては「仮想アドレス空間」へのアクセスインターバルが最小でも４クロック以上となる様に考慮されていれば、必ずしも第二のアービター回路４におけるＤＭＡ制御回路９からのＤＭＡ起動は最優先処理される必要はない。これが本発明の第二の実施の形態となる。

次に図４を用いて本発明による第三の実施の形態を説明する。
図４は本発明の第三の実施の形態における信号処理回路のＤＭＡ制御回路を示す図である。

図４においては、第二のアービター回路４に対するＤＭＡ起動信号と、個々のＤＭＡに必要となる書き込みアドレスと書き込みデータをＦＩＦＯ回路１５，１６，１７により保持する構成である。この場合は、ＡＮＤゲート１１により「仮想アドレス空間」への書き込みが検出される度、ＦＩＦＯ回路１５，１６，１７への書き込みが施され、第二のアービター回路４にてＤＭＡ起動が処理される度にＦＩＦＯ回路１５，１６，１７が保持していたデータが消費されて行く。この様にＤＭＡ制御回路をＦＩＦＯを用いた構成にする事で、ＣＰＵ間のデータ送受信に必要となるメモリ領域を削減することが出来ると共に、第二のアービター回路４における調停処理が滞った場合でも、ＦＩＦＯ回路の段数の範囲でシステムが破綻する事がなくなる。

さらに、図５と図６を用いて本発明による第四の実施の形態を説明する。
図５は本発明の第四の実施の形態における信号処理回路のＤＭＡ制御回路を示す図であり、図６は本発明の第四の実施の形態による信号処理回路のメモリ間データ転送におけるタイミングチャートである。

図５の特徴は、第一の実施の形態におけるＤＭＡ制御回路９に対して、転送におけるＤＭＡ処理の際に、第一のＣＰＵ１から与えられる起動信号によりセットされ、第二のアービター回路４からのＤＭＡ受付信号によってリセットされるＢＵＳＹ信号生成回路１８が設けられている事である。ＢＵＳＹ信号は、通常、図６におけるＡ０，Ｄ０アクセスの場合の様に、すぐにＤＭＡ受付信号が返って来るため、次の起動信号が来る前にＬＯＷとなる。しかし、Ａ１，Ｄ１アクセスの場合の様にＤＭＡ受付信号が返って来るのが遅れた場合、次の起動信号と重なってしまう場合がある。この様な場合は、ＡＮＤゲート１９によって第一のＣＰＵ１がホールドされる事となり、同時にラッチ１３，１４やＤＭＡ起動信号生成用のレジスタ１２も同時にクロックが停止しホールド状態となる。そして、第二のアービター回路４からのＤＭＡ受付信号を受理した後で第一のＣＰＵ１のホールド処理が解除される。このように、ＤＭＡ処理中に次のＤＭＡ処理が受け付けられ場合に第一のＣＰＵ１をホールドさせるＢＵＳＹ信号生成回路１８を設けることにより、ＤＭＡ用アドレス信号とデータ信号を保持するラッチ１３，１４においては、ＣＰＵホールド期間中データラッチが行なわれず、第二のアービター回路４からのＤＭＡ受付信号を受理した後で「仮想アドレス空間」へのアドレス信号とデータ信号をラッチする事となる。この様に設計する事により第二のアービター回路４での調停処理により、いかに長い間ＤＭＡ起動要求が待たされる事になっても決してシステムが破綻しないような構成を確保しながら、ＣＰＵ間のデータ送受信に必要となるメモリ領域を削減することが出来る。

また、図７は本発明の第五の実施の形態における信号処理回路のＤＭＡ制御回路を示す図である。
図７において、ＤＭＡ制御回路の基本構成要素は、図４に示したものと同じであり、第三の実施の形態の構成に、第四の実施の形態で説明したＢＵＳＹ信号生成回路１８と、ＦＩＦＯでのオーバーフローを検出する回路としてＦＩＦＯオーバーフロー検出回路２０が追加されている。上記回路は、ＦＩＦＯがオーバーフローするまでの間は図４に示した第三の実施の形態と同じ動作をするが、ＦＩＦＯがオーバーフローした状態で「仮想アドレス空間」への起動が掛かった場合のみ、オーバーフロー検出回路２０の出力値によりＢＵＳＹ信号生成回路１８をセットして第一のＣＰＵ１をホールドさせ、図５に示した回路と同様にＦＩＦＯ１５，１６，１７のラッチがウエイトされる事が特徴である。図７の構成では「仮想アドレス空間」への起動が毎クロック発生すると、その度にＣＰＵホールドが発生すると言う図５の回路の欠点を克服し、かつ第二のアービター回路４での調停によるＤＭＡアクセス待ちが長時間続くとシステムが破綻すると言った図４の回路の欠点を克服しながら、ＣＰＵ間のデータ送受信に必要となるメモリ領域を削減する事が可能となる。

次に、図８は本発明の第六の実施の形態による信号処理回路のメモリ間データ転送におけるタイミングチャートである。上記の通り、図２，図３に示した実施の形態では第二のＣＰＵ２における第二のメモリ６の入力バッファをバンク切り替えした場合に関して説明したが、図８では時分割処理した場合の例を示す。この場合は０．５フレーム毎に交番し、信号処理回路の外部から入力されるフレーム同期信号を用いて、フレームの前半で第二のメモリ６に対する書き込みを行い、フレームの後半で第二のメモリ６に書き込まれたデータの読み出し処理を行っている。こうする事により第二のメモリ６におけるＤ面の入力バッファを省略する事が出来るため、ＣＰＵ間のデータ転送に必要となるメモリ容量をさらに半分にする事が可能となる。

さらに、図９は本発明の第七の実施の形態による信号処理回路のメモリ間データ転送におけるタイミングチャートである。上記第六の実施の形態ではフレーム同期信号を用いたのに対して、本実施の形態では第一のＣＰＵ１が第二のメモリ６にデータを書き込んでいる状態を示し、ＣＰＵ１からＣＰＵ２に直接出力されるデータ転送中フラグを用いており、第二のＣＰＵ２は同フラグがＬＯＷになった時点で即座に書き込み済みデータの読み出しを行う。この様な方式にする事で、第二のＣＰＵ２においては、フレーム同期信号を待たずにデータ転送後即座に転送されたデータの処理を行い、ＣＰＵ間のデータ送受信に必要となるメモリ領域を削減することが出来る。また、逆に第一のＣＰＵ１において第二のメモリ６に対するデータ書き込みが０．５フレーム以内に終わらなくても、システムが破綻する事がない。

最後に図１に示した構成では、ラッチ１３に格納するアドレス値を第一のＣＰＵ１のアドレス信号そのものとしたが、事前に他のレジスタにオフセット値を格納しておき、同レジスタの出力データと第一のＣＰＵ１のアドレス信号との加減算結果をラッチ１３にて格納する事により、第二のメモリ６のメモリマッピングに自由度を持たせる事も可能となる。

本発明はＣＰＵ間のデータ送受信に必要となるメモリ領域を削減することが出来、複数のＣＰＵ間でのデータ転送を行う信号処理回路等に有用である。

本発明の第一の実施の形態における信号処理回路を示す回路図本発明の第一の実施の形態におけるメモリのメモリマップを示す図本発明の第一の実施の形態による信号処理回路のメモリ間データ転送におけるタイミングチャート本発明の第三の実施の形態における信号処理回路のＤＭＡ制御回路を示す図本発明の第四の実施の形態における信号処理回路のＤＭＡ制御回路を示す図本発明の第四の実施の形態による信号処理回路のメモリ間データ転送におけるタイミングチャート本発明の第五の実施の形態における信号処理回路のＤＭＡ制御回路を示す図本発明の第六の実施の形態による信号処理回路のメモリ間データ転送におけるタイミングチャート本発明の第七の実施の形態による信号処理回路のメモリ間データ転送におけるタイミングチャート従来の信号処理回路を例示する回路図従来の信号処理回路におけるメモリのメモリマップを示す図従来の信号処理回路のメモリ間データ転送におけるタイミングチャート

符号の説明

１第一のＣＰＵ
２第二のＣＰＵ
３第一のアービター回路
４第二のアービター回路
５第一のメモリ
６第二のメモリ
７ＤＭＡ読み出し制御回路
８ＤＭＡ書き込み制御回路
９ＤＭＡ制御回路
１０アドレス検出器
１１ＡＮＤゲート
１２レジスタ
１３ラッチ
１４ラッチ
１５ＦＩＦＯ
１６ＦＩＦＯ
１７ＦＩＦＯ
１８ＢＵＳＹ信号生成回路
１９ＡＮＤゲート
２０ＦＩＦＯオーバーフロー検出回路

Claims

第一のＣＰＵおよび第二のＣＰＵの間でデータ転送を行う信号処理回路であって、
前記第一のＣＰＵがアクセス可能な第一のメモリと、
前記第二のＣＰＵがアクセス可能な第二のメモリと、
前記第一のＣＰＵがアクセスするメモリアドレスが前記第二のＣＰＵへのデータ転送に用いる仮想メモリ空間を示すメモリアドレスであるかどうかを判断するアドレス検出回路と、
前記アドレス検出回路の検出結果が前記仮想メモリ空間へのアクセスである場合に前記第一のＣＰＵがアクセスするメモリアドレスを保持するアドレスラッチ回路と、
前記アドレス検出回路の検出結果が前記仮想メモリ空間へのアクセスである場合に前記第一のＣＰＵからの書き込みデータを保持するデータラッチ回路と、
前記第一のＣＰＵのアクセスが前記仮想メモリ空間への書き込み処理である場合に前記第二のメモリへの書き込みを調停するするアービター回路と
を有し、前記第一のＣＰＵから前記第二のＣＰＵへのデータ転送時には、ＤＭＡ処理として前記第一のＣＰＵが送信したアドレスとデータそれぞれを前記アドレスラッチ回路および前記データラッチ回路に保持してから前記第二のメモリに書き込み、前記第二のメモリから前記第二のＣＰＵにデータを転送することを特徴とする信号処理回路。
前記アービター回路の優先順位として、前記第一のＣＰＵのＤＭＡ処理を最優先とすることを特徴とする請求項１記載の信号処理回路。
前記アービター回路における前記第一のＣＰＵからのＤＭＡ処理の要求を周期的に行い、前記仮想メモリ空間へのアクセスを前記ＤＭＡ処理の要求周期以上の間隔で行うことを特徴とする請求項１記載の信号処理回路。
第一のＣＰＵおよび第二のＣＰＵの間でデータ転送を行う信号処理回路であって、
前記第一のＣＰＵがアクセス可能な第一のメモリと、
前記第二のＣＰＵがアクセス可能な第二のメモリと、
前記第一のＣＰＵがアクセスするメモリアドレスが前記第二のＣＰＵへのデータ転送に用いる仮想メモリ空間を示すメモリアドレスであるかどうかを判断するアドレス検出回路と、
前記アドレス検出回路の検出結果が前記仮想メモリ空間へのアクセスである場合に前記第一のＣＰＵがアクセスするメモリアドレスを保持するアドレスラッチ用ＦＩＦＯと、
前記アドレス検出回路の検出結果が前記仮想メモリ空間へのアクセスである場合に前記第一のＣＰＵからの書き込みデータを保持するデータラッチ用ＦＩＦＯと、
前記第一のＣＰＵのアクセスが前記仮想メモリ空間への書き込み処理である場合に前記第二のメモリへの書き込みを調停するするアービター回路と
を有し、前記第一のＣＰＵから前記第二のＣＰＵへのデータ転送時には、ＤＭＡ処理として前記第一のＣＰＵが送信したアドレスとデータそれぞれを前記アドレスラッチ用ＦＩＦＯおよび前記データラッチ用ＦＩＦＯに保持してから前記第二のメモリに書き込み、前記第二のメモリから前記第二のＣＰＵにデータを転送することを特徴とする信号処理回路。
ＤＭＡ処理中に次のＤＭＡ処理が受け付けられた場合に、前記第一のＣＰＵをホールドさせるＢＵＳＹ信号生成回路を設けることを特徴とする請求項１記載の信号処理回路。
前記アドレスラッチ用ＦＩＦＯおよび前記データラッチ用ＦＩＦＯがオーバーフローした場合に、前記第一のＣＰＵをホールドさせるＢＵＳＹ信号生成回路を設けることを特徴とする請求項４記載の信号処理回路。
１フレーム期間内で、前記第一のＣＰＵによる前記第二のメモリへのデータ書き込み処理と前記第二のＣＰＵによるデータ読み出し処理を時分割処理することを特徴とする請求項１記載の信号処理回路。
前記第一のＣＰＵによる前記第二のメモリへのデータ書き込み処理と、前記第二のＣＰＵによるデータ読み出し処理を外部から入力されるフレーム同期信号に同期して行い、それぞれ０．５フレーム以内に行うことを特徴とする請求項７記載の信号処理回路。
前記第一のＣＰＵによる前記第二のメモリへのデータ書き込み処理と前記第二のメモリへのデータ書き込み処理の切り替えを前記第一のＣＰＵが出力するデータ転送中フラグを用いて行うことを特徴とする請求項７記載の信号処理回路。
前記第一のＣＰＵがアクセスするメモリアドレスにオフセット値を加算してから前記アドレスラッチ回路にラッチすることを特徴とする請求項１記載の信号処理回路。