JP2000259497A

JP2000259497A - メモリコントローラ

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Publication number: JP2000259497A
Application number: JP11065734A
Authority: JP
Inventors: Yoshihisa Saito; 美寿齋藤; Yoshio Hirose; 佳生廣瀬
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-03-12
Filing date: 1999-03-12
Publication date: 2000-09-22

Abstract

(57)【要約】【課題】ＣＰＵ（プロセッサ）及びキャッシュメモリと
メインメモリとの間に介在し、ＣＰＵ又はキャッシュメ
モリからのメインメモリへのアクセスを仲介するメモリ
コントローラに関し、ＣＰＵの本来の性能を出させるこ
とができるようにし、情報処理システムの動作速度の向
上を図る。【解決手段】複数のコマンドバッファ２４−１〜２４−
４を設け、ＣＰＵがキャッシュメモリの複数のキャッシ
ュラインに同時又は連続してミスヒットした場合におい
て、キャッシュメモリが複数キャッシュライン分のデー
タのリード要求を同時又は連続して発行した場合、メイ
ンメモリに対して、まず、キャッシュメモリが同時又は
連続して発行した複数のアドレスへのリードアクセスを
順に行い、その後、残りのデータをリードするためのリ
ードアクセスを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵ（プロセッ
サ）及びキャッシュメモリとメインメモリとの間に介在
し、ＣＰＵ又はキャッシュメモリからのメインメモリへ
のアクセスを仲介するメモリコントローラに関する。

【０００２】近年、ＣＰＵの速度は飛躍的に向上してい
る。他方、メインメモリとして、ＣＰＵとともに情報処
理システムを構成する半導体メモリも、ある程度は高速
化しているが、ＣＰＵの速度向上に比べれば、その差は
拡がる一方である。

【０００３】この結果、ＣＰＵがキャッシュメモリにリ
ードアクセスをしたが、ミスヒットし、メインメモリか
らのデータを必要とする場合、メインメモリからのデー
タを待つ間、ＣＰＵは動作を停止しなければならないと
いう事態が発生してしまう。そこで、このようなＣＰＵ
の停止時間を短くしなければ、情報処理システムの速度
向上を図ることはできない。

【０００４】

【従来の技術】図２３は従来の情報処理システムの一例
の要部を示すブロック回路図である。図２３中、１はＣ
ＰＵ、２はデータバス、３はキャッシュメモリ、４はメ
インメモリであるＳＤＲＡＭ（シンクロナス・ダイナミ
ック・ランダム・アクセス・メモリ）、５はＣＰＵ１及
びキャッシュメモリ３とＳＤＲＡＭ４との間を仲介する
ＳＤＲＡＭコントローラである。

【０００５】このように構成された情報処理システムで
は、ＣＰＵ１がキャッシュメモリ３にミスヒットした場
合、ＳＤＲＡＭ４のアクセス速度がＣＰＵ１の速度に比
べてきわめて遅いことから、通常、ＳＤＲＡＭ４へのア
クセス要求は、ＣＰＵ１から直接行われるのではなく、
キャッシュメモリ３からのアクセスという形でＳＤＲＡ
Ｍコントローラ５を介して行われることになる。

【０００６】ここに、ＳＤＲＡＭコントローラ５は、Ｓ
ＤＲＡＭ４にリードアクセスを行う場合には、ＡＣＴＶ
コマンド（バンク・アクティブ・コマンド）、ＲＥＡＤ
コマンド（リード・コマンド）及びＰＲＥコマンド（プ
リチャージ・シングル・バンク・コマンド）を順に発行
し、ライトアクセスを行う場合には、ＡＣＴＶコマン
ド、ＷＲＩＴコマンド（ライト・コマンド）及びＰＲＥ
コマンドを順に発行することになる。

【０００７】なお、ＳＤＲＡＭコントローラ５は、これ
らのコマンドを発行するにあたり、ＣＰＵ１が使用して
いる物理メモリアドレスを受け取り、そのアドレスをＳ
ＤＲＡＭ４用のアドレスに変換し、その時、アドレスを
ＲＡＳアドレスとＣＡＳアドレスに分離し、ＡＣＴＶコ
マンドと同時にＲＡＳコマンドを発行し、ＲＥＡＤコマ
ンド又はＷＲＩＴコマンドと同時にＣＡＳコマンドを発
行することになる。

【０００８】ところで、通常、キャッシュメモリ３から
のＳＤＲＡＭコントローラ５を介してのＳＤＲＡＭ４へ
のアクセスは、リードの場合には、１キャッシュライン
分のデータをＳＤＲＡＭ４からリードし、ライトの場合
は、１キャッシュライン分のデータをＳＤＲＡＭ４にラ
イトするという形で行われる。

【０００９】ここに、例えば、キャッシュメモリ３のキ
ャッシュライン長が６４byte、ＳＤＲＡＭ４のバス幅が
８byte、ＣＰＵ１の動作周波数：ＳＤＲＡＭ４の動作周
波数＝１：１とすると、ＳＤＲＡＭ４から１キャッシュ
ライン分のデータをリードするのに、バーストリードで
も、６４byte／８byte＝８クロックを要することにな
る。

【００１０】ところが、現状では、ＳＤＲＡＭ４の動作
周波数は、ＣＰＵ１の動作周波数の約１／２から１／４
と大きな隔たりがあるので、仮に、ＣＰＵ１の動作周波
数：ＳＤＲＡＭ４の動作周波数＝４：１とすると、ＳＤ
ＲＡＭ４から１キャッシュライン分のデータをリードす
るのに、バーストリードでも、８クロック×４＝３２ク
ロックも要することになる。

【００１１】

【発明が解決しようとする課題】ところで、従来、ＳＤ
ＲＡＭ４に対するアクセスは、キャッシュメモリ３から
の要求順に処理する方式をとっているが、近年のＣＰＵ
は、スーパースカラプロセッサやＶＬＩＷ命令に代表さ
れるように、命令の並列実行により処理性能を向上させ
ている。

【００１２】また、分岐命令における命令のシーケンシ
ャル側とターゲット側を同時に読み出すことにより、分
岐命令時の分岐側に命令シーケンスが入ったときのＣＰ
Ｕのインターロックを避け、ＣＰＵの性能の向上を図っ
ている。

【００１３】そこで、図２３に示す従来の情報処理シス
テムにおいても、ＣＰＵ１が命令の並列実行や、分岐命
令における命令のシーケンシャル側とターゲット側を同
時に読み出すタイプのものである場合には、ＣＰＵ１が
キャッシュメモリ３の複数のキャッシュラインに同時又
は連続してミスヒットする場合がある。

【００１４】ここに、たとえば、ＣＰＵ１がキャッシュ
メモリ３の４個のキャッシュラインに同時又は連続して
ミスヒットすると、キャッシュメモリ３からＳＤＲＡＭ
４に対するリード要求に基づいて４キャッシュライン分
のデータの置き換えが行われることになるが、従来、こ
のためのリードは、図２４に矢印Ｘ１〜Ｘ４で示す順
に、１キャッシュライン分のデータごとに行われてい
た。

【００１５】このため、ＣＰＵ１は、アドレスＹ１〜Ｙ
４の部分のデータを先に必要とする場合であっても、こ
れらアドレスＹ１〜Ｙ４のデータを先行取得することは
できず、アドレスＹ１〜Ｙ４のデータを取得するまで、
長い期間、動作を停止させなければならないという不都
合が生じてしまう。

【００１６】このように、図２３に示す従来の情報処理
システムにおいては、ＣＰＵ１の性能が上がっても、Ｃ
ＰＵ１がキャッシュメモリ３の複数のキャッシュライン
に同時又は連続してミスヒットすると、ＣＰＵ１は、長
い期間、動作を停止させなければならず、ＣＰＵ１の性
能を出すことができない場合があり、システム全体とし
ての動作速度の向上を図ることができないという問題点
があった。

【００１７】本発明は、かかる点に鑑み、ＣＰＵの本来
の性能を出させることができるようにし、情報処理シス
テムの動作速度の向上を図ることができるようにしたメ
モリコントローラを提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明は、キャッシュメ
モリからのメインメモリへのアクセスを仲介する機能を
有するメモリコントローラであって、キャッシュメモリ
が複数キャッシュライン分のデータのリード要求を同時
又は連続して発行した場合、メインメモリに対して、ま
ず、キャッシュメモリが同時又は連続して発行した複数
のアドレスへのリードアクセスを順に行い、その後、残
りのデータをリードするためのリードアクセスを行うア
クセス手段を備えているというものである。

【００１９】本発明のメモリコントローラにおいては、
キャッシュメモリが複数キャッシュライン分のデータの
リード要求を同時又は連続して発行した場合、メインメ
モリに対して、まず、キャッシュメモリが同時又は連続
して発行した複数のアドレスへのリードアクセスが順に
行われることになるので、ＣＰＵがキャッシュメモリの
複数のキャッシュラインに同時又は連続してミスヒット
した場合であっても、ＣＰＵは、複数キャッシュライン
分のデータの中の必要なデータを先行取得することがで
きる。したがって、ＣＰＵが必要なデータを取得するま
での動作停止時間を短くし、ＣＰＵの本来の性能を出さ
せることができる。

【００２０】

【発明の実施の形態】以下、図１〜図２２を参照して、
本発明の第１実施形態及び第２実施形態について説明す
る。

【００２１】第１実施形態・・図１〜図１１図１は本発明の第１実施形態を備える情報処理システム
の一例の要部を示すブロック回路図である。図１中、１
０はＣＰＵ、１１はデータバス、１２はキャッシュライ
ンを６４byteとするキャッシュメモリである。

【００２２】また、１３はバス幅を８byteとするメイン
メモリをなすＳＤＲＡＭ、１４は本発明の第１実施形態
であり、ＣＰＵ１０及びキャッシュメモリ１２とＳＤＲ
ＡＭ１３との間に介在し、ＣＰＵ１０又はキャッシュメ
モリ１２からＳＤＲＡＭ１３へのアクセスを仲介するＳ
ＤＲＡＭコントローラである。

【００２３】図２はＳＤＲＡＭ１３のバースト長を
「２」に設定した場合におけるＳＤＲＡＭ１３のバース
ト動作を説明するための図であり、ＳＤＲＡＭコントロ
ーラ１４から発行されたＣＡＳアドレスと、ＳＤＲＡＭ
１３の内部で連続して自動発行されるＣＡＳアドレスと
の関係を示している。

【００２４】すなわち、ＳＤＲＡＭ１３は、ＳＤＲＡＭ
コントローラ１４からＣＡＳアドレスとして［Ｚ1・・
・Ｚm０００］を受け取ると、選択されたバンクのＣＡ
Ｓアドレス［Ｚ1・・・Ｚm０００］にアクセスし、続い
て、内部でＣＡＳアドレス［Ｚ1・・・Ｚm００１］を自
動発行し、同一バンクのＣＡＳアドレス［Ｚ1・・・Ｚm
００１］にアクセスすることになる。

【００２５】また、ＳＤＲＡＭ１３は、ＳＤＲＡＭコン
トローラ１４からＣＡＳアドレスとして［Ｚ1・・・Ｚm
００１］を受け取ると、選択されたバンクのＣＡＳアド
レス［Ｚ1・・・Ｚm００１］にアクセスし、続いて、内
部でＣＡＳアドレス［Ｚ1・・・Ｚm０００］を自動発行
し、同一バンクのＣＡＳアドレス［Ｚ1・・・Ｚm００
０］にアクセスすることになる。

【００２６】また、ＳＤＲＡＭ１３は、ＳＤＲＡＭコン
トローラ１４からＣＡＳアドレスとして［Ｚ1・・・Ｚm
０１０］を受け取ると、選択されたバンクのＣＡＳアド
レス［Ｚ1・・・Ｚm０１０］にアクセスし、続いて、内
部でＣＡＳアドレス［Ｚ1・・・Ｚ_m０１１］を自動発行
し、同一バンクのＣＡＳアドレス［Ｚ1・・・Ｚm０１
１］にアクセスすることになる。

【００２７】また、ＳＤＲＡＭ１３は、ＳＤＲＡＭコン
トローラ１４からＣＡＳアドレスとして［Ｚ1・・・Ｚm
０１１］を受け取ると、選択されたバンクのＣＡＳアド
レス［Ｚ1・・・Ｚm０１１］にアクセスし、続いて、内
部でＣＡＳアドレス［Ｚ1・・・Ｚm０１０］を自動発行
し、同一バンクのＣＡＳアドレス［Ｚ1・・・Ｚm０１
０］にアクセスすることになる。

【００２８】また、ＳＤＲＡＭ１３は、ＳＤＲＡＭコン
トローラ１４からＣＡＳアドレスとして［Ｚ1・・・Ｚm
１００］を受け取ると、選択されたバンクのＣＡＳアド
レス［Ｚ1・・・Ｚm１００］にアクセスし、続いて、内
部でＣＡＳアドレス［Ｚ1・・・Ｚm１０１］を自動発行
し、同一バンクのＣＡＳアドレス［Ｚ1・・・Ｚm１０
１］にアクセスすることになる。

【００２９】また、ＳＤＲＡＭ１３は、ＳＤＲＡＭコン
トローラ１４からＣＡＳアドレスとして［Ｚ1・・・Ｚm
１０１］を受け取ると、選択されたバンクのＣＡＳアド
レス［Ｚ1・・・Ｚm１０１］にアクセスし、続いて、内
部でＣＡＳアドレス［Ｚ1・・・Ｚm１００］を自動発行
し、同一バンクのＣＡＳアドレス［Ｚ1・・・Ｚm１０
０］にアクセスすることになる。

【００３０】また、ＳＤＲＡＭ１３は、ＳＤＲＡＭコン
トローラ１４からＣＡＳアドレスとして［Ｚ1・・・Ｚm
１１０］を受け取ると、選択されたバンクのＣＡＳアド
レス［Ｚ1・・・Ｚm１１０］にアクセスし、続いて、内
部でＣＡＳアドレス［Ｚ1・・・Ｚm１１１］を自動発行
し、同一バンクのＣＡＳアドレス［Ｚ1・・・Ｚm１１
１］にアクセスすることになる。

【００３１】また、ＳＤＲＡＭ１３は、ＳＤＲＡＭコン
トローラ１４からＣＡＳアドレスとして［Ｚ1・・・Ｚm
１１１］を受け取ると、選択されたバンクのＣＡＳアド
レス［Ｚ1・・・Ｚm１１１］にアクセスし、続いて、内
部でＣＡＳアドレス［Ｚ1・・・Ｚm１１０］を自動発行
し、同一バンクのＣＡＳアドレス［Ｚ1・・・Ｚm１１
０］にアクセスすることになる。

【００３２】図３は本発明の第１実施形態であるＳＤＲ
ＡＭコントローラ１４の要部を示すブロック回路図であ
る。図３中、１６はリードデータバッファであり、ＳＤ
ＲＡＭ１３から出力されるリードデータを取り込み、キ
ャッシュメモリ１２に伝送するものである。

【００３３】また、１７はライトデータバッファであ
り、キャッシュメモリ１２から与えられるＳＤＲＡＭ１
３へのライトデータを受け取り、このライトデータを後
述するコマンドバッファ経由でＳＤＲＡＭ１３に対して
発行されるＷＲＩＴコマンドとともにＳＤＲＡＭ１３に
発行するものである。

【００３４】また、１８はＳＤＲＡＭコントローラ・イ
ンタフェースであり、キャッシュメモリ１２が発行する
リード／ライト指示信号、データサイズ信号及びアドレ
ス信号を受け取り、ＳＤＲＡＭ１３へのアクセス要求で
あるか否かの判断や、ＣＰＵ１０が使用するアドレスの
ＳＤＲＡＭ１３用のアドレスへの変換を行うと共に、各
バッファの監視や、新規のリード／ライト要求を受け取
れない場合におけるビジー信号の発生などを行うもので
ある。

【００３５】また、１９はコマンドバッファユニットで
あり、キャッシュメモリ１２からのＳＤＲＡＭ１３に対
するリード／ライト要求をバッファリングし、プリチャ
ージ要求、ＲＡＳアクティブ要求、リード要求又はライ
ト要求の生成、保持、発行を行うものである。

【００３６】また、２０はＳＤＲＡＭコマンド生成発行
部であり、コマンドバッファユニット１９が発行する要
求に応じて、ＳＤＲＡＭ１３に対するコマンドの生成、
発行を行うものである。

【００３７】なお、本発明の第１実施形態であるＳＤＲ
ＡＭコントローラ１４では、ＳＤＲＡＭコントローラ・
インタフェース１８、コマンドバッファユニット１９及
びＳＤＲＡＭコマンド生成発行部２０を含めてアクセス
手段が構成されている。

【００３８】また、本発明の第１実施形態であるＳＤＲ
ＡＭコントローラ１４は、セルフリフレッシュ・コント
ロール部や、オートリフレッシュ・コントロール部など
も有しているが、これらは、図示を省略している。

【００３９】図４は本発明の第１実施形態であるＳＤＲ
ＡＭコントローラ１４が備えるコマンドバッファユニッ
ト１９の構成を示すブロック回路図であり、図４中、２
２はＳＤＲＡＭ１３のバンクの状態を保持するＳＤＲＡ
Ｍバンク状態保持部、２３は既発行のコマンドを、デー
タバスでのデータの衝突等の有無の判定に必要な所定の
期間、例えば、数クロックの期間、記憶する既発行コマ
ンド記憶部である。

【００４０】また、２４はコマンドバッファ部であり、
キャッシュメモリ１２からのＳＤＲＡＭ１３に対するリ
ード／ライト要求をバッファリングし、プリチャージ要
求、ＲＡＳアクティブ要求、リード要求又はライト要求
の生成、保持、発行を行うものである。

【００４１】コマンドバッファ部２４は、４個のコマン
ドバッファ２４−１〜２４−４を備えており、これらコ
マンドバッファ２４−１〜２４−４が、どの要求を発行
するかは、ＳＤＲＡＭバンク状態保持部２２が保持する
ＳＤＲＡＭ１３のバンクの状態から決定される。たとえ
ば、アクセス対象バンクがアイドル（idle）状態であれ
ば、発行する要求はＲＡＳアクティブ要求となる。

【００４２】これに対して、アクセス対象バンクがＡＣ
ＴＶ（バンク・アクティブ）状態であり、リード又はラ
イトを実行しようとしているＲＡＳアドレスと、既に選
択されているＲＡＳアドレスとが一致している場合に
は、発行する要求はリード要求又はライト要求となる。

【００４３】また、アクセス対象バンクはＡＣＴＶ状態
にあるが、リード又はライトを実行しようとしているＲ
ＡＳアドレスと、既に選択されているＲＡＳアドレスと
が異なる場合には、発行する要求はプリチャージ要求と
なる。

【００４４】なお、コマンドバッファ２４−１〜２４−
４は、プリチャージ要求を発行すると、ＲＡＳアクティ
ブ要求を発行する状態となり、ＲＡＳアクティブ要求を
発行すると、リード要求又はライト要求を発行する状態
となり、リード要求又はライト要求を発行すると、キャ
ッシュメモリ１２からのリード要求又はライト要求に対
する要求の発行は終了する。

【００４５】また、２５はコマンド発行調停部であり、
ＳＤＲＡＭバンク状態保持部２２が保持するバンクの状
態から、そのサイクルでアクセス対象バンクがコマンド
受け入れ可能か否かの判定や、既発行コマンド記憶部２
３が記憶する既発行コマンドに基づくデータバスでのデ
ータの衝突等の有無の判定を行い、ＳＤＲＡＭ１３に対
してコマンドが発行可能か否かを判定する機能を有する
ものである。

【００４６】ここに、ＳＤＲＡＭコントローラ１４は１
キャッシュライン分のデータを１６byteを１単位として
リードするものであり、コマンドバッファ２４−１〜２
４−４は、キャッシュメモリ１２から１キャッシュライ
ン分のデータのリード要求を受けた場合には、４個のリ
ード要求read_req0、read_req1、read_req2、read_req3
を順に出力するように構成されている。

【００４７】そこで、コマンド発行調停部２５は、コマ
ンドバッファ２４−１〜２４−４が発行するリード要求
read_req0〜read_req3について、図５に示すような優先
順位を与えており、この優先順位に応じて、ＳＤＲＡＭ
１３へのコマンドの生成、発行を行うように構成されて
いる。なお、図５中、大小記号＞は、左側が優先順位が
高いことを示している。

【００４８】すなわち、リード要求read_req0〜read_re
q3については、図５（Ａ）に示すように、コマンドバ
ッファ（ＣＢＦ）２４−１〜２４−４が発行するリード
要求read_req0、コマンドバッファ２４−１〜２４−
４が発行するリード要求read_req1〜read_req3の順に優
先順位が与えられている。

【００４９】また、リード要求read_req0については、
図５（Ｂ）に示すように、コマンドバッファ２４−１
が発行するリード要求read_req0、コマンドバッファ
２４−２が発行するリード要求read_req0、コマンド
バッファ２４−３が発行するリード要求read_req0、
コマンドバッファ２４−４が発行するリード要求read_r
eq0の順に優先順位が与えられている。

【００５０】また、リード要求read_req1〜read_req3に
ついては、図５（Ｃ）に示すように、コマンドバッフ
ァ２４−１が発行するリード要求read_req1〜read_req
3、コマンドバッファ２４−２が発行するリード要求r
ead_req1〜read_req3、コマンドバッファ２４−３が
発行するリード要求read_req1〜read_req3、コマンド
バッファ２４−４が発行するリード要求read_req1〜rea
d_req3の順に優先順位が与えられている。

【００５１】したがって、例えば、キャッシュメモリ１
２から４個のリード要求を同時又は連続して受け取る
と、コマンドバッファ部２４からは、図６に示す順序Ｎ
Ｏ.１〜ＮＯ.１６で、リード要求read_req0〜read_req3
が発行されることになる。

【００５２】図７〜図１１は本発明の第１実施形態であ
るＳＤＲＡＭコントローラ１４の動作例を説明するため
の図であり、キャッシュメモリ１２から４個のリード要
求が同時又は連続して発行され、かつ、アクセス対象バ
ンクが全て異なっている場合を例にしている。

【００５３】図７はＣＰＵ１０がアドレス［Ａ1・・・
Ａn００１］、［Ｂ1・・・Ｂn１００］、［Ｃ1・・・Ｃ
n１１１］、［Ｄ1・・・Ｄn０１０］を同時又は連続し
て発行してキャッシュメモリ１２にリードアクセスを行
った場合において、これら全てのリードアクセスがミス
ヒットした場合を示している。

【００５４】なお、図７中、２７はアドレスを［Ａ1・
・・Ａn０００］〜［Ａ1・・・Ａn１１１］とする１キ
ャッシュライン分（６４byte）のデータ、２８はアドレ
スを［Ｂ1・・・Ｂn０００］〜［Ｂ1・・・Ｂn１１１］
とする１キャッシュライン分のデータ、２９はアドレス
を［Ｃ1・・・Ｃn０００］〜［Ｃ1・・・Ｃn１１１］と
する１キャッシュライン分のデータ、３０はアドレスを
［Ｄ1・・・Ｄn０００］〜［Ｄ1・・・Ｄn１１１］とす
る１キャッシュライン分のデータを示している。また、
［０００］〜［１１１］はＣＡＳアドレスの下位３ビッ
トの部分を示している。

【００５５】この場合、キャッシュメモリ１２から、リ
ード要求であることを示すリード／ライト指示信号、ミ
スヒットしたアドレスは［Ａ1・・・Ａn００１］である
ことを示すアドレス信号及びデータサイズは６４byteで
あることを示すデータサイズ信号が発行され、図８
（Ａ）に示すように、これらの情報が、例えば、コマン
ドバッファ２４−１に保持される。

【００５６】また、リード要求であることを示すリード
／ライト指示信号、ミスヒットしたアドレスは［Ｂ1・
・・Ｂn１００］であることを示すアドレス信号及びデ
ータサイズは６４byteであることを示すデータサイズ信
号が発行され、図８（Ｂ）に示すように、これらの情報
が、例えば、コマンドバッファ２４−２に保持される。

【００５７】また、リード要求であることを示すリード
／ライト指示信号、ミスヒットしたアドレスは［Ｃ1・
・・Ｃn１１１］であることを示すアドレス信号及びデ
ータサイズは６４byteであることを示すデータサイズ信
号が発行され、図８（Ｃ）に示すように、これらの情報
が、例えば、コマンドバッファ２４−３に保持される。

【００５８】また、リード要求であることを示すリード
／ライト指示信号、ミスヒットしたアドレスは［Ｄ1・
・・Ｄn０１０］であることを示すアドレス信号及びデ
ータサイズは６４byteであることを示すデータサイズ信
号が発行され、図８（Ｄ）に示すように、これらの情報
が、例えば、コマンドバッファ２４−４に保持される。

【００５９】ここに、コマンド発行調停部２５は、コマ
ンドバッファ２４−１〜２４−４から発行されるリード
要求read_req0〜read_req3について、図５に示すような
優先順位を与えているので、コマンドバッファ部２４
は、図６に示す順序ＮＯ.１〜ＮＯ.１６で、リード要求
read_req0〜read_req3をＳＤＲＡＭコマンド生成発行部
２０に発行することになる。

【００６０】この結果、本発明の第１実施形態であるＳ
ＤＲＡＭコントローラ１４は、図９に示すように、ま
ず、アドレス［Ａ1・・・Ａn００１］→［Ｂ1・・・Ｂn
１００］→［Ｃ1・・・Ｃn１１１］→［Ｄ1・・・Ｄn０
１０］の順にＳＤＲＡＭ１３にアクセスを行い、続い
て、［Ａ1・・・Ａn０１０］→［Ａ1・・・Ａn１００］
→［Ａ1・・・Ａn１１０］→［Ｂ1・・・Ｂn１１０］→
［Ｂ1・・・Ｂn０００］→［Ｂ1・・・Ｂn０１０］→
［Ｃ1・・・Ｃn０００］→［Ｃ1・・・Ｃn０１０］→
［Ｃ1・・・Ｃn１００］→［Ｄ1・・・Ｄn１００］→
［Ｄ1・・・Ｄn１１０］→［Ｄ1・・・Ｄn０００］の順
にＳＤＲＡＭ１３にアクセスを行うことになる。

【００６１】ここに、ＳＤＲＡＭ１３はバースト長を
「２」に設定されているので、図１０及び図１１に示す
順序Ｎ０.１〜ＮＯ.１６で各アドレスのデータがリード
され、これらがキャッシュメモリ１２に伝送されること
になる。

【００６２】すなわち、まず、アドレス［Ａ1・・・Ａn
００１］→［Ａ1・・・Ａn０００］→［Ｂ1・・・Ｂn１
００］→［Ｂ1・・・Ｂn１０１］→［Ｃ1・・・Ｃn１１
１］→［Ｃ1・・・Ｃn１１０］→［Ｄ1・・・Ｄn０１
０］→［Ｄ1・・・Ｄn０１１］のデータが順にリードさ
れる。

【００６３】続いて、［Ａ1・・・Ａn０１０］→［Ａ1
・・・Ａn０１１］→［Ａ1・・・Ａn１００］→［Ａ1・
・・Ａn１０１］→［Ａ1・・・Ａn１１０］→［Ａ1・・
・Ａn１１１］→［Ｂ1・・・Ｂn１１０］→［Ｂ1・・・
Ｂn１１１］→［Ｂ1・・・Ｂn０００］→［Ｂ1・・・Ｂ
n００１］→［Ｂ1・・・Ｂn０１０］→［Ｂ1・・・Ｂn
０１１］→［Ｃ1・・・Ｃn０００］→［Ｃ1・・・Ｃn０
０１］→［Ｃ1・・・Ｃn０１０］→［Ｃ1・・・Ｃn０１
１］→［Ｃ1・・・Ｃn１００］→［Ｃ1・・・Ｃn１０
１］→［Ｄ1・・・Ｄn１００］→［Ｄ1・・・Ｄn１０
１］→［Ｄ1・・・Ｄn１１０］→［Ｄ1・・・Ｄn１１
１］→［Ｄ1・・・Ｄn０００］→［Ｄ1・・・Ｄn００
１］のデータが順にリードされる。

【００６４】このように、本発明の第１実施形態である
ＳＤＲＡＭコントローラ１４によれば、ＣＰＵ１０がキ
ャッシュメモリ１２の４個のキャッシュラインに同時又
は連続してミスヒットした場合において、キャッシュメ
モリ１２が４キャッシュライン分のデータのリード要求
を同時又は連続して発行した場合、ＳＤＲＡＭ１３に対
して、まず、キャッシュメモリ１２が同時又は連続して
発行した４個のアドレスへのリードアクセスが順に行わ
れることになるので、ＣＰＵ１０が先行取得したいデー
タを２×３＋１＝７サイクルでリードすることができ
る。ちなみに、従来の場合には、８×３＋１＝２５サイ
クルを必要とするので、７／２５のサイクル数で済むこ
とになる。

【００６５】なお、キャッシュメモリ１２が３キャッシ
ュライン分のデータのリード要求を同時又は連続して発
行した場合、ＳＤＲＡＭ１３に対して、まず、キャッシ
ュメモリ１２が同時又は連続して発行した３個のアドレ
スへのリードアクセスが順に行われることになるので、
ＣＰＵ１０が先行取得したいデータを２×２＋１＝５サ
イクルでリードすることができる。

【００６６】また、キャッシュメモリ１２が２キャッシ
ュライン分のデータのリード要求を同時又は連続して発
行した場合、ＳＤＲＡＭ１３に対して、まず、キャッシ
ュメモリ１２が同時又は連続して発行した２個のアドレ
スへのリードアクセスが順に行われることになるので、
ＣＰＵ１０が先行取得したいデータを２×１＋１＝３サ
イクルでリードすることができる。

【００６７】以上のように、本発明の第１実施形態であ
るＳＤＲＡＭコントローラ１４によれば、ＣＰＵ１０が
キャッシュメモリ１２の４個以内の複数のキャッシュラ
インに同時又は連続してミスヒットした場合において、
キャッシュメモリ１２が４個以内の複数キャッシュライ
ン分のデータのリード要求を同時又は連続して発行した
場合、ＳＤＲＡＭ１３に対して、まず、キャッシュメモ
リ１２が同時又は連続して発行した４個以内の複数のア
ドレスへのリードアクセスが順に行われ、ＣＰＵ１０が
先行取得したいデータを先行取得することができるよう
にしたことにより、ＣＰＵ１０が必要なデータを取得す
るための動作停止時間を短くし、ＣＰＵ１０の本来の性
能を出させることができるので、情報処理システムの動
作速度の向上を図ることができる。

【００６８】第２実施形態・・図１２〜図２２図１２は本発明の第２実施形態を備える情報処理システ
ムの一例の要部を示すブロック回路図である。図１２
中、４０はＣＰＵ、４１はデータバス、４２はキャッシ
ュラインを６４byteとするキャッシュメモリである。

【００６９】また、４３はバス幅を８byteとするメイン
メモリをなす１６バンク構成のＳＤＲＡＭ、４４は本発
明の第２実施形態であり、ＣＰＵ４０及びキャッシュメ
モリ４２とＳＤＲＡＭ４３との間に介在し、ＣＰＵ４０
又はキャッシュメモリ４２からのＳＤＲＡＭ４３へのア
クセスを仲介するＳＤＲＡＭコントローラである。

【００７０】図１３はＳＤＲＡＭ４３のバースト長を
「４」に設定した場合におけるＳＤＲＡＭ４３のバース
ト動作を説明するための図であり、ＳＤＲＡＭコントロ
ーラ４４から発行されたＣＡＳアドレスと、ＳＤＲＡＭ
４３の内部で連続して自動発行されるＣＡＳアドレスと
の関係を示している。

【００７１】すなわち、ＳＤＲＡＭ４３は、ＳＤＲＡＭ
コントローラ４４からＣＡＳアドレスとして［Ｚ1・・
・Ｚm０００］を受け取ると、選択されたバンクのＣＡ
Ｓアドレス［Ｚ1・・・Ｚm０００］にアクセスし、続い
て、内部でＣＡＳアドレス［Ｚ1・・・Ｚm００１］、
［Ｚ1・・・Ｚm０１０］、［Ｚ1・・・Ｚm０１１］を順
に自動発行し、同一バンクのＣＡＳアドレス［Ｚ1・・
・Ｚm００１］［Ｚ1・・・Ｚm０１０］、［Ｚ1・・・Ｚ
m０１１］に順にアクセスすることになる。

【００７２】また、ＳＤＲＡＭ４３は、ＳＤＲＡＭコン
トローラ４４からＣＡＳアドレスとして［Ｚ1・・・Ｚm
００１］を受け取ると、選択されたバンクのＣＡＳアド
レス［Ｚ1・・・Ｚm００１］にアクセスし、続いて、内
部でＣＡＳアドレス［Ｚ1・・・Ｚm０１０］、［Ｚ1・
・・Ｚm０１１］、［Ｚ1・・・Ｚm０００］を順に自動
発行し、同一バンクのＣＡＳアドレス［Ｚ1・・・Ｚm０
１０］［Ｚ1・・・Ｚm０１１］、［Ｚ1・・・Ｚm００
０］に順にアクセスすることになる。

【００７３】また、ＳＤＲＡＭ４３は、ＳＤＲＡＭコン
トローラ４４からＣＡＳアドレスとして［Ｚ1・・・Ｚm
０１０］を受け取ると、選択されたバンクのＣＡＳアド
レス［Ｚ1・・・Ｚm０１０］にアクセスし、続いて、内
部でＣＡＳアドレス［Ｚ1・・・Ｚm０１１］、［Ｚ1・
・・Ｚm０００］、［Ｚ1・・・Ｚm００１］を順に自動
発行し、同一バンクのＣＡＳアドレス［Ｚ1・・・Ｚm０
１１］［Ｚ1・・・Ｚ_m０００］、［Ｚ₁・・・Ｚ_m００
１］に順にアクセスすることになる。

【００７４】また、ＳＤＲＡＭ４３は、ＳＤＲＡＭコン
トローラ４４からＣＡＳアドレスとして［Ｚ1・・・Ｚm
０１１］を受け取ると、選択されたバンクのＣＡＳアド
レス［Ｚ1・・・Ｚm０１１］にアクセスし、続いて、内
部でＣＡＳアドレス［Ｚ1・・・Ｚm０００］、［Ｚ1・
・・Ｚm００１］、［Ｚ1・・・Ｚm０１０］を順に自動
発行し、同一バンクのＣＡＳアドレス［Ｚ1・・・Ｚm０
００］［Ｚ1・・・Ｚm００１］、［Ｚ1・・・Ｚm０１
０］に順にアクセスすることになる。

【００７５】また、ＳＤＲＡＭ４３は、ＳＤＲＡＭコン
トローラ４４からＣＡＳアドレスとして［Ｚ1・・・Ｚm
１００］を受け取ると、選択されたバンクのＣＡＳアド
レス［Ｚ1・・・Ｚm１００］にアクセスし、続いて、内
部でＣＡＳアドレス［Ｚ1・・・Ｚm１０１］、［Ｚ1・
・・Ｚm１１０］、［Ｚ1・・・Ｚm１１１］を順に自動
発行し、同一バンクのＣＡＳアドレス［Ｚ1・・・Ｚm１
０１］［Ｚ1・・・Ｚm１１０］、［Ｚ1・・・Ｚm１１
１］に順にアクセスすることになる。

【００７６】また、ＳＤＲＡＭ４３は、ＳＤＲＡＭコン
トローラ４４からＣＡＳアドレスとして［Ｚ1・・・Ｚm
１０１］を受け取ると、選択されたバンクのＣＡＳアド
レス［Ｚ1・・・Ｚm１０１］にアクセスし、続いて、内
部でＣＡＳアドレス［Ｚ1・・・Ｚm１１０］、［Ｚ1・
・・Ｚm１１１］、［Ｚ1・・・Ｚm１００］を順に自動
発行し、同一バンクのＣＡＳアドレス［Ｚ1・・・Ｚm１
１０］［Ｚ1・・・Ｚm１１１］、［Ｚ1・・・Ｚm１０
０］に順にアクセスすることになる。

【００７７】また、ＳＤＲＡＭ４３は、ＳＤＲＡＭコン
トローラ４４からＣＡＳアドレスとして［Ｚ1・・・Ｚm
１１０］を受け取ると、選択されたバンクのＣＡＳアド
レス［Ｚ1・・・Ｚm１１０］にアクセスし、続いて、内
部でＣＡＳアドレス［Ｚ1・・・Ｚm１１１］、［Ｚ1・
・・Ｚm１００］、［Ｚ1・・・Ｚm１０１］を順に自動
発行し、同一バンクのＣＡＳアドレス［Ｚ1・・・Ｚm１
１１］［Ｚ1・・・Ｚm１００］、［Ｚ1・・・Ｚm１０
１］に順にアクセスすることになる。

【００７８】また、ＳＤＲＡＭ４３は、ＳＤＲＡＭコン
トローラ４４からＣＡＳアドレスとして［Ｚ1・・・Ｚm
１１１］を受け取ると、選択されたバンクのＣＡＳアド
レス［Ｚ1・・・Ｚm１１１］にアクセスし、続いて、内
部でＣＡＳアドレス［Ｚ1・・・Ｚm１００］、［Ｚ1・
・・Ｚm１０１］、［Ｚ1・・・Ｚm１１０］を順に自動
発行し、同一バンクのＣＡＳアドレス［Ｚ1・・・Ｚm１
００］［Ｚ1・・・Ｚm１０１］、［Ｚ1・・・Ｚm１１
０］に順にアクセスすることになる。

【００７９】図１４は本発明の第２実施形態であるＳＤ
ＲＡＭコントローラ４４の要部を示すブロック回路図で
ある。図１４中、４６はリードデータバッファであり、
ＳＤＲＡＭ４３から出力されるリードデータを取り込
み、キャッシュメモリ４２に伝送するものである。

【００８０】また、４７はライトデータバッファであ
り、キャッシュメモリ４２から与えられるＳＤＲＡＭ４
３へのライトデータを受け取り、このライトデータを後
述するコマンドバッファ経由でＳＤＲＡＭ４３に対して
発行されるＷＲＩＴコマンドとともにＳＤＲＡＭ４３に
発行するものである。

【００８１】また、４８はＳＤＲＡＭコントローラ・イ
ンタフェースであり、キャッシュメモリ４２が発行する
リード／ライト指示信号、データサイズ信号及びアドレ
ス信号を受け取り、ＳＤＲＡＭ４３へのアクセス要求で
あるか否かの判断や、ＣＰＵ４０が使用するアドレスの
ＳＤＲＡＭ４３用のアドレスへの変換を行うと共に、各
バッファの監視や、新規のリード／ライト要求を受け取
れない場合におけるビジー信号の発生などを行うもので
ある。

【００８２】また、４９はコマンドバッファユニットで
あり、キャッシュメモリ４２からのＳＤＲＡＭ４３に対
するリード／ライト要求をバッファリングし、プリチャ
ージ要求、ＲＡＳアクティブ要求、リード要求又はライ
ト要求の生成、保持、発行を行うものである。

【００８３】また、５０はＳＤＲＡＭコマンド生成発行
部であり、コマンドバッファユニット４９が発行する要
求に応じて、ＳＤＲＡＭ４３に対するコマンドの生成、
発行を行うものである。

【００８４】なお、本発明の第２実施形態であるＳＤＲ
ＡＭコントローラ４４では、ＳＤＲＡＭコントローラ・
インタフェース４８、コマンドバッファユニット４９及
びＳＤＲＡＭコマンド生成発行部５０を含めてアクセス
手段が構成されている。

【００８５】また、本発明の第２実施形態であるＳＤＲ
ＡＭコントローラ４４は、セルフリフレッシュ・コント
ロール部や、オートリフレッシュ・コントロール部など
も有しているが、これらは、図示を省略している。

【００８６】図１５は本発明の第２実施形態であるＳＤ
ＲＡＭコントローラ４４が備えるコマンドバッファユニ
ット４９の構成を示すブロック回路図であり、図１５
中、５２はＳＤＲＡＭ４３のバンクの状態を保持するＳ
ＤＲＡＭバンク状態保持部、５３は既発行のコマンド
を、データバスでのデータの衝突等の有無の判定に必要
な所定の期間、例えば、数クロックの期間、記憶する既
発行コマンド記憶部である。

【００８７】また、５４はコマンドバッファ部であり、
キャッシュメモリ４２からのＳＤＲＡＭ４３に対するリ
ード／ライト要求をバッファリングし、プリチャージ要
求、ＲＡＳアクティブ要求、リード要求又はライト要求
の生成、保持、発行を行うものである。

【００８８】コマンドバッファ部５４は、８個のコマン
ドバッファ５４−１〜５４−８を備えており、コマンド
バッファ５４−１〜５４−８が、どの要求を発行するか
は、ＳＤＲＡＭバンク状態保持部５２が保持するＳＤＲ
ＡＭ４３のバンクの状態から決定される。たとえば、ア
クセス対象バンクがアイドル（idle）状態であれば、発
行する要求はＲＡＳアクティブ要求になる。

【００８９】これに対して、アクセス対象バンクがＡＣ
ＴＶ（バンク・アクティブ）状態であり、リード又はラ
イトを実行しようとしているＲＡＳアドレスと、既に選
択されているＲＡＳアドレスとが一致している場合に
は、発行する要求はリード要求又はライト要求となる。

【００９０】また、アクセス対象バンクはＡＣＴＶ状態
にあるが、リード又はライトを実行しようとしているＲ
ＡＳアドレスと、既に選択されているＲＡＳアドレスが
異なる場合には、発行する要求はプリチャージ要求とな
る。

【００９１】なお、コマンドバッファ５４−１〜５４−
８は、プリチャージ要求を発行すると、ＲＡＳアクティ
ブ要求を発行する状態となり、ＲＡＳアクティブ要求を
発行すると、リード要求又はライト要求を発行する状態
となり、リード要求又はライト要求を発行すると、キャ
ッシュメモリ４２からのリード要求又はライト要求に対
する要求の発行は終了する。

【００９２】また、５５はコマンド発行調停部であり、
ＳＤＲＡＭバンク状態保持部５２が保持するバンクの状
態から、そのサイクルでアクセス対象バンクがコマンド
受け入れ可能か否かの判定、既発行コマンド記憶部５３
が記憶する既発行コマンドに基づくデータバスでのデー
タの衝突等の有無の判定を行い、ＳＤＲＡＭ４３に対し
てコマンドが発行可能か否かを判定する機能を有するも
のである。

【００９３】ここに、ＳＤＲＡＭコントローラ４４は、
１キャッシュライン（６４byte）のデータのうち、３２
byteを１単位としてリードを行うものであり、コマンド
バッファ５４−１〜５４−８は、キャッシュメモリ４２
からリード要求を受けた場合には、２個のリード要求re
ad_req0、read_req1を出力することになる。

【００９４】また、ＳＤＲＡＭコントローラ４４は、１
キャッシュライン分のデータを６４byteを１単位として
ライトを行うものであるが、ＳＤＲＡＭ４３はバースト
長を「４」に設定されているので、コマンドバッファ５
４−１〜５４−８は、キャッシュメモリ４２からライト
要求を受けた場合には、２個のライト要求writ_req0、w
rit_req1を連続して出力することになる。

【００９５】そこで、コマンド発行調停部５５は、コマ
ンドバッファ５４−１〜５４−８が発行するリード要求
read_req0、read_req1及びライト要求writ_req0、writ_
req1について、ライト要求に先行するリード要求の実行
に必要なアクセス先のアドレスとライト要求の実行に必
要なアクセス先のアドレスが干渉しない場合には、図１
６に示すような優先順位を与え、この優先順位に応じ
て、ＳＤＲＡＭ４３へのコマンドの生成、発行を行うよ
うに構成されている。なお、図１６中、大小記号＞は、
左側が優先順位が高いことを示している。

【００９６】すなわち、リード要求read_req0、read_re
q1及びライト要求writ_req0、writ_req1については、図
１６（Ａ）に示すように、コマンドバッファ５４−１
〜５４−８が発行するリード要求read_req0及びライト
要求writ_req0、writ_req1、コマンドバッファ５４−
１〜５４−８が発行するリード要求read_req1の順に優
先順位が与えられている。

【００９７】また、リード要求read_req0及びライト要
求writ_req0、writ_req1については、図１６（Ｂ）に示
すように、コマンドバッファ５４−１が発行するリー
ド要求read_req0及びライト要求writ_req0、writ_req
1、コマンドバッファ５４−２が発行するリード要求r
ead_req0及びライト要求writ_req0、writ_req1、コマ
ンドバッファ５４−３が発行するリード要求read_req0
及びライト要求writ_req0、writ_req1、コマンドバッ
ファ５４−４が発行するリード要求read_req0及びライ
ト要求writ_req0、writ_req1、コマンドバッファ５４
−５が発行するリード要求read_req0及びライト要求wri
t_req0、writ_req1、コマンドバッファ５４−６が発
行するリード要求read_req0及びライト要求writ_req0、
writ_req1、コマンドバッファ５４−７が発行するリ
ード要求read_req0及びライト要求writ_req0、writ_req
1、コマンドバッファ５４−８が発行するリード要求r
ead_req0及びライト要求writ_req0、writ_req1の順に優
先順位が与えられている。

【００９８】また、リード要求read_req1については、
図１６（Ｃ）に示すように、コマンドバッファ５４−
１が発行するリード要求read_req1、コマンドバッフ
ァ５４−２が発行するリード要求read_req1、コマン
ドバッファ５４−３が発行するリード要求read_req1、
コマンドバッファ５４−４が発行するリード要求read
_req1、コマンドバッファ５４−５が発行するリード
要求read_req1、コマンドバッファ５４−６が発行す
るリード要求read_req1、コマンドバッファ５４−７
が発行するリード要求read_req1、コマンドバッファ
５４−８が発行するリード要求read_req1の順に優先順
位が与えられている。

【００９９】したがって、たとえば、キャッシュメモリ
４２から７個のリード要求と１個のライト要求が、リ
ード要求、リード要求、リード要求、リード要
求、ライト要求、リード要求、リード要求、リ
ード要求の順にあった場合において、ライト要求と先行
のリード要求のアドレスが干渉しない場合には、コマン
ドバッファ部５４からは、図１７に示す順序ＮＯ.１〜
ＮＯ.１６でリード要求read_req0、read_req1及びライ
ト要求writ_req0、writ_req1が発行されることになる。

【０１００】図１８〜図２２は本発明の第２実施形態で
あるＳＤＲＡＭコントローラ４４の動作例を説明するた
めの図であり、図１８はＣＰＵ４０がアドレス［Ａ1・
・・Ａn００１］、［Ｂ1・・・Ｂn０１１］、［Ｃ1・・
・Ｃn１０１］、［Ｄ1・・・Ｄn０１０］、［Ｅ1・・・
Ｅn０００］、［Ｆ1・・・Ｆn１００］、［Ｇ1・・・Ｇ
n１１１］、［Ｈ1・・・Ｈn０１０］を同時又は連続し
て発行してキャッシュメモリ４２にアクセスを行った場
合において、これら全てについてミスヒットした場合を
示している。

【０１０１】但し、アドレス［Ａ1・・・Ａn００１］、
［Ｂ1・・・Ｂn０１１］、［Ｃ1・・・Ｃn１０１］、
［Ｄ1・・・Ｄn０１０］、［Ｆ1・・・Ｆn１００］、
［Ｇ1・・・Ｇn１１１］及び［Ｈ1・・・Ｈn０１０］は
リードアクセスのために発行したアドレス、アドレス
［Ｅ1・・・Ｅn０００］はライトアクセスのために発行
したアドレスである。

【０１０２】なお、図１８中、５７はアドレスを［Ａ1
・・・Ａn０００］〜［Ａ1・・・Ａn１１１］とする１
キャッシュライン分（６４byte) のデータ、５８はアド
レスを［Ｂ1・・・Ｂn０００］〜［Ｂ1・・・Ｂn１１
１］とする１キャッシュライン分のデータ、５９はアド
レスを［Ｃ1・・・Ｃn０００］〜［Ｃ1・・・Ｃn１１
１］とする１キャッシュライン分のデータ、６０はアド
レスを［Ｄ1・・・Ｄn０００］〜［Ｄ1・・・Ｄn１１
１］とする１キャッシュライン分のデータ、６１はアド
レスを［Ｅ1・・・Ｅn０００］〜［Ｅ1・・・Ｅn１１
１］とする１キャッシュライン分のデータ、６２はアド
レスを［Ｆ1・・・Ｆn０００］〜［Ｆ1・・・Ｆn１１
１］とする１キャッシュライン分のデータ、６３はアド
レスを［Ｇ1・・・Ｇn０００］〜［Ｇ1・・・Ｇn１１
１］とする１キャッシュライン分のデータ、６４はアド
レスを［Ｈ1・・・Ｈn０００］〜［Ｈ1・・・Ｈn１１
１］とする１キャッシュライン分のデータを示してい
る。また、［０００］〜［１１１］はＣＡＳアドレスの
下位３ビットの部分である。

【０１０３】この場合、キャッシュメモリ４２から本発
明の第２実施形態であるＳＤＲＡＭコントローラ４４に
対して、リード要求であることを示すリード／ライト指
示信号、ミスヒットしたアドレスは［Ａ1・・・Ａn００
１］であることを示すアドレス信号及びデータサイズは
６４byteであることを示すデータサイズ信号が発行さ
れ、図１９（Ａ）に示すように、これらの情報が、たと
えば、コマンドバッファ５４−１に保持される。

【０１０４】また、リード要求であることを示すリード
／ライト指示信号、ミスヒットしたアドレスは［Ｂ1・
・・Ｂn０１１］であることを示すアドレス信号及びデ
ータサイズは６４byteであることを示すデータサイズ信
号が発行され、図１９（Ｂ）に示すように、これらの情
報が、たとえば、コマンドバッファ５４−２に保持され
る。

【０１０５】また、リード要求であることを示すリード
／ライト指示信号、ミスヒットしたアドレスは［Ｃ1・
・・Ｃn１０１］であることを示すアドレス信号及びデ
ータサイズは６４byteであることを示すデータサイズ信
号が発行され、図１９（Ｃ）に示すように、これらの情
報が、たとえば、コマンドバッファ５４−３に保持され
る。

【０１０６】また、リード要求であることを示すリード
／ライト指示信号、ミスヒットしたアドレスは［Ｄ1・
・・Ｄn０１０］であることを示すアドレス信号及びデ
ータサイズは６４byteであることを示すデータサイズ信
号が発行され、図１９（Ｄ）に示すように、これらの情
報が、たとえば、コマンドバッファ５４−４に保持され
る。

【０１０７】また、ライト要求であることを示すリード
／ライト指示信号、ミスヒットしたアドレスは［Ｅ1・
・・Ｅn０００］であることを示すアドレス信号及びデ
ータサイズは６４byteであることを示すデータサイズ信
号が発行され、図１９（Ｅ）に示すように、これらの情
報が、たとえば、コマンドバッファ５４−５に保持され
る。

【０１０８】また、リード要求であることを示すリード
／ライト指示信号、ミスヒットしたアドレスは［Ｆ1・
・・Ｆn１００］であることを示すアドレス信号及びデ
ータサイズは６４byteであることを示すデータサイズ信
号が発行され、図１９（Ｆ）に示すように、これらの情
報が、たとえば、コマンドバッファ５４−６に保持され
る。

【０１０９】また、リード要求であることを示すリード
／ライト指示信号、ミスヒットしたアドレスは［Ｇ1・
・・Ｇn１１１］であることを示すアドレス信号及びデ
ータサイズは６４byteであることを示すデータサイズ信
号が発行され、図１９（Ｇ）に示すように、これらの情
報が、たとえば、コマンドバッファ５４−７に保持され
る。

【０１１０】また、リード要求であることを示すリード
／ライト指示信号、ミスヒットしたアドレスは［Ｈ1・
・・Ｈn０１０］であることを示すアドレス信号及びデ
ータサイズは６４byteであることを示すデータサイズ信
号が発行され、図１９（Ｈ）に示すように、これらの情
報が、たとえば、コマンドバッファ５４−８に保持され
る。

【０１１１】ここに、コマンド発行調停部５５は、コマ
ンドバッファ５４−１〜５４−８から発行されるリード
要求read_req0、read_req1及びライト要求writ_req0、w
rit_req1について、図１６に示すような優先順位を与え
ているので、コマンドバッファ部５４は、図１７に示す
順序ＮＯ.１〜ＮＯ.１６で、リード要求read_req0、rea
d_req1及びライト要求writ_req0、writ_req1をＳＤＲＡ
Ｍコマンド生成発行部５０に発行することになる。

【０１１２】この結果、本発明の第２実施形態であるＳ
ＤＲＡＭコントローラ４４は、図２０に示すように、ま
ず、アドレス［Ａ1・・・Ａn００１］→［Ｂ1・・Ｂn０
１１］→［Ｃ1・・・Ｃn１０１］→［Ｄ1・・・Ｄn０１
０］→［Ｅ1・・・Ｅn０００］→［Ｅ1・・・Ｅn１０
０］→［Ｆ1・・・Ｆn１００］→［Ｇ1・・・Ｇn１１
１］→［Ｈ1・・・Ｈn０１０］の順にＳＤＲＡＭ４３に
アクセスを行い、続いて、アドレス［Ａ1・・・Ａn１０
０］→［Ｂ1・・・Ｂn１００］→［Ｃ1・・・Ｃn００
０］→［Ｄ1・・・Ｄn０００］→［Ｆ1・・・Ｆn００
０］→［Ｇ1・・・Ｇn０００］→［Ｈ1・・・Ｈn１０
０］の順にＳＤＲＡＭ４３にアクセスを行うことにな
る。

【０１１３】ここに、ＳＤＲＡＭ４３はバースト長を
「４」に設定されているので、図２１及び図２２に示す
順序ＮＯ.１〜ＮＯ.１６で各アドレスのデータがリード
され、これらがキャッシュメモリ４２に伝送されること
になる。

【０１１４】すなわち、まず、アドレス［Ａ1・・・Ａn
００１］→［Ａ1・・・Ａn０１０］→［Ａ1・・・Ａn０
１１］→［Ａ1・・・Ａn０００］→［Ｂ1・・・Ｂn０１
１］→［Ｂ1・・・Ｂn０００］→［Ｂ1・・・Ｂn００
１］→［Ｂ1・・・Ｂn０１０］→［Ｃ1・・・Ｃn１０
１］→［Ｃ1・・・Ｃn１１０］→［Ｃ1・・・Ｃn１１
１］→［Ｃ1・・・Ｃn１００］→［Ｄ1・・・Ｄn０１
０］→［Ｄ1・・・Ｄn０１１］→［Ｄ1・・・Ｄn００
０］→［Ｄ1・・・Ｄn００１］のデータが順にリードさ
れる。

【０１１５】続いて、アドレス［Ｅ1・・・Ｅn０００］
→［Ｅ1・・・Ｅn００１］→［Ｅ1・・・Ｅn０１０］→
［Ｅ1・・・Ｅn０１１］→［Ｅ1・・・Ｅn１００］→
［Ｅ1・・・Ｅn１０１］→［Ｅ1・・・Ｅn１１０］→
［Ｅ1・・・Ｅn１１１］の順にデータがライトされた
後、アドレス［Ｆ1・・・Ｆn１００］→［Ｆ1・・・Ｆn
１０１］→［Ｆ1・・・Ｆn１１０］→［Ｆ1・・・Ｆn１
１１］→［Ｇ1・・・Ｇn１１１］→［Ｇ1・・・Ｇn１０
０］→［Ｇ1・・・Ｇn１０１］→［Ｇ1・・・Ｇn１１
０］→［Ｈ1・・・Ｈn０１０］→［Ｈ1・・・Ｈn０１
１］→［Ｈ1・・・Ｈn０００］→［Ｈ1・・・Ｈn００
１］のデータが順にリードされる。

【０１１６】更に、続いて、アドレス［Ａ1・・・Ａn１
００］→［Ａ1・・・Ａn１０１］→［Ａ1・・・Ａn１１
０］→［Ａ1・・・Ａn１１１］→［Ｂ1・・・Ｂn１０
０］→［Ｂ1・・・Ｂn１０１］→［Ｂ1・・・Ｂn１１
０］→［Ｂ1・・・Ｂn１１１］→［Ｃ1・・・Ｃn００
０］→［Ｃ1・・・Ｃn００１］→［Ｃ1・・・Ｃn０１
０］→［Ｃ1・・・Ｃn０１１］→［Ｄ1・・・Ｄn１０
０］→［Ｄ1・・・Ｄn１０１］→［Ｄ1・・・Ｄn１１
０］→［Ｄ1・・・Ｄn１１１］→［Ｆ1・・・Ｆn００
０］→［Ｆ1・・・Ｆn００１］→［Ｆ1・・・Ｆn０１
０］→［Ｆ1・・・Ｆn０１１］→［Ｇ1・・・Ｇn００
０］→［Ｇ1・・・Ｇn００１］→［Ｇ1・・・Ｇn０１
０］→［Ｇ1・・・Ｇn０１１］→［Ｈ1・・・Ｈn１０
０］→［Ｈ1・・・Ｈn１０１］→［Ｈ1・・・Ｈn１１
０］→［Ｈ1・・・Ｈn１１１］のデータが順にリードさ
れる。

【０１１７】なお、この例の場合、ライトは、先行する
コマンドバッファ５４−１〜５４−４が発行するリード
要求の実行に必要なアクセス先のアドレスと、コマンド
バッファ５４−５が発行するライト要求の実行に必要な
アクセス先のアドレスが干渉していないことを確認する
必要がある。もし、干渉していれば、干渉しているread
を優先し、writは後回しにする。

【０１１８】このようなリードとライトの干渉は、コマ
ンド発行調停部５５で監視しており、同じアドレスに対
するリクエストがコマンド発行調停部５５にアサートさ
れた場合、常にコマンドバッファナンバーの小さい方を
優先することで、干渉を除去するようにされている。

【０１１９】たとえば、コマンドバッファ５４−２のre
ad_req1とコマンドバッファ５４−５のwrit_req0のアド
レスが干渉している場合、コマンドバッファ５４−１〜
５４−４までは、read_req0が優先されて、コマンドが
発行されていくが、read_req1とwrit_req0については、
read_req1が先に実行される。このように、途中にリー
ドの中にライトが混ざっても、アドレスチェックを行う
ことによりデータのコヒーレンスを保つことができる。

【０１２０】以上のように、本発明の第２実施形態であ
るＳＤＲＡＭコントローラ４４によれば、ＣＰＵ４０が
キャッシュメモリ４２の８個以内の複数のキャッシュラ
インに同時又は連続してミスヒットした場合において、
キャッシュメモリ４２が８個以内の複数キャッシュライ
ン分のデータのリード要求を同時又は連続して発行した
場合、ＳＤＲＡＭ４３に対して、まず、キャッシュメモ
リ４２が同時又は連続して発行した８個以内の複数のア
ドレスへのリードアクセスが順に行われ、ＣＰＵ４０が
先行取得したいデータを先行取得することができるよう
にしたことにより、ＣＰＵ４０が必要なデータを取得す
るための動作停止時間を短くし、ＣＰＵ４０の本来の性
能を出させることができるので、情報処理システムの動
作速度の向上を図ることができる。

【０１２１】なお、本発明の第１実施形態及び第２実施
形態においては、メインメモリとして、ＳＤＲＡＭを使
用した場合について説明したが、この代わりに、ＤＤＲ
−ＳＤＲＡＭやＦＣＲＡＭや従来型のＤＲＡＭ等のダイ
ナミック・ランダム・アクセス・メモリや、ＳＲＡＭ
や、フラッシュ・メモリ等の種々のメモリを使用するこ
とができる。

【０１２２】

【発明の効果】以上のように、本発明のメモリコントロ
ーラによれば、キャッシュメモリが複数キャッシュライ
ン分のデータのリード要求を同時又は連続して発行した
場合、メインメモリに対して、まず、キャッシュメモリ
が同時又は連続して発行した複数のアドレスへのリード
アクセスを順に行うことができるようにし、ＣＰＵがキ
ャッシュメモリの複数のキャッシュラインに同時又は連
続してミスヒットした場合であっても、ＣＰＵは、複数
キャッシュライン分のデータの中の必要なデータを先行
取得することができるように構成したことにより、ＣＰ
Ｕが必要なデータを取得するための動作停止時間を短く
し、ＣＰＵの本来の性能を出させることができるので、
情報処理システムの動作速度の向上を図ることができ
る。

【図面の簡単な説明】

【図１】本発明の第１実施形態を備える情報処理システ
ムの一例の要部を示すブロック回路図である。

【図２】本発明の第１実施形態が備えるＳＤＲＡＭのバ
ースト長を「２」に設定した場合におけるＳＤＲＡＭの
バースト動作を説明するための図である。

【図３】本発明の第１実施形態であるＳＤＲＡＭコント
ローラの要部を示すブロック回路図である。

【図４】本発明の第１実施形態であるＳＤＲＡＭコント
ローラが備えるコマンドバッファユニットの構成を示す
ブロック回路図である。

【図５】本発明の第１実施形態であるＳＤＲＡＭコント
ローラが備えるコマンドバッファユニットが備えるコマ
ンドバッファ部が備える４個のコマンドバッファが発行
するリード要求に与えられている優先順位を示す図であ
る。

【図６】本発明の第１実施形態において、キャッシュメ
モリから同時又は連続して発行された４個のリード要求
を受け取った場合に、コマンドバッファ部から発行され
るリード要求の順序を示す図である。

【図７】本発明の第１実施形態であるＳＤＲＡＭコント
ローラの動作例を説明するための図である。

【図８】本発明の第１実施形態であるＳＤＲＡＭコント
ローラの動作例を説明するための図である。

【図９】本発明の第１実施形態であるＳＤＲＡＭコント
ローラの動作例を説明するための図である。

【図１０】本発明の第１実施形態であるＳＤＲＡＭコン
トローラの動作例を説明するための図である。

【図１１】本発明の第１実施形態であるＳＤＲＡＭコン
トローラの動作例を説明するための図である。

【図１２】本発明の第２実施形態を備える情報処理シス
テムの一例の要部を示すブロック回路図である。

【図１３】本発明の第２実施形態が備えるＳＤＲＡＭの
バースト長を「４」に設定した場合におけるＳＤＲＡＭ
のバースト動作を説明するための図である。

【図１４】本発明の第２実施形態であるＳＤＲＡＭコン
トローラの要部を示すブロック回路図である。

【図１５】本発明の第２実施形態であるＳＤＲＡＭコン
トローラが備えるコマンドバッファユニットの構成を示
すブロック回路図である。

【図１６】本発明の第２実施形態であるＳＤＲＡＭコン
トローラが備えるコマンドバッファユニットが備えるコ
マンドバッファ部が備える８個のコマンドバッファが発
行するリード要求及びライト要求に与えられている優先
順位を示す図である。

【図１７】本発明の第２実施形態において、キャッシュ
メモリから同時又は連続して発行された７個のリード要
求と１個のライト要求を受け取った場合に、コマンドバ
ッファ部から発行されるリード要求及びライト要求の順
序を示す図である。

【図１８】本発明の第２実施形態であるＳＤＲＡＭコン
トローラの動作例を説明するための図である。

【図１９】本発明の第２実施形態であるＳＤＲＡＭコン
トローラの動作例を説明するための図である。

【図２０】本発明の第２実施形態であるＳＤＲＡＭコン
トローラの動作例を説明するための図である。

【図２１】本発明の第２実施形態であるＳＤＲＡＭコン
トローラの動作例を説明するための図である。

【図２２】本発明の第２実施形態であるＳＤＲＡＭコン
トローラの動作例を説明するための図である。

【図２３】従来の情報処理システムの一例の要部を示す
ブロック回路図である。

【図２４】図２３に示す従来の情報処理システムが有す
る問題点を説明するための図である。

【符号の説明】

（図１）１０ＣＰＵ１１データバス１２キャッシュメモリ１３ＳＤＲＡＭ１４本発明の第１実施形態であるＳＤＲＡＭコントロ
ーラ（図３）１６リードデータバッファ１７ライトデータバッファ１８ＳＤＲＡＭコントローラ・インタフェース１９コマンドバッファユニット２０ＳＤＲＡＭコマンド生成発行部（図４）２２ＳＤＲＡＭバンク状態保持部２３既発行コマンド記憶部２４コマンドバッファ部２４−１〜２４−４コマンドバッファ２５コマンド発行調停部（図１２）４０ＣＰＵ４１データバス４２キャッシュメモリ４３ＳＤＲＡＭ４４本発明の第２実施形態であるＳＤＲＡＭコントロ
ーラ（図１４）４６リードデータバッファ４７ライトデータバッファ４８ＳＤＲＡＭコントローラ・インタフェース４９コマンドバッファユニット５０ＳＤＲＡＭコマンド生成発行部（図１５）５２ＳＤＲＡＭバンク状態保持部５３既発行コマンド記憶部５４コマンドバッファ部５４−１〜５４−８コマンドバッファ５５コマンド発行調停部

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B005 JJ11 KK12 MM01 MM21 NN01 NN22 NN61 NN71 UU24 5B024 AA15 BA29 CA15

Claims

【特許請求の範囲】

【請求項１】キャッシュメモリからのメインメモリへの
アクセスを仲介する機能を有するメモリコントローラで
あって、前記キャッシュメモリが複数キャッシュライン分のデー
タのリード要求を同時又は連続して発行した場合、前記
メインメモリに対して、まず、前記キャッシュメモリが
同時又は連続して発行した複数のアドレスへのリードア
クセスを順に行い、その後、残りのデータをリードする
ためのリードアクセスを行うアクセス手段を備えている
ことを特徴とするメモリコントローラ。
【請求項２】前記アクセス手段は、前記キャッシュメモ
リから前記メインメモリに対するアクセス要求をバッフ
ァリングする複数のコマンドバッファを有するコマンド
バッファ部と、前記コマンドバッファ部が前記キャッシ
ュメモリから複数キャッシュライン分のデータのリード
要求をバッファリングした場合、前記メインメモリに対
して、まず、前記キャッシュメモリが同時又は連続して
発行した複数のアドレスへのリードアクセスを順に行
い、その後、残りのデータをリードするためのリードア
クセスを行うように、前記コマンドバッファ部からのコ
マンドの発行を調停するコマンド発行調停部とを備えて
いることを特徴とする請求項１記載のメモリコントロー
ラ。
【請求項３】前記コマンド発行調停部は、前記コマンド
バッファ部が複数のリード要求の間にライト要求をバッ
ファリングした場合、前記複数のリード要求のうち、前
記ライト要求より前にバッファリングしたリード要求の
実行に必要なアクセス先のアドレスと前記ライト要求の
実行に必要なアクセク先のアドレスとの干渉をチェック
し、干渉を検知した場合には、アドレスが干渉するリー
ド要求を先に実行させる機能を有していることを特徴と
する請求項２記載のメモリコントローラ。
【請求項４】前記メインメモリは、複数のバンクを有す
るダイナミック・ランダム・アクセス・メモリであり、前記アクセス手段は、前記ダイナミック・ランダム・ア
クセス・メモリの複数のバンクの状態を保持するバンク
状態保持部と、前記ダイナミック・ランダム・アクセス
・メモリに発行したコマンドを所定の期間、記憶する既
発行コマンド記憶部とを備え、前記コマンド発行調停部は、前記バンク状態保持部が保
持する前記ダイナミック・ランダム・アクセス・メモリ
のバンクの状態と、前記既発行コマンド記憶部が記憶す
る既発行コマンドとから、発行できるコマンドを決定す
る機能を有していることを特徴とする請求項３記載のメ
モリコントローラ。