JPH05173879A - キャッシュメモリシステム - Google Patents

Abstract

(57)【要約】 【目的】 デジタル計算機のスピードの向上をはかり、
価格性能比のより優れたものを提供する。 【構成】 複数の主メモリブロック２，３とこれと対応
する複数のキャッシュメモリブロック61，62がより多く
のバスで結合させたことにより、偶数主メモリブロック
２と奇数主メモリブロック３から夫々のキャッシュメモ
リブロック61，62への転送が同時にでき、結果として主
メモリブロック２，３からキャッシュメモリブロック6
1，62へのデータ転送が高速に行なえるキャッシュメモ
リシステムを構成することができたため低価格で高速な
デジタル計算機を実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタル計算機等に使用
されるキャッシュメモリシステムに関するものである。

【０００２】

【従来の技術】近年、デジタル計算機の処理能力の向上
は目覚ましいものがあり、その主要構成要素である中央
処理装置に於ては年々その演算処理速度は高速化してい
る。それに伴い、中央処理装置の外部メモリに対するア
クセスも高速化が要求されるようになってきた。このよ
うなニーズの中、中央処理装置に於てはその動作周波数
は高速化し、さらに外部メモリアクセスに必要なクロッ
ク数は減少し、より高速な外部メモリアクセスが可能と
なった。

【０００３】しかしながら、高速アクセスが可能なメモ
リは高価であるという現状では、大容量のメモリを低価
格で必要とする場合、一般的には安価でかつ低速なメモ
リであるダイナミックランダムアクセスメモリ(以下、
ＤＲＡＭと称する)が使用されるが、これは高速化した
中央処理装置の外部アクセススピードを満足できないた
め、中央処理装置にウエイトサイクルを挿入することを
余儀なくされた。

【０００４】ここで、ウエイトサイクルとは低速な外部
アクセスを可能にするために、アクセスの終了を遅延さ
せる目的で中央処理装置に挿入される基本クロックであ
る。このために最近の高速な中央処理装置はその性能を
十分に発揮できないか、もしくはその性能を十分に発揮
するためには高価な高速メモリを使用する必要がある。
これが低価格でかつ高速なデジタル計算機の実現の障害
の１つになっていた。

【０００５】そこで、この問題点を解決するために最近
注目を沿びているのが、キャッシュメモリを用いた階層
的メモリシステムである。これは中央処理装置がメモリ
ブロックヘアクセスするアドレスの時間的また空間的局
所性に注目して考えられたものである。つまり、中央処
理装置が１度使用したアドレスはすぐに再び使用される
可能性が高く、かつ次に使用されるアドレスは現在使用
されたアドレスを１つ増加したアドレス(空間的な次の
アドレス)である可能性が高いと言う特性を利用したも
のである。

【０００６】ここで、従来のキャッシュメモリシステム
の回路構成について図２を用いて説明する。図２におい
て、１は中央処理装置(以下、ＣＰＵと称する)、２はＣ
ＰＵ１が使用するプログラムやデータを格納するために
使用される読み書き可能なＤＲＡＭで構成されている比
較的大容量の偶数主メモリブロックであり、偶数アドレ
スの内容が格納されている。加えてこのアクセススピー
ドは前記ＣＰＵ１にウエイトサイクルを必要とするほど
低速である。３は奇数アドレスの内容を格納した奇数主
メモリブロックであり、その構成は前記偶数主メモリブ
ロック２と同様である。

【０００７】そして、前記偶数主メモリブロック２と前
記奇数主メモリブロック３のデータバス４はそれぞれ同
一ビットが結合され双方向のデータバッファ５を介して
前記ＣＰＵ１に接続されている。ここで、偶数主メモリ
ブロック２と奇数主メモリブロック３のいずれでも片方
を指すとき単に主メモリブロックと呼ぶ。

【０００８】６は前記偶数主メモリブロック２や奇数主
メモリブロック３より高速なアクセスが可能な高速スタ
ティックランダムアクセスメモリ(以下、ＳＲＡＭと称
する)で構成されるキャッシュメモリブロックであり、
比較的小容量ではあるが前記ＣＰＵ１にウエイトサイク
ルを必要しないほど高速である。

【０００９】また、前記キャッシュメモリブロック６の
データバス４は前記２つの主メモリブロック２，３と接
続してある。７は旧主メモリ制御回路であり、これは前
記２つの主メモリブロック２，３の各々の半導体メモリ
内のプログラムやデータを読み書きするために前記２つ
の主メモリブロック２，３を構成する半導体メモリ(Ｄ
ＲＡＭ)に制御信号とアドレス信号を供給する。また、
このアドレスは前記キャッシュメモリブロック６にもア
ドレスバス12，キャッシュアドレスセレクタ８を介して
アドレスとして供給される。

【００１０】９は旧キャッシュメモリ制御回路であり、
これは前記ＣＰＵ１のアクセスが前記２つの主メモリブ
ロック２，３のいずれかに対するアクセスであることを
判断した後、前記２つの主メモリブロック２または３の
当該アドレスの内容が既に前記キャッシュメモリブロッ
ク６に格納されているかどうかを判断し、格納されてい
れば前記キュッシュメモリブロック６内のデータを前記
ＣＰＵ１へ供給するために前記キャッシュメモリブロッ
ク６を構成する半導体メモリ(ＳＲＡＭ)に制御信号を供
給する。

【００１１】また、格納されていなければ前記ＣＰＵ１
の動作を一時的に中断させるための信号を前記ＣＰＵ１
に供給した後、前記２つの主メモリブロック２，３内の
データを前記キャッシュメモリブロック６へ書き込むた
めに前記旧主メモリ制御回路７に信号を供給し所定回数
の読み出し動作を促し、同時に前記キャッシュメモリブ
ロック６を構成する半導体メモリへ制御信号を供給し所
定回数の書き込み動作を促し、前記キャッシュメモリブ
ロック６内に前記ＣＰＵ１が必要とする前記２つの主メ
モリブロック２，３内のデータと、これに続く所定数の
データを準備した後、前記ＣＰＵ１の動作を再開始させ
る。

【００１２】10，11は旧主メモリ制御回路７が出力する
アドレスと、前記ＣＰＵ１が出力するアドレスを選択す
るためのアドレスセレクタＡ及びＢであり、併せて前記
２つの主メモリブロック２，３を構成する半導体メモリ
(ＤＲＡＭ)の行アドレスと列アドレスを選択する。13は
アドレスバス12に設けられた前記ＣＰＵ１からの単方向
のアドレスバッファである。以上のように構成されたデ
ジタル計算機について、以下その動作を説明する。

【００１３】まず前記ＣＰＵ１が２つの主メモリブロッ
ク２，３への書き込みを行う場合は、旧キャッシュメモ
リ制御回路９は２つの主メモリブロック２，３への書き
込みであることを認識し、旧主メモリ制御回路７を起動
させる信号を出力する。更に前記アドレスバッファ13お
よび前記データバッファ５を活性化し、前記アドレスセ
レクタＡ10及びアドレスセレクタＢ11を前記ＣＰＵ１か
らのアドレスが前記２つの主メモリブロック２，３に供
給されるように制御する。

【００１４】また、起動信号を受けた前記旧メモリ制御
回路７は所定の制御信号を２つの主メモリブロック２，
３に供給し、併せて、前記アドレスセレクタＡ10および
Ｂ11を制御し、前記２つの主メモリブロック２，３に対
する行アドレスと列アドレスの供給をタイミングをとり
ながら行なわしめる。但し、この動作は前記ＣＰＵ１の
アドレスが偶数か奇数かを見て、対応する前記２つの主
メモリブロック２，３のいずれか対応する方のみの動作
を行なう。このように前記ＣＰＵ１からの書き込み動作
時はキャッシュメモリブロック６は使用されない。

【００１５】さて、前記ＣＰＵ１のアクセスが前記２つ
の主メモリブロック２，３に対する読み込みである場合
には前記旧主メモリ制御回路７は前記２つの主メモリブ
ロック２，３のアクセス対象のアドレスの内容が既に前
記キャッシュメモリブロック６内に格納されているがど
うかを判断し、格納されていれば(この状態をキャッシ
ュヒットという)前記キャッシュメモリブロック６内の
前記データを前記ＣＰＵ１へ供給するために前記キャッ
シュメモリブロック６を構成する半導体メモリ(ＳＲＡ
Ｍ)に制御信号を供給し、同時に前記アドレスバッファ1
3および前記データバッファ５を活性化し、併せて前記
キャッシュアドレスセレクタ８を前記ＣＰＵ１のアドレ
スが前記キャッシュメモリブロック６に供給されるよう
に制御する。このようにしてキャッシメモリブロック６
からの読み込みを行なう。

【００１６】この時、前記２つの主メモリブロック２，
３のアクセス対象のアドレスの内容が前記キャッシュメ
モリブロック６内に格納されていれければ(この状態を
キャッシュミスヒットという)、前記旧キャッシュメモ
リ制御回路９は前記ＣＰＵ１の動作を一時的に中断させ
るための信号を前記ＣＰＵ１に供給した後、前記２つの
主メモリブロック２，３内のデータを前記キャッシュメ
モリブロック６へ書き込むために前記主メモリブロック
を構成する半導体メモリ(ＤＲＡＭ)に制御信号を与える
前記旧主メモリ制御回路７に起動信号を供給し、併せて
前記キャッシュメモリブロック６への書き込み動作を制
御するための制御信号を同時に所定の回数供給する。

【００１７】起動信号を入力した前記旧主メモリ制御回
路７は前記偶数主メモリブロック２へ読み出しのための
制御信号を供給し、その後、次のアドレスである前記奇
数主メモリブロック３の同一アドレスを読み出すための
制御信を前記奇数主メモリブロック３へ供給する。主メ
モリブロックから所定回数の読み出し動作が行われるが
これは前記キャッシュメモリブロック６への書き込み動
作と同期をとり、ＣＰＵ１の介在無しに上記データ転送
が実現される。

【００１８】また、この時アドレスセレクタＡ10および
Ｂ11は前記旧メモリ制御回路７が自動的に出力する前記
対象アドレスを２つの主メモリブロック２，３に供給す
るように制御され、また、キャッシュアドレスセレクタ
８もこのアドレスの下位ビットが供給されるように制御
される。このようにして前記キャッシュメモリブロック
６内に前記ＣＰＵ１が必要とする前記２つの主メモリブ
ロック２，３内のデータとこれに続く所定数のデータを
準備した後、前記旧キャッシュメモリ制御回路９は前記
ＣＰＵ１の動作を一時中断する信号を解除し、改めてキ
ャッシュミスヒットが発生した前記２つの主メモリブロ
ック２，３の前記アドレスがアクセスされる。そして今
度はキャッシュヒットの状態となるのは言うまでもな
い。

【００１９】キャッシュヒット率は数十キロバイトのキ
ャッシュメモリを持つことで90％近くにもなるため、上
記のようなキャッシュメモリシステムを構成することに
より、比較的安価にデジタル計算機を構成できる。

【００２０】

【発明が解決しようとする課題】しかしながら上述のよ
うに従来のキャッシュメモリシステム構成では、偶数主
メモリブロック２からキャッシュメモリブロック６への
データ転送と、奇数主メモリブロック３からキャッシュ
メモリブロック６へのデータ転送が時分割で行われてい
るため、キャッシュミスヒット時にＣＰＵ１の動作を一
時的に中断する時間が長く、デジタル計算機のスピード
を十分に向上させることができないという欠点があっ
た。

【００２１】本発明はこのような従来の欠点を解決し、
デジタル計算数のスピードの向上をはかり、価格性能比
のより優れたものを提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明は、中央処理装置
が使用するプログラムやデータを格納するために使用さ
れる読み書き可能な半導体メモリで構成される複数の主
メモリブロックと、該複数のメモリブロックに対応し
て、前記中央処理装置が前記主メモリブロックへアクセ
スするアドレスの時間的または空間的局所性に注目して
備えられる前記複数の主メモリブロックより高速なアク
セスが可能な半導体メモリで構成される複数のキャッシ
ュメモリブロックと、前記複数の主メモリブロックの各
々の半導体メモリ内のプログラムやデータの読み書きす
るための前記複数の主メモリブロックを構成する半導体
メモリに制御信号を供給する主メモリ制御回路と、前記
複数の主メモリブロックと前記複数のキャッシュメモリ
ブロック間のデータの転送を同時に行うために前記複数
の主メモリブロックの読み出し信号を同時に供給し、か
つ、前記複数のキャッシュメモリブロックへの書き込み
信号を同時に供給するキャッシュメモリ制御回路とを有
することを特徴とする。

【００２３】

【作用】本発明によれば、主メモリブロックとキャッシ
ュメモリブロックがより多くのバスで結合されることに
なり、偶数主メモリブロックと奇数主メモリブロックか
らキャッシュメモリブロックへの転送が同時にでき、結
果として主メモリブロックからキャッシュメモリブロッ
クへのデータ転送が高速に行えるキャッシュメモリシス
テムを構成できるため高速なデジタル計算機を実現でき
る。

【００２４】

【実施例】図１は本発明の一実施例におけるキャッシュ
メモリシステムの回路構成を示すものである。ここで、
実施例の説明を簡単にするため主メモリブロックは２個
とし、またキャッシュメモリブロックも２個とする。

【００２５】図１において、前記図２と同じ機能のブロ
ックについては同じ参照番号を付し、その詳細な説明は
省略する。

【００２６】図１において、13-1および13-2は片方向偶
数アドレスバッファ及び片方向奇数アドレスバッファ、
51，52は双方向偶数データバッファ及び双方向奇数デー
タバッファ、61は偶数主メモリブロック２の内容のみ格
納するためのＳＲＡＭで構成される偶数キャッシュメモ
リブロックであり、比較的小容量ではあるが前記ＣＰＵ
１にウエイトサイクルを必要しないほど高速である。

【００２７】62は奇数主メモリブロック３の内容のみ格
納するためのＳＲＡＭで構成される奇数キャッシュメモ
リブロックであり、偶数キャッシュメモリブロック61と
同様に比較的小容量ではあるが、ＣＰＵ１にウエイトサ
イクルを必要としないほど高速である。81及び82は偶数
及び奇数キャッシュアドレスセレクタであり、これは偶
数キャッシュメモリブロック61及び奇数キャッシュメモ
リブロック62に供給するアドレスを偶数アドレスバッフ
ァ13-1及び奇数アドレスバッファ13-2からのアドレスを
偶数キャッシュメモリブロック61及び奇数キャッシュメ
モリブロック62に供給するのか、または主メモり制御回
路70から供給されるアドレスを供給するのかを選択す
る。

【００２８】また、前記主メモリ制御回路70は前記２つ
の主メモリブロック２，３の各々の半導体メモリ内のプ
ログラムやデータ読み書きするために前記２つの主メモ
リブロック２，３を構成する半導体メモリ(ＤＲＡＭ)に
制御信号とアドレス信号を供給するものであり、また、
このアドレスは前記２つの偶数，奇数キャッシュメモリ
ブロック61，62にも２つの偶数，奇数キャッシュアドレ
スセレクタ81，82を介して供給される。

【００２９】またキャッシュメモリ制御回路90は前記Ｃ
ＰＵ１のアクセスが前記２つの主メモリブロック２，３
のいずれかに対するアクセスであることを判断した後、
前記２つの主メモリブロック２または３の当該アドレス
の内容が既に前記偶数キャッシュメモリブロック61また
は奇数キャッシュメモリブロック62に格納されているか
どうかを判断する。そして、格納されていれば、前記偶
数又は奇数キャッシュメモリブロック61または62内のデ
ータを前記ＣＰＵ１へ供給するために前記キャッシュメ
モリブロック61，62を構成する半導体メモリ(ＳＲＡＭ)
に制御信号を供給する。

【００３０】また格納されていなければ、前記ＣＰＵ１
の動作を一時的に中断させるための信号を前記ＣＰＵ１
に供給した後前記２つの主メモリブロック２，３内のデ
ータを前記偶数，奇数キャッシュメモリブロック61，62
へ同時に書き込むために前記主メモリ制御回路70に信号
を供給し、所定回数の読み出し動作を促し、同時に前記
偶数、奇数キャッシュメモリブロック61，62を構成する
半導体メモリ(ＳＲＡＭ)へ制御信号を供給し、所定回数
の書き込み動作を促し、前記偶数、奇数キャッシュメモ
リブロック61，62内に前記ＣＰＵ１が必要とする前記２
つの主メモリブロック２，３内のデータとこれに続く所
定数のデータを準備した後前記ＣＰＵ１の動作を再開始
させる。

【００３１】以上のように構成されたデジタル計算機に
ついて、以下その動作を説明する。

【００３２】まず、前記ＣＰＵ１が２つの主メモリブロ
ック２，３への書き込みを行う場合は、キャッシュメモ
リ制御回路90は２つの主メモリブロック２，３への書き
込みであることを認識し、主メモリ制御回路70を起動さ
せる信号を出力する。更に前記片方向偶数、奇数アドレ
スバッファ13-1，13-2及び前記双方向偶数、奇数データ
バッファ51，52を活性化し、前記アドレスセレクタＡ10
およびアドレスセレクタＢ11を前記ＣＰＵ１からのアド
レスが前記２つの主メモリブロック２，３に供給させる
ように制御する。

【００３３】また、起動信号を受けた前記主メモリ制御
回路70は所定の制御信号を２つの主メモリブロック２，
３に供給し、併せて、前記アドレスセレクタＡ10および
Ｂ11を制御し、前記２つの主メモリブロック２，３に対
する行アドレスと列アドレスの供給をタイミングをとり
ながら行なわしめる。但し、この動作は前記ＣＰＵ１の
アドレスが偶数か奇数かを見て、対応する前記２つの主
メモリブロック２，３のいずれか対応する方のみの動作
を行なう。このように前記ＣＰＵ１からの書き込み動作
時は前記偶数、奇数キャッシュメモリブロック61，62は
使用されない。

【００３４】さて、前記ＣＰＵ１のアクセスが前記２つ
の主メモリブロック２，３に対する読み込みである場合
には前記キャッシュメモリ制御回路90は前記２つの主メ
モリブロック２，３のアクセス対象のアドレスの内容が
既に前記偶数、奇数キャッシュメモリブロック61，62内
に格納されているかどうかを判断する。

【００３５】そして、格納されていれば(この状態をキ
ャッシュヒットという)前記キャッシュメモリブロック6
1，62内のデータを前記ＣＰＵ１へ供給するためにキャ
ッシュメモリ制御回路90は偶数，奇数キャッシュメモリ
ブロック61，62を構成する半導体メモリ(ＳＲＡＭ)に制
御信号を供給し、同時に前記片方向偶数，奇数アドレス
バッファ13-1，13-2及び前記双方向偶数，奇数データバ
ッファ51，52を活性化し、併せて前記キャッシュアドレ
スセレクタ81，82を前記ＣＰＵ１のアドレスが前記偶
数，奇数キャッシュメモリブロック61，62に供給される
ように制御する。このようにして偶数，奇数キャッシュ
メモリブロック61，62からの読み込みを行う。

【００３６】前記２つの主メモリブロック２，３のアク
セス対象のアドレスの内容が前記偶数，奇数キャッシュ
メモリブロック61，62内に格納されていなければ(この
状態をキャッシュミスヒットという)、前記キャッシュ
メモリ制御回路90は前記ＣＰＵ１の動作を一時的に中断
させるための信号を前記ＣＰＵ１に供給した後、前記偶
数、及び奇数主メモリブロック２及び３内のデータを前
記偶数及び奇数キャッシュメモリブロック61，62へ同時
に書き込むために前記偶数、及び奇数主メモリブロック
２、及び３を構成する半導体メモリのそれぞれに同時に
制御信号を与える前記主メモリ制御回路70に起動信号を
供給する。これと、併せて前記偶数、及び奇数キャッシ
ュメモリブロック61，62への書き込み動作を制御するた
めの制御信号をそれぞれに同時に所定の回数供給する。

【００３７】起動信号を入力した前記主メモリ制御回路
70は前記偶数及び奇数主メモリブロック２，３へ読み出
しのための制御信号を供給し、その後、各々の偶数，奇
数主メモリブロック２，３内の次のアドレスを再び該偶
数及び奇数主メモリブロック２，３へ供給する。

【００３８】これにより前記偶数、奇数主メモリブロッ
ク２，３から所定回数の読み出し動作が同一タイミング
で行われるが、これは前記偶数、奇数キャッシュメモリ
ブロック61，62への同一書き込み動作と同期をとり、Ｃ
ＰＵ１の介在無しに上記データ転送が実現される。

【００３９】また、この時アドレスセレクタＡ10及びＢ
11は前記主メモリ制御回路70が自動的に出力する前記対
象アドレスを前記２つの主メモリブロック２，３に供給
するように制御され、また偶数、奇数キャッシュアドレ
スセレクタ81，82もこのアドレスの下位ビットが供給さ
せるように制御される。

【００４０】このようにして前記偶数、奇数キャッシュ
メモリブロック61，62内に前記ＣＰＵ１が必要とする前
記２つの主メモリブロック２，３内のデータとこれに続
く所定数のデータを準備した後、前記キャッシュメモリ
制御回路90は前記ＣＰＵ１の動作を一時中断する信号を
解除し、改めてキャッシュミスヒットが発生した前記２
つの主メモリブロック２，３の前記アドレスがアクセス
される。そして今度はキャッシュヒットの状態となるの
は言うまでもない。

【００４１】尚、本実施例の説明を簡単にするため主メ
モリブロックは２個とし、またキャッシュメモリブロッ
クも２個としたが、これ以上の個数でも容易に実現でき
る。

【００４２】

【発明の効果】以上説明したように本発明のキャッシュ
メモリシステムは、主メモリブロックとキャッシュメモ
リブロックがより多くのバスで結合されることになり、
偶数主メモリブロックと奇数主メモリブロックから対応
する偶数、奇数キャッシュメモリブロックへの転送が同
時にでき、結果として主メモリブロックからキャッシュ
メモリブロックへのデータ転送が高速に行なえる。

【００４３】本実施例においては、具体的には主メモリ
ブロックは２個とし、またキャッシュメモリブロックも
２個の場合としたとき、従来例の図２に示す１個のキャ
ッシュメモリブロック６のメモリ容量をＮキロバイトと
し、本発明の実施例における図１に示す偶数及び奇数キ
ャッシュメモリブロック61及び62のメモリ容量をそれぞ
れＮ／２キロバイトとした場合、従来例と同じキャッシ
ュメモリ容量で、つまり、ほぼ同価格で且つ主メモリブ
ロック２，３からキャッシュメモリブロック61，62への
データ転送回数は従来でおりであり、より高速なキャッ
シュメモリシステムを構成でき、これにより価格性能比
のより優れたデジタル計算機を実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるキャッシュメモリシ
ステムの回路構成を示す図である。

【図２】従来のキャッシュメモリシステムの回路構成を
示す図である。

【符号の説明】

１…中央処理装置(ＣＰＵ)、 ２…偶数主メモリブロッ
ク(ＤＲＡＭ)、 ３…奇数主メモリブロック(ＤＲＡ
Ｍ)、 ４…データバス、 10…アドレスセレクタＡ、
11…アドレスセレクタＢ、 12…アドレスバス、 13
-1…片方向偶数アドレスバッファ、 13-2…片方向奇数
アドレスバッファ、 51…双方向偶数データバッファ、
52…双方向奇数データバッファ、 61…偶数キャッシ
ュメモリブロック(ＳＲＡＭ)、 62…奇数キャッシュメ
モリブロック(ＳＲＡＭ)、 70…主メモリ制御回路、
81…偶数キャッシュアドレスセレクタ、 82…奇数キャ
ッシュアドレスセレクタ、 90…キャッシュメモリ制御
回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 中央処理装置が使用するプログラムやデ
   ータを格納するために使用される読み書き可能な半導体
   メモリで構成される複数の主メモリブロックと、該複数
   のメモリブロックに対応して、前記中央処理装置が前記
   主メモリブロックへアクセスするアドレスの時間的また
   は空間的局所性に注目して備えられる前記複数の主メモ
   リブロックより高速なアクセスが可能な半導体メモリで
   構成される複数のキャッシュメモリブロックと、前記複
   数の主メモリブロックの各々の半導体メモリ内のプログ
   ラムやデータの読み書きするための前記複数の主メモリ
   ブロックを構成する半導体メモリに制御信号を供給する
   主メモリ制御回路と、前記複数の主メモリブロックと前
   記複数のキャッシュメモリブロック間のデータの転送を
   同時に行うために前記複数の主メモリブロックの読み出
   し信号を同時に供給し、かつ、前記複数のキャッシュメ
   モリブロックへの書き込み信号を同時に供給するキャッ
   シュメモリ制御回路とを有することを特徴とするキャッ
   シュメモリシステム。