JP2968486B2 - メモリ、メモリサブシステム、メモリ装置およびメモリシステムアドレス方法 - Google Patents
メモリ、メモリサブシステム、メモリ装置およびメモリシステムアドレス方法Info
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- JP2968486B2 JP2968486B2 JP8306869A JP30686996A JP2968486B2 JP 2968486 B2 JP2968486 B2 JP 2968486B2 JP 8306869 A JP8306869 A JP 8306869A JP 30686996 A JP30686996 A JP 30686996A JP 2968486 B2 JP2968486 B2 JP 2968486B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Communication Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、広くはメモリアー
キテクチャに関し、詳しくは、コンテンツアドレシング
可能（content addressable memory）メモリを用いるメ
モリアーキテクチャ、ならびにこれを用いるシステムお
よび方法に関する。
キテクチャに関し、詳しくは、コンテンツアドレシング
可能（content addressable memory）メモリを用いるメ
モリアーキテクチャ、ならびにこれを用いるシステムお
よび方法に関する。
【０００２】
【従来の技術】ビデオ／グラフィックス表示能力を有す
る典型的な処理システムは、中央処理機構（ＣＰＵ）
と、ＣＰＵローカルバスを通して（直接におよび／また
はコアロジックを介して）ＣＰＵに接続されているディ
スプレイコントローラと、コアロジックを介してＣＰＵ
ローカルバスに接続されているシステムメモリと、周辺
ローカルバス（例えばＰＣＩバス）を介してディスプレ
イコントローラに接続されているフレームバッファメモ
リと、（例えばクロックドライバおよび信号変換器、デ
ィスプレイ駆動回路のような）周辺回路と、ディスプレ
イユニットとを備えている。
る典型的な処理システムは、中央処理機構（ＣＰＵ）
と、ＣＰＵローカルバスを通して（直接におよび／また
はコアロジックを介して）ＣＰＵに接続されているディ
スプレイコントローラと、コアロジックを介してＣＰＵ
ローカルバスに接続されているシステムメモリと、周辺
ローカルバス（例えばＰＣＩバス）を介してディスプレ
イコントローラに接続されているフレームバッファメモ
リと、（例えばクロックドライバおよび信号変換器、デ
ィスプレイ駆動回路のような）周辺回路と、ディスプレ
イユニットとを備えている。
【０００３】ＣＰＵはシステムマスタであり、ソフトウ
ェア操作システムと連係してシステム全体の制御全般を
おこなう。中でも、ＣＰＵは、通常はコアロジックを介
してシステムメモリと通信し、プログラムの実行に必要
な指令およびデータを保持する。コアロジックは、典型
的には、２〜７個のチップの集合体である。その場合、
１つ以上のチップが「アドレスおよびシステムコントロ
ーラ専用」であり、その他の１つ以上のチップが「デー
タパス専用」である。またＣＰＵは、ユーザのコマンド
およびプログラムの指令に応答して、グラフィックイメ
ージの内容が、ディスプレイコントローラによってディ
スプレイユニット上に表示されるように制御する。
ェア操作システムと連係してシステム全体の制御全般を
おこなう。中でも、ＣＰＵは、通常はコアロジックを介
してシステムメモリと通信し、プログラムの実行に必要
な指令およびデータを保持する。コアロジックは、典型
的には、２〜７個のチップの集合体である。その場合、
１つ以上のチップが「アドレスおよびシステムコントロ
ーラ専用」であり、その他の１つ以上のチップが「デー
タパス専用」である。またＣＰＵは、ユーザのコマンド
およびプログラムの指令に応答して、グラフィックイメ
ージの内容が、ディスプレイコントローラによってディ
スプレイユニット上に表示されるように制御する。
【０００４】ディスプレイコントローラとしては、例え
ば、ビデオグラフィックスアーキテクチャ（ＶＧＡ）コ
ントローラを用いることができる。ディスプレイコント
ローラは、一般に、ＣＰＵとディスプレイ駆動回路との
間のインタフェースとなり、フレームバッファとＣＰＵ
との間のグラフィックスおよび／またはビデオデータの
やりとりや、表示データ更新動作およびスクリーンリフ
レッシュ動作の間の表示を管理し、フレームバッファメ
モリの各種動作を制御し、対象となるグラフィックスあ
るいはビデオデータに対して基本的処理を追加的におこ
なう。例えば、ディスプレイコントローラは、直線を描
く動作や、ポリゴンを塗りつぶす動作といった基本的動
作を実行する能力をあわせもっていてもよい。ディスプ
レイコントローラは、たいていの場合、ＣＰＵに対する
スレーブである。
ば、ビデオグラフィックスアーキテクチャ（ＶＧＡ）コ
ントローラを用いることができる。ディスプレイコント
ローラは、一般に、ＣＰＵとディスプレイ駆動回路との
間のインタフェースとなり、フレームバッファとＣＰＵ
との間のグラフィックスおよび／またはビデオデータの
やりとりや、表示データ更新動作およびスクリーンリフ
レッシュ動作の間の表示を管理し、フレームバッファメ
モリの各種動作を制御し、対象となるグラフィックスあ
るいはビデオデータに対して基本的処理を追加的におこ
なう。例えば、ディスプレイコントローラは、直線を描
く動作や、ポリゴンを塗りつぶす動作といった基本的動
作を実行する能力をあわせもっていてもよい。ディスプ
レイコントローラは、たいていの場合、ＣＰＵに対する
スレーブである。
【０００５】
【発明が解決しようとする課題】一般に、システムメモ
リ資源へのアクセス時間が向上するとシステムの性能が
向上する。例えば、システムメモリの所定のデータにア
クセスするためにＣＰＵ／コアロジックが必要とする時
間量が減少すると、所定の時間内にもっと多くのデータ
にアクセスすることができる。もしくは、メモリアクセ
スが速くなると、その余った時間にＣＰＵおよび／また
はコアロジックが他の重要なタスクを実行することがで
きる。アクセス時間の向上によりシステムの性能が実質
的に向上する１つの例は、システムメモリからデータを
取り出してキャッシュに格納する場合である。
リ資源へのアクセス時間が向上するとシステムの性能が
向上する。例えば、システムメモリの所定のデータにア
クセスするためにＣＰＵ／コアロジックが必要とする時
間量が減少すると、所定の時間内にもっと多くのデータ
にアクセスすることができる。もしくは、メモリアクセ
スが速くなると、その余った時間にＣＰＵおよび／また
はコアロジックが他の重要なタスクを実行することがで
きる。アクセス時間の向上によりシステムの性能が実質
的に向上する１つの例は、システムメモリからデータを
取り出してキャッシュに格納する場合である。
【０００６】ほとんどのパーソナルコンピュータシステ
ムは、ＣＰＵによるデータへのアクセス時間を向上させ
るために、１レベルまたは２レベルのデータキャッシュ
を備えている。「Ｌ１」キャッシュは通常はＣＰＵチッ
プと一体化され、８〜１６キロバイトの高速スタティッ
クＲＡＭ（ＳＲＡＭ）よりなる。「Ｌ２」キャッシュは
（備えられる場合には）通常は、（ＣＰＵローカルバス
を通してＣＰＵおよびコアロジックに接続される）オフ
チップ(off-chip)であり、典型的には２５６キロバイト
〜５１２キロバイトの高速ＳＲＡＭよりなる。キャッシ
ュメモリのＳＲＡＭは、システムメモリのＤＲＡＭより
実質的に速いサイクル時間を有する（例えば、ＳＲＡＭ
キャッシュへのランダムアクセスが７〜１０ナノ秒であ
るのに対して、システムメモリＤＲＡＭへのランダムア
クセスは１１０〜１３０ナノ秒、ページアクセスは４０
ナノ秒である）。従って、ＣＰＵのデータ要求を予測す
ることによって、複数ブロックのデータがシステムメモ
リから読み出され、キャッシュに書き込まれる。この
「キャッシュ保存」は典型的には、一連の動作中にＣＰ
Ｕが必要とするデータが空間的および／または時間的に
近いことなどのファクタの関数として、オペレーティン
グシステムによって行われる。ＣＰＵが所定の動作に対
してデータを必要とし、そのデータが、既にキャッシュ
保存されたブロックの一部である場合（すなわち、「キ
ャッシュヒット」が生じる場合）は、データは、システ
ムメモリからの場合よりはるかに速くアクセスされ得
る。システムメモリとキャッシュメモリとの間のレイテ
ンシおよび密度比率（density ratios）を１０対１のオ
ーダーに選択することによって、およびオペレーティン
グシステムによるシステムメモリの分割に依存して、キ
ャッシュへの読み出しに対して９５％を超えるキャッシ
ュヒット率を得ることができる。
ムは、ＣＰＵによるデータへのアクセス時間を向上させ
るために、１レベルまたは２レベルのデータキャッシュ
を備えている。「Ｌ１」キャッシュは通常はＣＰＵチッ
プと一体化され、８〜１６キロバイトの高速スタティッ
クＲＡＭ（ＳＲＡＭ）よりなる。「Ｌ２」キャッシュは
（備えられる場合には）通常は、（ＣＰＵローカルバス
を通してＣＰＵおよびコアロジックに接続される）オフ
チップ(off-chip)であり、典型的には２５６キロバイト
〜５１２キロバイトの高速ＳＲＡＭよりなる。キャッシ
ュメモリのＳＲＡＭは、システムメモリのＤＲＡＭより
実質的に速いサイクル時間を有する（例えば、ＳＲＡＭ
キャッシュへのランダムアクセスが７〜１０ナノ秒であ
るのに対して、システムメモリＤＲＡＭへのランダムア
クセスは１１０〜１３０ナノ秒、ページアクセスは４０
ナノ秒である）。従って、ＣＰＵのデータ要求を予測す
ることによって、複数ブロックのデータがシステムメモ
リから読み出され、キャッシュに書き込まれる。この
「キャッシュ保存」は典型的には、一連の動作中にＣＰ
Ｕが必要とするデータが空間的および／または時間的に
近いことなどのファクタの関数として、オペレーティン
グシステムによって行われる。ＣＰＵが所定の動作に対
してデータを必要とし、そのデータが、既にキャッシュ
保存されたブロックの一部である場合（すなわち、「キ
ャッシュヒット」が生じる場合）は、データは、システ
ムメモリからの場合よりはるかに速くアクセスされ得
る。システムメモリとキャッシュメモリとの間のレイテ
ンシおよび密度比率（density ratios）を１０対１のオ
ーダーに選択することによって、およびオペレーティン
グシステムによるシステムメモリの分割に依存して、キ
ャッシュへの読み出しに対して９５％を超えるキャッシ
ュヒット率を得ることができる。
【０００７】従って、メモリアクセスを向上させる方法
およびハードウェアが必要とされている。このような方
法およびハードウェアは、システムメモリとフレームバ
ッファとを統合させたシステムを実現する場合に、およ
びシステムメモリ−フレームバッファ間のデータ転送を
もっと多くの従来のシステムで実現させる場合に特に役
に立つ。
およびハードウェアが必要とされている。このような方
法およびハードウェアは、システムメモリとフレームバ
ッファとを統合させたシステムを実現する場合に、およ
びシステムメモリ−フレームバッファ間のデータ転送を
もっと多くの従来のシステムで実現させる場合に特に役
に立つ。
【０００８】さらに、システムメモリのグラニュラリテ
ィ(granularity)、バンド幅および密度の要求量、なら
びにシステムクロック速度が増大するに従って、キャッ
シュメモリおよびキャッシュメモリ動作の効率を向上さ
せる必要が生じている。特に、キャッシュ保存動作中に
データをシステムメモリからキャッシュに転送する回路
および方法に対する必要が生じている。
ィ(granularity)、バンド幅および密度の要求量、なら
びにシステムクロック速度が増大するに従って、キャッ
シュメモリおよびキャッシュメモリ動作の効率を向上さ
せる必要が生じている。特に、キャッシュ保存動作中に
データをシステムメモリからキャッシュに転送する回路
および方法に対する必要が生じている。
【０００９】本発明は、上記課題を解決するためになさ
れたものであり、その目的は、キャッシュ保存動作中の
システムメモリからキャッシュへのデータ転送、または
表示更新動作中のシステムメモリからフレームバッファ
へのデータ転送を効率的に行うことができるメモリ、メ
モリサブシステム、メモリ装置およびメモリシステムア
ドレス方法を提供することにある。
れたものであり、その目的は、キャッシュ保存動作中の
システムメモリからキャッシュへのデータ転送、または
表示更新動作中のシステムメモリからフレームバッファ
へのデータ転送を効率的に行うことができるメモリ、メ
モリサブシステム、メモリ装置およびメモリシステムア
ドレス方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明によるメモリは、
アドレシング可能メモリセルのアレイと、受け取られた
セレクトビットを格納されているセレクトビットと比較
し、これに応答して、該メモリセルのうちのアドレスさ
れたセルへのアクセスを可能にするコンテンツアドレシ
ング可能メモリセルと、を備えており、そのことにより
上記目的が達成される。
アドレシング可能メモリセルのアレイと、受け取られた
セレクトビットを格納されているセレクトビットと比較
し、これに応答して、該メモリセルのうちのアドレスさ
れたセルへのアクセスを可能にするコンテンツアドレシ
ング可能メモリセルと、を備えており、そのことにより
上記目的が達成される。
【００１１】ある実施形態では、前記受け取られたセレ
クトビットが前記格納されているセレクトビットと一致
するとき、前記コンテンツアドレシング可能メモリセル
が、前記メモリセルのうちの前記アドレスされたセルへ
のアクセスを可能にする。
クトビットが前記格納されているセレクトビットと一致
するとき、前記コンテンツアドレシング可能メモリセル
が、前記メモリセルのうちの前記アドレスされたセルへ
のアクセスを可能にする。
【００１２】ある実施形態では、前記メモリセルのアレ
イが、ダイナミックランダムアクセスメモリセルのアレ
イを含む。
イが、ダイナミックランダムアクセスメモリセルのアレ
イを含む。
【００１３】ある実施形態では、前記メモリセルのアレ
イが、スタティックランダムアクセスメモリセルのアレ
イを含む。
イが、スタティックランダムアクセスメモリセルのアレ
イを含む。
【００１４】ある実施形態では、ロウアドレスに応答し
て、前記アレイの前記メモリセルのロウを選択するロウ
デコーダと、カラムアドレスに応答して、該選択された
ロウに沿った選択されたセルにアクセスするカラムデコ
ーダと、前記コンテンツアドレシング可能メモリセルに
よってイネーブルにされ、該ロウデコーダおよび該カラ
ムデコーダにアドレスを送る回路と、をさらに備えてい
る。
て、前記アレイの前記メモリセルのロウを選択するロウ
デコーダと、カラムアドレスに応答して、該選択された
ロウに沿った選択されたセルにアクセスするカラムデコ
ーダと、前記コンテンツアドレシング可能メモリセルに
よってイネーブルにされ、該ロウデコーダおよび該カラ
ムデコーダにアドレスを送る回路と、をさらに備えてい
る。
【００１５】ある実施形態では、前記アドレスを送る回
路が、アドレスラッチを含む。
路が、アドレスラッチを含む。
【００１６】ある実施形態では、前記アドレスを送る回
路が、アドレスバッファを含む。
路が、アドレスバッファを含む。
【００１７】ある実施形態では、前記コンテンツアドレ
シング可能メモリセルが、前記格納されているセレクト
ビットを格納するラッチと、前記格納されているセレク
トビットを前記受け取られたビットと比較するロジック
ゲートと、を備えている。
シング可能メモリセルが、前記格納されているセレクト
ビットを格納するラッチと、前記格納されているセレク
トビットを前記受け取られたビットと比較するロジック
ゲートと、を備えている。
【００１８】本発明によるメモリサブシステムは、メモ
リセルからなる第１および第２のアレイと、該第１のア
レイのセルのうちのいくつかのセルに選択的にアクセス
する第１のアドレス回路と、該第２のアレイのセルのう
ちのいくつかのセルに選択的にアクセスする第２のアド
レス回路と、該メモリセルの第１のアレイと関連付けら
れた第１のバンクセレクトビットを格納する少なくとも
１つの第１のコンテンツアドレシング可能メモリセルで
あって、該格納された第１のバンクセレクトビットを受
け取られたバンクセレクトビットと比較し、一致すると
きは、該第１のアドレス回路をイネーブルにする、第１
のコンテンツアドレシング可能メモリセルと、該メモリ
セルの第２のアレイと関連付けられた第２のバンクセレ
クトビットを格納する少なくとも１つの第２のコンテン
ツアドレシング可能メモリセルであって、該格納された
第２のバンクセレクトビットを受け取られたバンクセレ
クトビットと比較し、一致するときは、該第２のアドレ
ス回路をイネーブルにする、第２のコンテンツアドレシ
ング可能メモリセルと、を備えており、そのことにより
上記目的が達成される。
リセルからなる第１および第２のアレイと、該第１のア
レイのセルのうちのいくつかのセルに選択的にアクセス
する第１のアドレス回路と、該第２のアレイのセルのう
ちのいくつかのセルに選択的にアクセスする第２のアド
レス回路と、該メモリセルの第１のアレイと関連付けら
れた第１のバンクセレクトビットを格納する少なくとも
１つの第１のコンテンツアドレシング可能メモリセルで
あって、該格納された第１のバンクセレクトビットを受
け取られたバンクセレクトビットと比較し、一致すると
きは、該第１のアドレス回路をイネーブルにする、第１
のコンテンツアドレシング可能メモリセルと、該メモリ
セルの第２のアレイと関連付けられた第２のバンクセレ
クトビットを格納する少なくとも１つの第２のコンテン
ツアドレシング可能メモリセルであって、該格納された
第２のバンクセレクトビットを受け取られたバンクセレ
クトビットと比較し、一致するときは、該第２のアドレ
ス回路をイネーブルにする、第２のコンテンツアドレシ
ング可能メモリセルと、を備えており、そのことにより
上記目的が達成される。
【００１９】ある実施形態では、前記メモリサブシステ
ムが単一のチップ上に作製される。
ムが単一のチップ上に作製される。
【００２０】ある実施形態では、前記第１のアドレス回
路が、ロウアドレスに応答して、前記第１のアレイのロ
ウを選択するロウデコーダと、該選択されたロウに沿っ
た選択されたセルにアクセスするカラムデコーダと、ロ
ウアドレスおよびカラムアドレスを該ロウデコーダおよ
び該カラムデコーダに選択的に供給する回路であって、
前記第１のコンテンツアドレシング可能メモリセルから
受け取られる信号によってイネーブルされる、アドレス
供給回路と、を備えている。
路が、ロウアドレスに応答して、前記第１のアレイのロ
ウを選択するロウデコーダと、該選択されたロウに沿っ
た選択されたセルにアクセスするカラムデコーダと、ロ
ウアドレスおよびカラムアドレスを該ロウデコーダおよ
び該カラムデコーダに選択的に供給する回路であって、
前記第１のコンテンツアドレシング可能メモリセルから
受け取られる信号によってイネーブルされる、アドレス
供給回路と、を備えている。
【００２１】ある実施形態では、前記第２のアドレス回
路が、ロウアドレスに応答して、前記第２のアレイのロ
ウを選択するロウデコーダと、該選択されたロウに沿っ
た選択されたセルにアクセスするカラムデコーダと、ロ
ウアドレスおよびカラムアドレスを該ロウデコーダおよ
び該カラムデコーダに選択的に供給する回路であって、
前記第２のコンテンツアドレシング可能メモリセルから
受け取られる信号によってイネーブルされる、アドレス
供給回路と、を備えている。
路が、ロウアドレスに応答して、前記第２のアレイのロ
ウを選択するロウデコーダと、該選択されたロウに沿っ
た選択されたセルにアクセスするカラムデコーダと、ロ
ウアドレスおよびカラムアドレスを該ロウデコーダおよ
び該カラムデコーダに選択的に供給する回路であって、
前記第２のコンテンツアドレシング可能メモリセルから
受け取られる信号によってイネーブルされる、アドレス
供給回路と、を備えている。
【００２２】ある実施形態では、前記アドレス供給回路
が、アドレスバッファおよびラッチを含む。
が、アドレスバッファおよびラッチを含む。
【００２３】ある実施形態では、前記アドレス供給回路
が、アドレスバッファおよびラッチを含む。
が、アドレスバッファおよびラッチを含む。
【００２４】ある実施形態では、前記少なくとも１つの
第１のコンテンツアドレシング可能メモリセルが、前記
第１のバンクセレクトビットを格納するラッチ回路と、
該第１のバンクセレクトビットを受け取られたバンクセ
レクトビットと比較する、少なくとも１つの排他的ＮＯ
Ｒゲートと、該排他的ＮＯＲゲートに接続され、前記イ
ネーブル信号を前記第１のアドレス回路に出力するイネ
ーブルラインと、を備えている。
第１のコンテンツアドレシング可能メモリセルが、前記
第１のバンクセレクトビットを格納するラッチ回路と、
該第１のバンクセレクトビットを受け取られたバンクセ
レクトビットと比較する、少なくとも１つの排他的ＮＯ
Ｒゲートと、該排他的ＮＯＲゲートに接続され、前記イ
ネーブル信号を前記第１のアドレス回路に出力するイネ
ーブルラインと、を備えている。
【００２５】ある実施形態では、前記少なくとも１つの
第２のコンテンツアドレシング可能メモリセルが、前記
第２のバンクセレクトビットを格納するラッチ回路と、
該第２のバンクセレクトビットを受け取られたバンクセ
レクトビットと比較する、少なくとも１つの排他的ＮＯ
Ｒゲートと、該排他的ＮＯＲゲートに接続され、前記イ
ネーブル信号を前記第２のアドレス回路に出力するイネ
ーブルラインと、を備えている。
第２のコンテンツアドレシング可能メモリセルが、前記
第２のバンクセレクトビットを格納するラッチ回路と、
該第２のバンクセレクトビットを受け取られたバンクセ
レクトビットと比較する、少なくとも１つの排他的ＮＯ
Ｒゲートと、該排他的ＮＯＲゲートに接続され、前記イ
ネーブル信号を前記第２のアドレス回路に出力するイネ
ーブルラインと、を備えている。
【００２６】本発明によるメモリ装置は、アドレスバス
と、複数のメモリバンクであって、それぞれが、複数の
ロウと複数のカラムよりなるメモリセルのアレイと、該
アレイ内の選択されたセルにアクセスするロウデコーダ
およびカラムデコーダと、イネーブル信号に応答して、
該アドレスバスに供給されたアドレスを該デコーダに送
る回路と、格納されたバンクセレクトビットを該バンク
セレクトバスに供給されたバンクセレクトビットと比較
し、一致するときは該イネーブル信号を生成する、コン
テンツアドレシング可能メモリセルのアレイと、を有す
るメモリバンクと、を備えており、そのことにより上記
目的が達成される。
と、複数のメモリバンクであって、それぞれが、複数の
ロウと複数のカラムよりなるメモリセルのアレイと、該
アレイ内の選択されたセルにアクセスするロウデコーダ
およびカラムデコーダと、イネーブル信号に応答して、
該アドレスバスに供給されたアドレスを該デコーダに送
る回路と、格納されたバンクセレクトビットを該バンク
セレクトバスに供給されたバンクセレクトビットと比較
し、一致するときは該イネーブル信号を生成する、コン
テンツアドレシング可能メモリセルのアレイと、を有す
るメモリバンクと、を備えており、そのことにより上記
目的が達成される。
【００２７】ある実施形態では、複数のコンテンツアド
レシング可能メモリセレクトラインをさらに備え、該セ
レクトラインは、前記バンクセレクトバスに供給された
バンクセレクトビットを、前記コンテンツアドレシング
可能メモリセルのアレイのうちの関連付けられたアレイ
に書き込むために、該関連付けられたアレイに信号を供
給する。
レシング可能メモリセレクトラインをさらに備え、該セ
レクトラインは、前記バンクセレクトバスに供給された
バンクセレクトビットを、前記コンテンツアドレシング
可能メモリセルのアレイのうちの関連付けられたアレイ
に書き込むために、該関連付けられたアレイに信号を供
給する。
【００２８】ある実施形態では、前記コンテンツアドレ
シング可能メモリセルが、前記バンクセレクトビットを
格納するラッチ回路と、該格納されたバンクセレクトビ
ットを受け取られたバンクセレクトビットと比較する、
ロジックゲートと、該ロジックゲートに接続され、前記
イネーブル信号を出力するイネーブルラインと、を備え
ている。
シング可能メモリセルが、前記バンクセレクトビットを
格納するラッチ回路と、該格納されたバンクセレクトビ
ットを受け取られたバンクセレクトビットと比較する、
ロジックゲートと、該ロジックゲートに接続され、前記
イネーブル信号を出力するイネーブルラインと、を備え
ている。
【００２９】ある実施形態では、前記ラッチ回路がＳＲ
ＡＭセルを含む。
ＡＭセルを含む。
【００３０】ある実施形態では、前記ロジックゲートが
排他的ＯＲゲートを含む。
排他的ＯＲゲートを含む。
【００３１】本発明によるメモリシステムアドレス方法
は、メモリセルのバンクと、関連付けられたアドレス回
路とを備え、該バンクは少なくとも１つのコンテンツア
ドレシング可能メモリセルに関連付けられたメモリシス
テムをアドレスする方法であって、該バンクを識別する
ために、該コンテンツアドレシング可能メモリセルにビ
ットを格納するステップと、バンクセレクトビットを該
コンテンツアドレシング可能メモリセルに供給するステ
ップと、該コンテンツアドレシング可能メモリセル内の
該ビットを該供給されたビットと比較するステップと、
該格納されたビットと該供給されたビットとが一致する
とき、該アレイの選択されたセルへのアクセスを可能に
するステップと、を包含しており、そのことにより上記
目的が達成される。
は、メモリセルのバンクと、関連付けられたアドレス回
路とを備え、該バンクは少なくとも１つのコンテンツア
ドレシング可能メモリセルに関連付けられたメモリシス
テムをアドレスする方法であって、該バンクを識別する
ために、該コンテンツアドレシング可能メモリセルにビ
ットを格納するステップと、バンクセレクトビットを該
コンテンツアドレシング可能メモリセルに供給するステ
ップと、該コンテンツアドレシング可能メモリセル内の
該ビットを該供給されたビットと比較するステップと、
該格納されたビットと該供給されたビットとが一致する
とき、該アレイの選択されたセルへのアクセスを可能に
するステップと、を包含しており、そのことにより上記
目的が達成される。
【００３２】ある実施形態では、前記バンク内の選択さ
れたセルへのアクセスが、該アドレス回路に供給される
ロウアドレスおよびカラムアドレスによって制御され、
また、前記方法が、ロウアドレスストローブに応答し
て、前記アレイの選択されたロウへのロウアドレス、お
よび前記コンテンツアドレシング可能メモリセルに供給
するためのビットを受け取るステップと、カラムアドレ
スストローブに応答して、該選択されたロウの選択され
たセルにアクセスするためにカラムアドレスを受け取る
ステップと、をさらに包含する。
れたセルへのアクセスが、該アドレス回路に供給される
ロウアドレスおよびカラムアドレスによって制御され、
また、前記方法が、ロウアドレスストローブに応答し
て、前記アレイの選択されたロウへのロウアドレス、お
よび前記コンテンツアドレシング可能メモリセルに供給
するためのビットを受け取るステップと、カラムアドレ
スストローブに応答して、該選択されたロウの選択され
たセルにアクセスするためにカラムアドレスを受け取る
ステップと、をさらに包含する。
【００３３】ある実施形態では、前記バンクが、単一の
チップ上に配備された複数のバンクのうちの１つのバン
クを含み、前記供給するステップが、バンクセレクトビ
ットを該複数のバンクに供給するステップを包含する。
チップ上に配備された複数のバンクのうちの１つのバン
クを含み、前記供給するステップが、バンクセレクトビ
ットを該複数のバンクに供給するステップを包含する。
【００３４】ある実施形態では、前記バンクが、個別の
装置に配備された複数のバンクのうちの１つのバンクを
含み、前記供給するステップが、バンクセレクトビット
を該個別の装置のそれぞれに供給するステップを包含す
る。
装置に配備された複数のバンクのうちの１つのバンクを
含み、前記供給するステップが、バンクセレクトビット
を該個別の装置のそれぞれに供給するステップを包含す
る。
【００３５】ある実施形態では、前記アドレス回路がア
ドレスラッチを備え、前記可能にするステップが、前記
選択されたセルへのアドレスを該アドレスラッチに入力
することを可能にするステップを包含する。
ドレスラッチを備え、前記可能にするステップが、前記
選択されたセルへのアドレスを該アドレスラッチに入力
することを可能にするステップを包含する。
【００３６】ある実施形態では、前記アドレス回路がア
ドレスバッファを備え、前記可能にするステップが、該
アドレスバッファをイネーブルにするステップを包含す
る。
ドレスバッファを備え、前記可能にするステップが、該
アドレスバッファをイネーブルにするステップを包含す
る。
【００３７】以下に作用を説明する。本発明の原理の１
つの実施態様によれば、アドレシング可能メモリセルの
アレイを備えたメモリが提供される。受け取られたセレ
クトビットを格納されているセレクトビットと比較し、
これに応答してメモリセルのうちのアドレスされたセル
へのアクセスを可能にするコンテンツアドレシング可能
メモリセルもまた含まれる。
つの実施態様によれば、アドレシング可能メモリセルの
アレイを備えたメモリが提供される。受け取られたセレ
クトビットを格納されているセレクトビットと比較し、
これに応答してメモリセルのうちのアドレスされたセル
へのアクセスを可能にするコンテンツアドレシング可能
メモリセルもまた含まれる。
【００３８】本発明の第２の実施形態によれば、メモリ
セルからなる第１および第２のアレイと、該第１のアレ
イのセルのうちのいくつかのセルに選択的にアクセスす
る第１のアドレス回路と、該第２のアレイのセルのうち
のいくつかのセルに選択的にアクセスする第２のアドレ
ス回路と、を備えたメモリサブシステムが提供される。
該第１のメモリセルアレイと関連付けられた第１のバン
クセレクトビットを格納する少なくとも１つの第１のコ
ンテンツアドレシング可能メモリセルであって、該格納
された第１のバンクセレクトビットを受け取られたバン
クセレクトビットと比較し、一致するときは、該第１の
アドレス回路をイネーブルにする、第１のコンテンツア
ドレシング可能メモリセルが配備される。該第２のメモ
リセルアレイと関連付けられた第２のバンクセレクトビ
ットを格納する少なくとも１つの第２のコンテンツアド
レシング可能メモリセルであって、該格納された第２の
バンクセレクトビットを受け取られたバンクセレクトビ
ットと比較し、一致するときは、該第２のアドレス回路
をイネーブルにする、第２のコンテンツアドレシング可
能メモリセルが配備される。
セルからなる第１および第２のアレイと、該第１のアレ
イのセルのうちのいくつかのセルに選択的にアクセスす
る第１のアドレス回路と、該第２のアレイのセルのうち
のいくつかのセルに選択的にアクセスする第２のアドレ
ス回路と、を備えたメモリサブシステムが提供される。
該第１のメモリセルアレイと関連付けられた第１のバン
クセレクトビットを格納する少なくとも１つの第１のコ
ンテンツアドレシング可能メモリセルであって、該格納
された第１のバンクセレクトビットを受け取られたバン
クセレクトビットと比較し、一致するときは、該第１の
アドレス回路をイネーブルにする、第１のコンテンツア
ドレシング可能メモリセルが配備される。該第２のメモ
リセルアレイと関連付けられた第２のバンクセレクトビ
ットを格納する少なくとも１つの第２のコンテンツアド
レシング可能メモリセルであって、該格納された第２の
バンクセレクトビットを受け取られたバンクセレクトビ
ットと比較し、一致するときは、該第２のアドレス回路
をイネーブルにする、第２のコンテンツアドレシング可
能メモリセルが配備される。
【００３９】本発明の原理はまた、アドレスバスと、バ
ンクセレクトバスと、複数のメモリバンクとを備えたメ
モリ装置において実現される。各メモリバンクは、複数
のロウと複数のカラムよりなるメモリセルのアレイと、
該アレイ内の選択されたセルにアクセスするロウデコー
ダおよびカラムデコーダと、イネーブル信号に応答し
て、該アドレスバスに供給されたアドレスを該デコーダ
に送る回路と、格納されているバンクセレクトビットを
該バンクセレクトバスに供給されたバンクセレクトビッ
トと比較し、一致するときは該イネーブル信号を生成す
る、コンテンツアドレシング可能メモリセルのアレイと
を有する。
ンクセレクトバスと、複数のメモリバンクとを備えたメ
モリ装置において実現される。各メモリバンクは、複数
のロウと複数のカラムよりなるメモリセルのアレイと、
該アレイ内の選択されたセルにアクセスするロウデコー
ダおよびカラムデコーダと、イネーブル信号に応答し
て、該アドレスバスに供給されたアドレスを該デコーダ
に送る回路と、格納されているバンクセレクトビットを
該バンクセレクトバスに供給されたバンクセレクトビッ
トと比較し、一致するときは該イネーブル信号を生成す
る、コンテンツアドレシング可能メモリセルのアレイと
を有する。
【００４０】本発明の原理は、さらに、メモリセルのバ
ンクと、関連付けられたアドレス回路とを備え、該バン
クは少なくとも１つのコンテンツアドレシング可能メモ
リセルに関連付けられた、メモリシステムをアドレスす
る方法において実現される。ビットが該コンテンツアド
レシング可能メモリセルに格納され、該バンクを識別す
る。バンクセレクトビットが該コンテンツアドレシング
可能メモリセルに供給され、該コンテンツアドレシング
可能メモリセル内で該格納されたビットと比較される。
該格納されたビットと該供給されたビットとが一致する
とき、該アレイの選択されたセルへのアクセスが可能と
なる。
ンクと、関連付けられたアドレス回路とを備え、該バン
クは少なくとも１つのコンテンツアドレシング可能メモ
リセルに関連付けられた、メモリシステムをアドレスす
る方法において実現される。ビットが該コンテンツアド
レシング可能メモリセルに格納され、該バンクを識別す
る。バンクセレクトビットが該コンテンツアドレシング
可能メモリセルに供給され、該コンテンツアドレシング
可能メモリセル内で該格納されたビットと比較される。
該格納されたビットと該供給されたビットとが一致する
とき、該アレイの選択されたセルへのアクセスが可能と
なる。
【００４１】本発明の原理を実現する回路システムおよ
び方法は、従来のアドレス方法を実質的に向上させる。
特に、本発明の原理により、多バンク／多メモリ装置シ
ステムにおけるメモリセルアレイを、アプリケーション
ベースでアプリケーション上で個別にアドレスすること
が可能になる。とりわけ、ＣＡＭアレイのセルには、シ
ステム初期化の段階でバンクセレクトビットを書き込む
ことができるため、これを用いることによって、システ
ム処理回路は、オペレーティングシステムの要件に基づ
いてメモリ使用を最適化することができる。特に、本発
明の原理により、キャッシュ保存動作中のシステムメモ
リからキャッシュへのデータ転送、または表示更新動作
中のシステムメモリからフレームバッファへのデータ転
送を効率的に行うことができる。
び方法は、従来のアドレス方法を実質的に向上させる。
特に、本発明の原理により、多バンク／多メモリ装置シ
ステムにおけるメモリセルアレイを、アプリケーション
ベースでアプリケーション上で個別にアドレスすること
が可能になる。とりわけ、ＣＡＭアレイのセルには、シ
ステム初期化の段階でバンクセレクトビットを書き込む
ことができるため、これを用いることによって、システ
ム処理回路は、オペレーティングシステムの要件に基づ
いてメモリ使用を最適化することができる。特に、本発
明の原理により、キャッシュ保存動作中のシステムメモ
リからキャッシュへのデータ転送、または表示更新動作
中のシステムメモリからフレームバッファへのデータ転
送を効率的に行うことができる。
【００４２】以上の要旨は、以下に述べる本発明の詳細
な説明をよりよく理解できるように、本発明の各種特徴
および技術的長所をやや大まかに概観したものである。
本発明の請求の範囲の各主題を構成する、本発明のその
他の特徴および長所について以下に説明する。本願明細
書に開示される着想および具体的実施形態については、
本発明と同じ目的を実現するために別種の構造を改変・
設計する際の基礎として容易に利用可能であることは、
当業者には理解できるであろう。また、そのように等価
である構成が、添付の請求の範囲に述べられている本発
明の着想および範囲を超えることはないことも、当業者
には認識できるであろう。
な説明をよりよく理解できるように、本発明の各種特徴
および技術的長所をやや大まかに概観したものである。
本発明の請求の範囲の各主題を構成する、本発明のその
他の特徴および長所について以下に説明する。本願明細
書に開示される着想および具体的実施形態については、
本発明と同じ目的を実現するために別種の構造を改変・
設計する際の基礎として容易に利用可能であることは、
当業者には理解できるであろう。また、そのように等価
である構成が、添付の請求の範囲に述べられている本発
明の着想および範囲を超えることはないことも、当業者
には認識できるであろう。
【００４３】
【発明の実施の形態】本発明の原理および利点は、図１
〜図５に示される実施態様を参照することによって最も
よく理解することができる。なお全図面を通して、同一
の参照番号は同一の構成要素を示す。本発明の原理を実
現するメモリ装置は数多くの用途で適用可能ではある
が、一例を示すことを目的として、このメモリ装置は、
パーソナルコンピュータに典型的に用いられる基本処理
システムアーキテクチャに適用されるものとして以下の
説明を進める。
〜図５に示される実施態様を参照することによって最も
よく理解することができる。なお全図面を通して、同一
の参照番号は同一の構成要素を示す。本発明の原理を実
現するメモリ装置は数多くの用途で適用可能ではある
が、一例を示すことを目的として、このメモリ装置は、
パーソナルコンピュータに典型的に用いられる基本処理
システムアーキテクチャに適用されるものとして以下の
説明を進める。
【００４４】図１は、処理システム１００の一部を示す
高レベル機能ブロック図である。システム１００は、中
央処理ユニット１０１と、ＣＰＵローカルバス１０２
と、コアロジック１０３と、ディスプレイコントローラ
１０４と、システムメモリ１０５と、ディジタル／アナ
ログ変換器（ＤＡＣ）１０６と、フレームバッファ１０
８と、ディスプレイ装置１０７と、を備えている。
高レベル機能ブロック図である。システム１００は、中
央処理ユニット１０１と、ＣＰＵローカルバス１０２
と、コアロジック１０３と、ディスプレイコントローラ
１０４と、システムメモリ１０５と、ディジタル／アナ
ログ変換器（ＤＡＣ）１０６と、フレームバッファ１０
８と、ディスプレイ装置１０７と、を備えている。
【００４５】ＣＰＵ１０１は、システム１００の全動作
を制御する「マスタ」である。ＣＰＵ１０１は、特に各
種データ処理機能を実行し、ユーザのコマンドおよび／
またはアプリケーションソフトウェアの実行に応答して
ディスプレイユニット１０７上に表示されるグラフィッ
クデータの内容を決定する。ＣＰＵ１０１は、例えばイ
ンテルペンチアムクラスのマイクロプロセッサといっ
た、市販のパーソナルコンピュータに用いられている汎
用のマイクロプロセッサであり得る。ＣＰＵ１０１は、
ＣＰＵローカルバス１０２を介してシステム１００の残
りの部分と通信する。ＣＰＵローカルバス１０２として
は、例えば、（業界において通常用いられている）特殊
バスあるいは汎用バスを用いることができる。
を制御する「マスタ」である。ＣＰＵ１０１は、特に各
種データ処理機能を実行し、ユーザのコマンドおよび／
またはアプリケーションソフトウェアの実行に応答して
ディスプレイユニット１０７上に表示されるグラフィッ
クデータの内容を決定する。ＣＰＵ１０１は、例えばイ
ンテルペンチアムクラスのマイクロプロセッサといっ
た、市販のパーソナルコンピュータに用いられている汎
用のマイクロプロセッサであり得る。ＣＰＵ１０１は、
ＣＰＵローカルバス１０２を介してシステム１００の残
りの部分と通信する。ＣＰＵローカルバス１０２として
は、例えば、（業界において通常用いられている）特殊
バスあるいは汎用バスを用いることができる。
【００４６】コアロジック１０３は、ＣＰＵ１０１の制
御の下に、ＣＰＵ１０１、ディスプレイコントローラ１
０４およびシステムメモリ１０５との間でのデータ、ア
ドレス、制御信号および指令のやりとりを制御する。コ
アロジック１０３は、システムの残りの部分、特にＣＰ
Ｕ１０１と互換性を有するように設計された、市販の多
数のコアロジックチップセットのどれでもよい。１つ以
上のコアロジックチップ、例えば図示されているシステ
ムにおけるチップ１１２は、典型的には「アドレスおよ
びシステムコントローラ専用」である。また、１つ以上
のコアロジックチップ、例えば図１のチップ１１４は、
「データ専用」である。概略的にいうと、アドレス専用
コアロジックチップ１１２は、ＣＰＵ１０１とＣＰＵバ
ス１０２のアドレスパスとの間のインタフェースとして
作用し、キャッシュタグ、セットに付随したキャッシュ
タグおよびキャッシュのコヒーレンシを確保するために
必要なその他のデータを含むキャッシュメモリを保守
し、キャッシュ「バススヌーピング（snooping）」を実
行し、システムメモリまたはキャッシュにおけるＤＲＡ
Ｍに必要な制御信号を生成し、全管理トランザクション
を制御する。概略的にいうと、データ専用チップ１１４
は、ＣＰＵ１０１とＣＰＵバス１０２のデータパスとの
間のインタフェースとして作用し、アドレスチップ１１
２またはＣＰＵ１０１に対してサイクル終了応答を発
し、そのサイクルが不完全である場合には動作を打ち切
り、かつバス１０２のデータパスに対する仲立ちとな
る。
御の下に、ＣＰＵ１０１、ディスプレイコントローラ１
０４およびシステムメモリ１０５との間でのデータ、ア
ドレス、制御信号および指令のやりとりを制御する。コ
アロジック１０３は、システムの残りの部分、特にＣＰ
Ｕ１０１と互換性を有するように設計された、市販の多
数のコアロジックチップセットのどれでもよい。１つ以
上のコアロジックチップ、例えば図示されているシステ
ムにおけるチップ１１２は、典型的には「アドレスおよ
びシステムコントローラ専用」である。また、１つ以上
のコアロジックチップ、例えば図１のチップ１１４は、
「データ専用」である。概略的にいうと、アドレス専用
コアロジックチップ１１２は、ＣＰＵ１０１とＣＰＵバ
ス１０２のアドレスパスとの間のインタフェースとして
作用し、キャッシュタグ、セットに付随したキャッシュ
タグおよびキャッシュのコヒーレンシを確保するために
必要なその他のデータを含むキャッシュメモリを保守
し、キャッシュ「バススヌーピング（snooping）」を実
行し、システムメモリまたはキャッシュにおけるＤＲＡ
Ｍに必要な制御信号を生成し、全管理トランザクション
を制御する。概略的にいうと、データ専用チップ１１４
は、ＣＰＵ１０１とＣＰＵバス１０２のデータパスとの
間のインタフェースとして作用し、アドレスチップ１１
２またはＣＰＵ１０１に対してサイクル終了応答を発
し、そのサイクルが不完全である場合には動作を打ち切
り、かつバス１０２のデータパスに対する仲立ちとな
る。
【００４７】ＣＰＵ１０１は、直接、または外部（Ｌ
２）キャッシュ１１５を介してコアロジック１０３と通
信する。Ｌ２キャッシュ１１５は、例えば２５６キロバ
イトの速度の少なくとも１つのＳＲＡＭ装置であり得
る。なお、ＣＰＵ１０１は、典型的には１６キロバイト
以下であるオンボード（Ｌ１）キャッシュを含んでいて
もよい。
２）キャッシュ１１５を介してコアロジック１０３と通
信する。Ｌ２キャッシュ１１５は、例えば２５６キロバ
イトの速度の少なくとも１つのＳＲＡＭ装置であり得
る。なお、ＣＰＵ１０１は、典型的には１６キロバイト
以下であるオンボード（Ｌ１）キャッシュを含んでいて
もよい。
【００４８】ディスプレイコントローラ１０４は、市販
の多数のＶＧＡディスプレイコントローラのどれでもよ
い。ディスプレイコントローラ１０４としては、例え
ば、シーラスロジックＣＬ−ＧＤ７５４ｘシリーズのデ
ィスプレイコントローラのいずれかを用いることができ
る。このようなコントローラの構成および動作は、ＣＬ
−ＧＤ７５４ｘアプリケーションブック（Rev 1.0、199
4年11月22日）およびＣＬ−ＧＤ７５４２ ＬＣＤ ＶＧ
Ａコントローラ暫定版データブック（Rev 1.0.2、1994
年6月）に記載されている。これらの文献は両方とも、
カリフォルニア州、フレモンのシーラスロジック社（Ci
rrus Logic, Inc）から入手可能であり、本願も参考と
して援用している。ディスプレイコントローラ１０４
は、コアロジック１０３を介して、またはＣＰＵローカ
ルバス１０２を通してＣＰＵ１０１から直接に、ＣＰＵ
１０１からのデータ、指令および／またはアドレスを受
け取ることができる。データ、指令およびアドレスは、
コアロジック１０３を介して、ディスプレイコントロー
ラ１０４と、システムメモリ１０５との間でやりとりさ
れる。また、アドレスおよび指令は、ローカルバスを介
しても、コアロジック１０３とディスプレイコントロー
ラ１０４との間でやりとりすることができる。ローカル
バスとしては、例えば、ＰＣＩローカルバスを用いるこ
とができる。概略的にいうと、ディスプレイコントロー
ラ１０４は、スクリーンリフレッシュを制御し、例えば
ライン描画、ポリゴン描画（polygon fills）、色空間
変換、表示データ補間、ズーム制御およびビデオストリ
ーム化などの限られた数のグラフィック機能を実行し、
電力管理といったその他のシステム管理タスク（minist
erial chores）の操作を行う。一番重要なことは、ディ
スプレイコントローラ１０４は、スクリーンリフレッシ
ュの間にフレームバッファ１０８からディスプレイユニ
ット１０７に与えられる画素データのラスタを制御する
点であり、表示データの更新を行う間にＣＰＵ１０１と
フレームバッファ１０８との間のインタフェースとして
作用するという点である。ビデオデータは、ディスプレ
イコントローラ１０４に直接入力してもよい。
の多数のＶＧＡディスプレイコントローラのどれでもよ
い。ディスプレイコントローラ１０４としては、例え
ば、シーラスロジックＣＬ−ＧＤ７５４ｘシリーズのデ
ィスプレイコントローラのいずれかを用いることができ
る。このようなコントローラの構成および動作は、ＣＬ
−ＧＤ７５４ｘアプリケーションブック（Rev 1.0、199
4年11月22日）およびＣＬ−ＧＤ７５４２ ＬＣＤ ＶＧ
Ａコントローラ暫定版データブック（Rev 1.0.2、1994
年6月）に記載されている。これらの文献は両方とも、
カリフォルニア州、フレモンのシーラスロジック社（Ci
rrus Logic, Inc）から入手可能であり、本願も参考と
して援用している。ディスプレイコントローラ１０４
は、コアロジック１０３を介して、またはＣＰＵローカ
ルバス１０２を通してＣＰＵ１０１から直接に、ＣＰＵ
１０１からのデータ、指令および／またはアドレスを受
け取ることができる。データ、指令およびアドレスは、
コアロジック１０３を介して、ディスプレイコントロー
ラ１０４と、システムメモリ１０５との間でやりとりさ
れる。また、アドレスおよび指令は、ローカルバスを介
しても、コアロジック１０３とディスプレイコントロー
ラ１０４との間でやりとりすることができる。ローカル
バスとしては、例えば、ＰＣＩローカルバスを用いるこ
とができる。概略的にいうと、ディスプレイコントロー
ラ１０４は、スクリーンリフレッシュを制御し、例えば
ライン描画、ポリゴン描画（polygon fills）、色空間
変換、表示データ補間、ズーム制御およびビデオストリ
ーム化などの限られた数のグラフィック機能を実行し、
電力管理といったその他のシステム管理タスク（minist
erial chores）の操作を行う。一番重要なことは、ディ
スプレイコントローラ１０４は、スクリーンリフレッシ
ュの間にフレームバッファ１０８からディスプレイユニ
ット１０７に与えられる画素データのラスタを制御する
点であり、表示データの更新を行う間にＣＰＵ１０１と
フレームバッファ１０８との間のインタフェースとして
作用するという点である。ビデオデータは、ディスプレ
イコントローラ１０４に直接入力してもよい。
【００４９】ディジタル／アナログ変換器（ＤＡＣ）１
０６は、コントローラ１０４からディジタルデータを受
け取り、これに応答してアナログデータをドライブディ
スプレイ１０７に出力する。図示されている実施形態に
おいては、ＤＡＣ１０６は、ディスプレイコントローラ
１０４と共に単一のチップ上に一体化される。システム
１００の特定の実施形態では、ＤＡＣ１０６は、いくつ
かオプションを挙げれば、カラーパレット、ＹＵＶ／Ｒ
ＧＢフォーマット変換回路、および／またはＸ−および
Ｙ−ズーム回路を備えていてもよい。ディスプレイ１０
７は、例えば、ＣＲＴユニット、液晶ディスプレイ、電
界発光ディスプレイ、プラズマディスプレイ、あるい
は、複数の画素として画像を画面上に表示するその他の
タイプのディスプレイ装置であり得る。なお、別の実施
形態においては、「ディスプレイ」１０７は、レーザプ
リンタ、あるいはそれに類似する文書表示／印刷装置な
どのその他のタイプの出力装置であることもある。
０６は、コントローラ１０４からディジタルデータを受
け取り、これに応答してアナログデータをドライブディ
スプレイ１０７に出力する。図示されている実施形態に
おいては、ＤＡＣ１０６は、ディスプレイコントローラ
１０４と共に単一のチップ上に一体化される。システム
１００の特定の実施形態では、ＤＡＣ１０６は、いくつ
かオプションを挙げれば、カラーパレット、ＹＵＶ／Ｒ
ＧＢフォーマット変換回路、および／またはＸ−および
Ｙ−ズーム回路を備えていてもよい。ディスプレイ１０
７は、例えば、ＣＲＴユニット、液晶ディスプレイ、電
界発光ディスプレイ、プラズマディスプレイ、あるい
は、複数の画素として画像を画面上に表示するその他の
タイプのディスプレイ装置であり得る。なお、別の実施
形態においては、「ディスプレイ」１０７は、レーザプ
リンタ、あるいはそれに類似する文書表示／印刷装置な
どのその他のタイプの出力装置であることもある。
【００５０】システム１００におけるデータパスは、設
計次第で変わることがある。例えば、システム１００
は、「６４ビット」システムでもあり得るし、「７２ビ
ット」システムでもあり得る。ここでは、説明を目的と
して６４ビットのシステムが採用される。その場合、Ｃ
ＰＵバス１０２およびＰＣＩバス１１６のデータパスを
含む各データ接続部、コアロジック１０３を介してシス
テムメモリ１０５およびディスプレイコントローラ１０
４にいたるデータパス、およびディスプレイコントロー
ラ１０４とフレームバッファ１０８との間のデータ相互
接続部は、すべて６４ビット幅である。なお、アドレス
相互接続部は、メモリのサイズ、および、データバイト
の選択や、誤り検出・訂正や、仮想メモリ動作をサポー
トする必要性を含むさまざまな要因によって変わること
がある。今日の典型的なＣＰＵプロセッサシステムにお
いては、ＣＰＵバス１０２およびＰＣＩバス１１６のア
ドレス部は、典型的には３０ビット幅のオーダーであ
る。
計次第で変わることがある。例えば、システム１００
は、「６４ビット」システムでもあり得るし、「７２ビ
ット」システムでもあり得る。ここでは、説明を目的と
して６４ビットのシステムが採用される。その場合、Ｃ
ＰＵバス１０２およびＰＣＩバス１１６のデータパスを
含む各データ接続部、コアロジック１０３を介してシス
テムメモリ１０５およびディスプレイコントローラ１０
４にいたるデータパス、およびディスプレイコントロー
ラ１０４とフレームバッファ１０８との間のデータ相互
接続部は、すべて６４ビット幅である。なお、アドレス
相互接続部は、メモリのサイズ、および、データバイト
の選択や、誤り検出・訂正や、仮想メモリ動作をサポー
トする必要性を含むさまざまな要因によって変わること
がある。今日の典型的なＣＰＵプロセッサシステムにお
いては、ＣＰＵバス１０２およびＰＣＩバス１１６のア
ドレス部は、典型的には３０ビット幅のオーダーであ
る。
【００５１】図２は、本発明の原理が好適に適用される
別のシステムアーキテクチャである。この実施形態にお
いては、メモリ１０５は「統一された」メモリシステム
である。なぜなら、システムメモリ１０９およびフレー
ムバッファ１０８が、単一の集積回路、または複数の集
積回路からなる単一のバンクに一括して配置されている
からである。このことは、フレームバッファがシステム
メモリと別々に離れた位置に設けられており、ディスプ
レイコントローラを通してシステムの残りの部分とイン
タフェースするようなシステムとは対照的である。シス
テムメモリ１０９は、好ましくは、各種処理機能および
アプリケーションプログラムを実行するために、ＣＰＵ
１０１の制御の下に必要に応じてデータ、アドレスおよ
び指令を格納する従来のシステムメモリである。従来の
システムと同様に、フレームバッファ１０８は、ディス
プレイユニット１０７の画面上に必要な画像を生成する
ために、必要とされる画素データを格納する。
別のシステムアーキテクチャである。この実施形態にお
いては、メモリ１０５は「統一された」メモリシステム
である。なぜなら、システムメモリ１０９およびフレー
ムバッファ１０８が、単一の集積回路、または複数の集
積回路からなる単一のバンクに一括して配置されている
からである。このことは、フレームバッファがシステム
メモリと別々に離れた位置に設けられており、ディスプ
レイコントローラを通してシステムの残りの部分とイン
タフェースするようなシステムとは対照的である。シス
テムメモリ１０９は、好ましくは、各種処理機能および
アプリケーションプログラムを実行するために、ＣＰＵ
１０１の制御の下に必要に応じてデータ、アドレスおよ
び指令を格納する従来のシステムメモリである。従来の
システムと同様に、フレームバッファ１０８は、ディス
プレイユニット１０７の画面上に必要な画像を生成する
ために、必要とされる画素データを格納する。
【００５２】図３は、本発明の原理を実現する多バンク
単一チップメモリ装置２００の機能ブロック図である。
図３に示す実施形態は、Ｘ個のバンク２０１を含む。こ
こで、Ｘは２以上の正の整数である。説明のために、メ
モリ２００は１６×１のバンクを含む（すなわち、Ｘは
１６に等しい）ものとする。
単一チップメモリ装置２００の機能ブロック図である。
図３に示す実施形態は、Ｘ個のバンク２０１を含む。こ
こで、Ｘは２以上の正の整数である。説明のために、メ
モリ２００は１６×１のバンクを含む（すなわち、Ｘは
１６に等しい）ものとする。
【００５３】各バンク２０１は、ＭロウおよびＮカラム
で配列された複数のメモリセルからなるアレイ２０２を
備えている。例えば、各アレイ２０２が４メガバイト
（３２メガビット）を含むとすれば、１つの例として、
４Ｋロウ×８Ｋカラムの配列が可能である。好適な実施
態様では、各アレイ２０２は、ダイナミックランダムア
クセスメモリ（ＤＲＡＭ）セルにより構成される。ただ
し、別の実施形態においては、例えばスタティックラン
ダムアクセスメモリ（ＳＲＡＭ）セルまたは強誘電性ラ
ンダムアクセスメモリ（ＦＲＡＭ）セルのような、その
他のデータ格納装置を用いることもできる。各バンク２
０１はさらに、従来のロウデコーダ回路２０３と、セン
スアンプ回路２０４と、カラムデコーダ回路２０５とを
備えている。ロウデコーダ回路２０３は、セルアレイ２
０２のＭ個のロウのそれぞれと連係したワードラインに
接続され、アドレスバッファ／ラッチ２０６によって受
け取られこれに格納されたロウアドレスワードに応答し
て、１つのロウを選択する。
で配列された複数のメモリセルからなるアレイ２０２を
備えている。例えば、各アレイ２０２が４メガバイト
（３２メガビット）を含むとすれば、１つの例として、
４Ｋロウ×８Ｋカラムの配列が可能である。好適な実施
態様では、各アレイ２０２は、ダイナミックランダムア
クセスメモリ（ＤＲＡＭ）セルにより構成される。ただ
し、別の実施形態においては、例えばスタティックラン
ダムアクセスメモリ（ＳＲＡＭ）セルまたは強誘電性ラ
ンダムアクセスメモリ（ＦＲＡＭ）セルのような、その
他のデータ格納装置を用いることもできる。各バンク２
０１はさらに、従来のロウデコーダ回路２０３と、セン
スアンプ回路２０４と、カラムデコーダ回路２０５とを
備えている。ロウデコーダ回路２０３は、セルアレイ２
０２のＭ個のロウのそれぞれと連係したワードラインに
接続され、アドレスバッファ／ラッチ２０６によって受
け取られこれに格納されたロウアドレスワードに応答し
て、１つのロウを選択する。
【００５４】センスアンプ２０４は、各アレイ２０２の
Ｎ個のカラムのそれぞれと連係したビットラインに接続
される。センスアンプ２０４は、従来の電圧差センシン
グ技術を用いて、選択されたロウに沿ったデータを感知
する。カラムデコーダ２０５は、アドレスバッファ／ラ
ッチ２０６によって受け取られこれにラッチされたカラ
ムアドレスビットに応答して、選択されたロウに沿った
Ｐ個のセルを選択してアクセスする（すなわち、読み出
すまたは書き込む）。例えば、所定のバンク２０１が
（「×３２」）装置として構成されている場合は、Ｐは
３２に等しく、カラムアドレス毎に、選択されたロウに
沿った３２ビット位置がアクセスされる。カラムデコー
ダ２０５およびセンスアンプ２０４を通る外部からのメ
モリ２００へのアクセスは、好ましくは、Ｐビット幅の
データバス２０８を介して行われる。基本的なＤＲＡＭ
構造および動作についてのさらに詳しい説明について
は、「ＡＳＩＣチップ用のＤＲＡＭマクロ」（IEEE Jou
rnal of Solid State Circuits、第30巻、第9号、1995
年9月）が参照される。この文献は本明細書において参
考として援用している。
Ｎ個のカラムのそれぞれと連係したビットラインに接続
される。センスアンプ２０４は、従来の電圧差センシン
グ技術を用いて、選択されたロウに沿ったデータを感知
する。カラムデコーダ２０５は、アドレスバッファ／ラ
ッチ２０６によって受け取られこれにラッチされたカラ
ムアドレスビットに応答して、選択されたロウに沿った
Ｐ個のセルを選択してアクセスする（すなわち、読み出
すまたは書き込む）。例えば、所定のバンク２０１が
（「×３２」）装置として構成されている場合は、Ｐは
３２に等しく、カラムアドレス毎に、選択されたロウに
沿った３２ビット位置がアクセスされる。カラムデコー
ダ２０５およびセンスアンプ２０４を通る外部からのメ
モリ２００へのアクセスは、好ましくは、Ｐビット幅の
データバス２０８を介して行われる。基本的なＤＲＡＭ
構造および動作についてのさらに詳しい説明について
は、「ＡＳＩＣチップ用のＤＲＡＭマクロ」（IEEE Jou
rnal of Solid State Circuits、第30巻、第9号、1995
年9月）が参照される。この文献は本明細書において参
考として援用している。
【００５５】本発明の原理によれば、各バンク２０１は
さらに、コンテンツアドレシング可能メモリセル（ＣＡ
Ｍ）アレイ２０７を備えている。各コンテンツアドレシ
ング可能メモリセルアレイ２０７は数多くのＣＡＭセル
を有する。ＣＡＭセルは、バンクセレクトバス２１０に
供給されるバンクセレクトビットＢＮＫＳＬを比較する
ために用いられる。ＣＡＭセルについては、図４に関連
して後に詳述する。バンクセレクトバス２１０上のバン
クセレクトビットＢＮＫＳＬが、所定のＣＡＭアレイ２
０７に格納されているアドレス（被比較数）ビットと一
致する場合は、そのＣＡＭアレイ２０７の一致ライン２
１１により対応するアドレスバッファ／ラッチ２０６が
イネーブルにされ、アドレスバス２０９に供給されたロ
ウおよびカラムアドレスビットがアドレスバッファ／ラ
ッチ２０６に入力されラッチされる。次に、対応するセ
ルアレイ２０２へのデータアクセスが、対応するロウデ
コーダ２０３およびカラムデコーダ２０５を介して従来
の方法で行われ得る。
さらに、コンテンツアドレシング可能メモリセル（ＣＡ
Ｍ）アレイ２０７を備えている。各コンテンツアドレシ
ング可能メモリセルアレイ２０７は数多くのＣＡＭセル
を有する。ＣＡＭセルは、バンクセレクトバス２１０に
供給されるバンクセレクトビットＢＮＫＳＬを比較する
ために用いられる。ＣＡＭセルについては、図４に関連
して後に詳述する。バンクセレクトバス２１０上のバン
クセレクトビットＢＮＫＳＬが、所定のＣＡＭアレイ２
０７に格納されているアドレス（被比較数）ビットと一
致する場合は、そのＣＡＭアレイ２０７の一致ライン２
１１により対応するアドレスバッファ／ラッチ２０６が
イネーブルにされ、アドレスバス２０９に供給されたロ
ウおよびカラムアドレスビットがアドレスバッファ／ラ
ッチ２０６に入力されラッチされる。次に、対応するセ
ルアレイ２０２へのデータアクセスが、対応するロウデ
コーダ２０３およびカラムデコーダ２０５を介して従来
の方法で行われ得る。
【００５６】バンクセレクトビットは、オペレーティン
グシステムによるシステム初期化時に、ＣＡＭワードラ
イン２１２を用いて各ＣＡＭアレイ２０７に書き込まれ
る。これについては後に詳述する。一回に１つのバンク
２０１のみがアクセスされるこの好適な実施態様では、
対応するメモリアレイ２０２を特定して識別（アドレ
ス）するための、特定のアドレスビットセットが各ＣＡ
Ｍアレイ２０７に書き込まれる。しかし、本発明の原理
は上記の実施態様に限定されない。例えば、別の実施態
様では、多数のバンク２０１のそれぞれのＣＡＭアレイ
２０７に同じアドレスビットを書き込んでもよい。この
場合には、多数のアレイ２０２がデータバス２０８をう
けもつ。例示した実施態様では、メモリ２００内の各Ｃ
ＡＭアレイ２０７に対して、１本のＣＡＭセレクトライ
ン２１２（合計Ｘ個のＣＡＭセレクトライン２１２）が
提供されている。
グシステムによるシステム初期化時に、ＣＡＭワードラ
イン２１２を用いて各ＣＡＭアレイ２０７に書き込まれ
る。これについては後に詳述する。一回に１つのバンク
２０１のみがアクセスされるこの好適な実施態様では、
対応するメモリアレイ２０２を特定して識別（アドレ
ス）するための、特定のアドレスビットセットが各ＣＡ
Ｍアレイ２０７に書き込まれる。しかし、本発明の原理
は上記の実施態様に限定されない。例えば、別の実施態
様では、多数のバンク２０１のそれぞれのＣＡＭアレイ
２０７に同じアドレスビットを書き込んでもよい。この
場合には、多数のアレイ２０２がデータバス２０８をう
けもつ。例示した実施態様では、メモリ２００内の各Ｃ
ＡＭアレイ２０７に対して、１本のＣＡＭセレクトライ
ン２１２（合計Ｘ個のＣＡＭセレクトライン２１２）が
提供されている。
【００５７】例示した実施態様では、Ｒ個のバンクセレ
クトビットＢＮＫＳＬがＩ／Ｏ回路２１３を介して受け
取られる。アクセス（すなわち、対応するアレイ２０２
からの読み出しまたはこれへの書き込み）時には、バン
クセレクトビットＢＮＫＳＬはアクセスすべきバンク２
０１を選択する。所定のＣＡＭアレイ２０７への書き込
み時には、バス２０９上のバンクセレクトビットＢＮＫ
ＳＬは、アクティブ状態のＣＡＭセレクトライン２１２
に対応するＣＡＭアレイ２０７に書き込まれる被比較数
を表している。ＣＡＭアレイへの書き込み時にアクティ
ブ状態にされるＣＡＭセレクトライン２１２は、Ｉ／Ｏ
回路２１３を介して受け取られるセレクト信号ＣＡＭＳ
Ｌに応答して選択される。
クトビットＢＮＫＳＬがＩ／Ｏ回路２１３を介して受け
取られる。アクセス（すなわち、対応するアレイ２０２
からの読み出しまたはこれへの書き込み）時には、バン
クセレクトビットＢＮＫＳＬはアクセスすべきバンク２
０１を選択する。所定のＣＡＭアレイ２０７への書き込
み時には、バス２０９上のバンクセレクトビットＢＮＫ
ＳＬは、アクティブ状態のＣＡＭセレクトライン２１２
に対応するＣＡＭアレイ２０７に書き込まれる被比較数
を表している。ＣＡＭアレイへの書き込み時にアクティ
ブ状態にされるＣＡＭセレクトライン２１２は、Ｉ／Ｏ
回路２１３を介して受け取られるセレクト信号ＣＡＭＳ
Ｌに応答して選択される。
【００５８】バンクセレクトバス２１０のライン数、受
け取られたバンクセレクトビットＢＮＫＳＬの数、およ
びＣＡＭセレクトビットＣＡＭＳＬの数を表す数Ｒは、
メモリ２００の所定の実施態様におけるバンク２０１の
数の関数である。１６個のバンク２０１が用いられる図
示した実施態様では、Ｒは４に等しい。なぜなら、対応
するＣＡＭアレイ２０７への書き込みまたはアレイへの
アクセス動作中のバンクの選択のいずれかを行うため
に、１６個のバンクの中から１つを選択するためには、
４ビットが必要であるからである。同様に、各ＣＡＭア
レイは、４ビットの受け取られたバンクセレクトビット
との比較のための４ビットを格納するために、Ｒ個のコ
ンテンツアドレシング可能メモリセルを含む。
け取られたバンクセレクトビットＢＮＫＳＬの数、およ
びＣＡＭセレクトビットＣＡＭＳＬの数を表す数Ｒは、
メモリ２００の所定の実施態様におけるバンク２０１の
数の関数である。１６個のバンク２０１が用いられる図
示した実施態様では、Ｒは４に等しい。なぜなら、対応
するＣＡＭアレイ２０７への書き込みまたはアレイへの
アクセス動作中のバンクの選択のいずれかを行うため
に、１６個のバンクの中から１つを選択するためには、
４ビットが必要であるからである。同様に、各ＣＡＭア
レイは、４ビットの受け取られたバンクセレクトビット
との比較のための４ビットを格納するために、Ｒ個のコ
ンテンツアドレシング可能メモリセルを含む。
【００５９】Ｉ／Ｏ回路２１３はまた、従来のデータＩ
／Ｏバッファおよびラッチ、セルアレイ２０２へのペー
ジモードアクセスのためにカラムアドレスを生成するペ
ージモードインクリメント回路、クロック生成回路、な
らびに配電を含む。この好適な実施態様では、アドレス
は、ロウアドレスストローブ（／ＲＡＳ）およびカラム
アドレスストローブ（／ＣＡＳ）に応答して、多重アド
レスバスからアドレス入力ＡＤＤ0〜ＡＤＤYにおいて受
け取られる。データは、アクティブなライトイネーブル
信号（／ＷＥ）に応答してデータピンＤＱ0〜ＤＱZを介
して入出力され、出力イネーブル信号（／ＯＥ）に応答
してデータ入出力ＤＱ0〜ＤＱZを介して出力される。
／Ｏバッファおよびラッチ、セルアレイ２０２へのペー
ジモードアクセスのためにカラムアドレスを生成するペ
ージモードインクリメント回路、クロック生成回路、な
らびに配電を含む。この好適な実施態様では、アドレス
は、ロウアドレスストローブ（／ＲＡＳ）およびカラム
アドレスストローブ（／ＣＡＳ）に応答して、多重アド
レスバスからアドレス入力ＡＤＤ0〜ＡＤＤYにおいて受
け取られる。データは、アクティブなライトイネーブル
信号（／ＷＥ）に応答してデータピンＤＱ0〜ＤＱZを介
して入出力され、出力イネーブル信号（／ＯＥ）に応答
してデータ入出力ＤＱ0〜ＤＱZを介して出力される。
【００６０】図４は、典型的なＣＭＯＳコンテンツアド
レシング可能メモリ（ＣＡＭ）セル３００のアレイ対の
さらに詳細な機能ブロック図である。ＣＡＭセル３００
は、概略的に参照番号３０１で示される６トランジスタ
（６Ｔ）ＳＲＡＭセルと、概略的に参照番号３０２およ
び３０３で示される一対の比較器（ＸＮＯＲゲート）と
により構成される。この好適な実施態様では、各ＣＡＭ
アレイ２０７は単一のロウよりなる線形アレイであり、
ＣＡＭセル３００の各ロウは、ＣＡＭセレクトライン２
１２、および対応するアドレスバッファ／ラッチ２０６
へと延びるバンクイネーブルライン２１１に接続してい
る。比較器３０２および３０３は、同じロウに沿った他
のＣＡＭセル３００と共に、関連するイネーブルライン
２１１にワイヤードＯＲアレンジメントで接続する。セ
ル３００の各カラムは、バンクセレクトバス２１０の対
応するラインに接続され、そのラインによってデータの
補足が実行される。図示した実施態様では、補足データ
はインバータ３０４を介して得られる。
レシング可能メモリ（ＣＡＭ）セル３００のアレイ対の
さらに詳細な機能ブロック図である。ＣＡＭセル３００
は、概略的に参照番号３０１で示される６トランジスタ
（６Ｔ）ＳＲＡＭセルと、概略的に参照番号３０２およ
び３０３で示される一対の比較器（ＸＮＯＲゲート）と
により構成される。この好適な実施態様では、各ＣＡＭ
アレイ２０７は単一のロウよりなる線形アレイであり、
ＣＡＭセル３００の各ロウは、ＣＡＭセレクトライン２
１２、および対応するアドレスバッファ／ラッチ２０６
へと延びるバンクイネーブルライン２１１に接続してい
る。比較器３０２および３０３は、同じロウに沿った他
のＣＡＭセル３００と共に、関連するイネーブルライン
２１１にワイヤードＯＲアレンジメントで接続する。セ
ル３００の各カラムは、バンクセレクトバス２１０の対
応するラインに接続され、そのラインによってデータの
補足が実行される。図示した実施態様では、補足データ
はインバータ３０４を介して得られる。
【００６１】所定のＣＡＭセル３００への書き込み時に
は、対応するＣＡＭセレクトライン２１２はハイにさ
れ、書き込まれるデータがバンクセレクトバス２１０の
関連するライン上に供給される。アドレスバス２０９の
各ライン上のデータは、対応するＣＡＭセル３００のＳ
ＲＡＭセル３０１によってラッチされる。読み出し時に
は、ＣＡＭセレクトライン２１２が再びハイにされ、Ｓ
ＲＡＭセル３０１にラッチされたデータがバンクセレク
トバス２０９の対応するライン上に供給される。
は、対応するＣＡＭセレクトライン２１２はハイにさ
れ、書き込まれるデータがバンクセレクトバス２１０の
関連するライン上に供給される。アドレスバス２０９の
各ライン上のデータは、対応するＣＡＭセル３００のＳ
ＲＡＭセル３０１によってラッチされる。読み出し時に
は、ＣＡＭセレクトライン２１２が再びハイにされ、Ｓ
ＲＡＭセル３０１にラッチされたデータがバンクセレク
トバス２０９の対応するライン上に供給される。
【００６２】比較時には、比較されるアドレスが、バン
クセレクトバス２１０の対応するラインに与えられる。
このアドレスがアレイ内の各ＳＲＡＭセル３０１にラッ
チされたデータと一致する場合は、比較器３０２および
３０３のトランジスタはオフのままであり、従って、イ
ネーブルライン２１１は引き下げられず、ハイのままで
ある。アレイのいずれかのセルで不一致が生じると、比
較器３０２および３０３のトランジスタはオンになり、
イネーブルライン２１１はロジック０に引き下げられ
る。つまり、このアレイ構成においては、所定のアレイ
２０７のイネーブルラインがロジック１の状態を維持す
るためには、バス２０９のすべてのライン上のアドレス
が、ＣＡＭアレイ２０７の対応するすべてのセルのデー
タと一致しなければならない。
クセレクトバス２１０の対応するラインに与えられる。
このアドレスがアレイ内の各ＳＲＡＭセル３０１にラッ
チされたデータと一致する場合は、比較器３０２および
３０３のトランジスタはオフのままであり、従って、イ
ネーブルライン２１１は引き下げられず、ハイのままで
ある。アレイのいずれかのセルで不一致が生じると、比
較器３０２および３０３のトランジスタはオンになり、
イネーブルライン２１１はロジック０に引き下げられ
る。つまり、このアレイ構成においては、所定のアレイ
２０７のイネーブルラインがロジック１の状態を維持す
るためには、バス２０９のすべてのライン上のアドレス
が、ＣＡＭアレイ２０７の対応するすべてのセルのデー
タと一致しなければならない。
【００６３】図５は、本発明の原理を実現する単一バン
ク（アレイ）メモリ装置４００を示す。メモリ４００
は、Ｍカラム×Ｎロウのメモリセルアレイ４０１と、ロ
ウデコーダ回路４０２と、センスアンプ４０３と、カラ
ムデコーダ４０４とを備えている。図３の実施態様に関
連して上述したように、ロウデコーダ回路４０２と、セ
ンスアンプ４０３と、カラムデコーダ回路４０４とによ
り、従来の方法で、ロウアドレスおよびカラムアドレス
に応答してセルアレイ４０１内の位置へのアクセスが可
能となる。
ク（アレイ）メモリ装置４００を示す。メモリ４００
は、Ｍカラム×Ｎロウのメモリセルアレイ４０１と、ロ
ウデコーダ回路４０２と、センスアンプ４０３と、カラ
ムデコーダ４０４とを備えている。図３の実施態様に関
連して上述したように、ロウデコーダ回路４０２と、セ
ンスアンプ４０３と、カラムデコーダ回路４０４とによ
り、従来の方法で、ロウアドレスおよびカラムアドレス
に応答してセルアレイ４０１内の位置へのアクセスが可
能となる。
【００６４】メモリ装置４００の好適な実施態様では、
／ＲＡＳおよび／ＣＡＳ信号に応答して、ロウアドレス
およびカラムアドレスが多重アドレスバス（図示せず）
から受け取られる。これらのアドレスは、それぞれがＣ
ＡＭセルアレイ４０７のイネーブルライン４２０に接続
するアドレスバッファ／アンプ４０５およびアドレスラ
ッチ４０６を選択的に通過する。好ましくは、ＣＡＭセ
ルアレイ４０７の構造および機能は、図４に関連して上
述した構造および機能に類似している。この実施態様で
は、ＣＡＭセルアレイ４０７に書き込まれているアドレ
スビットが、受け取られたアドレス（バンクセレクト）
ビットＢＮＫＳＬ0〜ＢＮＫＳＬRと一致すると、一致ラ
イン４２０はアクティブ状態にされ、これにより、バッ
ファ／アンプ４０５およびアドレスラッチ４０６が、ロ
ウアドレスおよびカラムアドレスをロウデコーダ４０２
およびカラムデコーダ４０４に通すことが可能になる。
／ＲＡＳおよび／ＣＡＳ信号に応答して、ロウアドレス
およびカラムアドレスが多重アドレスバス（図示せず）
から受け取られる。これらのアドレスは、それぞれがＣ
ＡＭセルアレイ４０７のイネーブルライン４２０に接続
するアドレスバッファ／アンプ４０５およびアドレスラ
ッチ４０６を選択的に通過する。好ましくは、ＣＡＭセ
ルアレイ４０７の構造および機能は、図４に関連して上
述した構造および機能に類似している。この実施態様で
は、ＣＡＭセルアレイ４０７に書き込まれているアドレ
スビットが、受け取られたアドレス（バンクセレクト）
ビットＢＮＫＳＬ0〜ＢＮＫＳＬRと一致すると、一致ラ
イン４２０はアクティブ状態にされ、これにより、バッ
ファ／アンプ４０５およびアドレスラッチ４０６が、ロ
ウアドレスおよびカラムアドレスをロウデコーダ４０２
およびカラムデコーダ４０４に通すことが可能になる。
【００６５】ＣＡＭアレイセレクトビットＣＡＭＳＬ0
およびＣＡＭＳＬRを受け取るために配備される入力ま
たはピン数Ｒ、ならびにバンクセレクトビットＢＮＫＳ
Ｌを受け取るために配備される入力またはピン数Ｒは、
メモリ４００が適用されるシステムアプリケーションに
応じて選択される。例えば、システムメモリが４個のメ
モリ装置４００から構成され、各メモリ装置４００が個
別に選択可能であるとすると、アドレスビットをＣＡＭ
アレイ４０７から読み出すかまたはこれに書き込むため
のＣＡＭアレイセレクトビットを受け取るためには、４
個のピンまたは入力が配備され、バンクセレクトビット
を受け取るために４個の入力およびピンが配備される。
およびＣＡＭＳＬRを受け取るために配備される入力ま
たはピン数Ｒ、ならびにバンクセレクトビットＢＮＫＳ
Ｌを受け取るために配備される入力またはピン数Ｒは、
メモリ４００が適用されるシステムアプリケーションに
応じて選択される。例えば、システムメモリが４個のメ
モリ装置４００から構成され、各メモリ装置４００が個
別に選択可能であるとすると、アドレスビットをＣＡＭ
アレイ４０７から読み出すかまたはこれに書き込むため
のＣＡＭアレイセレクトビットを受け取るためには、４
個のピンまたは入力が配備され、バンクセレクトビット
を受け取るために４個の入力およびピンが配備される。
【００６６】メモリ４００が同期装置として構成される
場合は、マスタークロックを含む、／ＲＡＳ、／ＣＡ
Ｓ、およびクロックなどの制御信号は、アンプ４０８を
介して受け取られ、クロック生成器４０９によって用い
られ、これにより、ロウアドレスおよびカラムアドレス
をアドレスラッチ４０６を通して送るのに必要なクロッ
クが生成される。アドレスラッチ４０６は、例えば、当
該分野では既知の３相アドレスラッチであり得る。
場合は、マスタークロックを含む、／ＲＡＳ、／ＣＡ
Ｓ、およびクロックなどの制御信号は、アンプ４０８を
介して受け取られ、クロック生成器４０９によって用い
られ、これにより、ロウアドレスおよびカラムアドレス
をアドレスラッチ４０６を通して送るのに必要なクロッ
クが生成される。アドレスラッチ４０６は、例えば、当
該分野では既知の３相アドレスラッチであり得る。
【００６７】メモリ４００はまた、カラムデコーダ４０
４を介してセルアレイ４０１とデータ交換を行う従来の
読み出し／書き込み回路を備えている。書き込みパス
は、データピンまたは入力ＤＱ0〜ＤＱZからデータを受
け取る入力バッファ４１０と、カラムデコーダ４０４に
供給するためにデータをラッチする入力ラッチ４１１と
を含む。入力アンプ／バッファ４１０は、インタフェー
ス４１２を介して受け取られる従来のライトイネーブル
（／ＷＥ）信号によってイネーブルされる。読み出しパ
スは、読み出しアンプ４１３と、出力ラッチ４１４と、
出力アンプ／ラッチバッファ４１５とを含む。出力アン
プ／ラッチバッファ４１５は、インタフェース４１６を
介して受け取られる従来の出力イネーブル信号（／Ｏ
Ｅ）によってイネーブルされる。
４を介してセルアレイ４０１とデータ交換を行う従来の
読み出し／書き込み回路を備えている。書き込みパス
は、データピンまたは入力ＤＱ0〜ＤＱZからデータを受
け取る入力バッファ４１０と、カラムデコーダ４０４に
供給するためにデータをラッチする入力ラッチ４１１と
を含む。入力アンプ／バッファ４１０は、インタフェー
ス４１２を介して受け取られる従来のライトイネーブル
（／ＷＥ）信号によってイネーブルされる。読み出しパ
スは、読み出しアンプ４１３と、出力ラッチ４１４と、
出力アンプ／ラッチバッファ４１５とを含む。出力アン
プ／ラッチバッファ４１５は、インタフェース４１６を
介して受け取られる従来の出力イネーブル信号（／Ｏ
Ｅ）によってイネーブルされる。
【００６８】本発明の原理を実現するメモリ装置２００
およびメモリ装置４００のようなメモリ装置は、個別の
バンクまたは装置の選択が必要とされる多くのアプリケ
ーションに用いることができる。例えば、図１に示すシ
ステム１００の従来のシステムメモリ１０５について考
える。キャッシュ１１５が再ローディングを必要とする
場合、コアロジック１０３は新しいロウアドレスを、バ
ンクセレクトビットＢＮＫＳＬと共に、システムメモリ
１０５に送る。好ましくは、ロウアドレスビットとバン
クセレクトビットの両方がＲＡＳの立ち下がりと共に入
力される。多バンクメモリ２００が用いられる場合はす
べてのバンク２０１に、または、多装置メモリが用いら
れる場合はすべての装置４００に、バンクセレクトビッ
トが供される。対応するＣＡＭアレイにおいてバンクセ
レクトビットが一致すると、ロウアドレスが入力され、
関連するアドレスラッチにラッチされる。これが行われ
ると、／ＣＡＳに応答して、所望のカラムアドレスが入
力されラッチされる。次に、キャッシュ１１５によって
必要とされるデータへのアクセスが、コアロジック１０
３を介して行われる。ページモードでは、選択された
（アクティブ状態にされた）バンク２０１またはメモリ
４００を介して、カラムアドレスが追加的に内部で生成
される。
およびメモリ装置４００のようなメモリ装置は、個別の
バンクまたは装置の選択が必要とされる多くのアプリケ
ーションに用いることができる。例えば、図１に示すシ
ステム１００の従来のシステムメモリ１０５について考
える。キャッシュ１１５が再ローディングを必要とする
場合、コアロジック１０３は新しいロウアドレスを、バ
ンクセレクトビットＢＮＫＳＬと共に、システムメモリ
１０５に送る。好ましくは、ロウアドレスビットとバン
クセレクトビットの両方がＲＡＳの立ち下がりと共に入
力される。多バンクメモリ２００が用いられる場合はす
べてのバンク２０１に、または、多装置メモリが用いら
れる場合はすべての装置４００に、バンクセレクトビッ
トが供される。対応するＣＡＭアレイにおいてバンクセ
レクトビットが一致すると、ロウアドレスが入力され、
関連するアドレスラッチにラッチされる。これが行われ
ると、／ＣＡＳに応答して、所望のカラムアドレスが入
力されラッチされる。次に、キャッシュ１１５によって
必要とされるデータへのアクセスが、コアロジック１０
３を介して行われる。ページモードでは、選択された
（アクティブ状態にされた）バンク２０１またはメモリ
４００を介して、カラムアドレスが追加的に内部で生成
される。
【００６９】本発明の原理はまた、図１の従来の処理シ
ステムまたは図２の統合されたフレームバッファシステ
ムにおいて、システムメモリ１０５およびフレームバッ
ファ１０８に直接アドレスする場合にも適用され得る。
例えば、多バンク装置２００が用いられる場合はＣＡＭ
アレイ２０７、または単一アレイ装置が用いられる場合
はＣＡＭアレイ４０７に書き込まれるバンクセレクトビ
ットを選択して、バンクをシステムメモリまたはフレー
ムバッファメモリのいずれかであると識別することがで
きる。こうすると、所定のメモリにアクセスするために
は、ＣＰＵ１０１およびコアロジック１０３は、適切な
バンクセレクトビットＢＮＫＳＬを単に生成するだけで
よい。
ステムまたは図２の統合されたフレームバッファシステ
ムにおいて、システムメモリ１０５およびフレームバッ
ファ１０８に直接アドレスする場合にも適用され得る。
例えば、多バンク装置２００が用いられる場合はＣＡＭ
アレイ２０７、または単一アレイ装置が用いられる場合
はＣＡＭアレイ４０７に書き込まれるバンクセレクトビ
ットを選択して、バンクをシステムメモリまたはフレー
ムバッファメモリのいずれかであると識別することがで
きる。こうすると、所定のメモリにアクセスするために
は、ＣＰＵ１０１およびコアロジック１０３は、適切な
バンクセレクトビットＢＮＫＳＬを単に生成するだけで
よい。
【００７０】以上に本発明およびその利点を詳細に説明
したが、本願明細書に開示された内容については、添付
の請求の範囲により規定される本発明の着想および範囲
を超えることなく、さまざまな変更、置換および改変を
おこなうことが可能であることは理解されたい。
したが、本願明細書に開示された内容については、添付
の請求の範囲により規定される本発明の着想および範囲
を超えることなく、さまざまな変更、置換および改変を
おこなうことが可能であることは理解されたい。
【００７１】
【発明の効果】従って、本発明によれば、従来のアドレ
ス方法が実質的に向上する。特に、本発明の原理によ
り、多バンク／多メモリ装置システムにおけるメモリセ
ルアレイを、アプリケーションベースでアプリケーショ
ン上で個別にアドレスすることが可能になる。とりわ
け、ＣＡＭアレイのセルには、システム初期化の段階で
バンクセレクトビットを書き込むことができるため、こ
れを用いることによって、システム処理回路は、オペレ
ーティングシステムの要件に基づいてメモリ使用を最適
化することができる。特に、本発明の原理により、キャ
ッシュ保存動作中のシステムメモリからキャッシュへの
データ転送、または表示更新動作中のシステムメモリか
らフレームバッファへのデータ転送を効率的に行うこと
ができる。
ス方法が実質的に向上する。特に、本発明の原理によ
り、多バンク／多メモリ装置システムにおけるメモリセ
ルアレイを、アプリケーションベースでアプリケーショ
ン上で個別にアドレスすることが可能になる。とりわ
け、ＣＡＭアレイのセルには、システム初期化の段階で
バンクセレクトビットを書き込むことができるため、こ
れを用いることによって、システム処理回路は、オペレ
ーティングシステムの要件に基づいてメモリ使用を最適
化することができる。特に、本発明の原理により、キャ
ッシュ保存動作中のシステムメモリからキャッシュへの
データ転送、または表示更新動作中のシステムメモリか
らフレームバッファへのデータ転送を効率的に行うこと
ができる。
【図１】本発明の原理を実現する１つ以上のメモリを用
い得る情報処理システムの一例の高レベル機能ブロック
図である。
い得る情報処理システムの一例の高レベル機能ブロック
図である。
【図２】本発明の原理を実現する１つ以上のメモリを用
い得る情報処理システムの他の例の高レベル機能ブロッ
ク図である。
い得る情報処理システムの他の例の高レベル機能ブロッ
ク図である。
【図３】本発明の原理を実現する単一チップ多バンクメ
モリ装置の機能ブロック図である。
モリ装置の機能ブロック図である。
【図４】図３に示したコンテンツアドレシング可能メモ
リセルアレイのうちの選択されたアレイの２つの選択さ
れたコンテンツアドレシング可能メモリセルを示す電気
概略図である。
リセルアレイのうちの選択されたアレイの２つの選択さ
れたコンテンツアドレシング可能メモリセルを示す電気
概略図である。
【図５】本発明の原理を実現する単一バンク単一チップ
メモリ装置のブロック図である。
メモリ装置のブロック図である。
２００ 多バンク単一チップメモリ ２０１ バンク ２０２、４０１ セルアレイ ２０３、４０２ ロウデコーダ ２０４、４０３ センスアンプ ２０５、４０４ カラムデコーダ ２０６ アドレスバッファ／ラッチ ２０７、４０７ ＣＡＭアレイ ２０８ データバス ２０９ アドレスバス ２１０ バンクセレクトバス ２１１、４２０ 一致ライン ２１２ ＣＡＭセレクトライン ２１３ Ｉ／Ｏ回路 ３００ ＣＡＭセル ４００ 単一バンク単一チップメモリ ４０５ アドレスバッファ／アンプ ４０６ アドレスラッチ
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 595158337 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅ ｎｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏ ｒｎｉａ 94538，Ｕ．Ｓ．Ａ. (56)参考文献 特開 平１−311339（ＪＰ，Ａ) 特開 平１−331340（ＪＰ，Ａ) 特開 平３−232186（ＪＰ，Ａ) 特開 平７−105082（ＪＰ，Ａ) 実開 昭63−13497（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 15/04 G11C 11/401 G11C 11/41 G11C 7/00 - 8/04 G06F 12/06
Claims (31)
- 【請求項１】 複数のメモリセルのアレイと、受け取られた位置アドレスビットに応答して、該複数の
メモリセルの少なくとも１つのメモリセルにアクセスす
るアドレス回路と、 該受け取られた位置アドレスビットとは別のセレクトビ
ットを受け取り、該アレイに関連付けられた格納されて
いるセレクトビットと該受け取られたセレクトビットと
の比較に応答して、該アドレス回路がイネーブルされる
か否かを決定する コンテンツアドレシング可能メモリセ
ルと、 を備えたメモリ。 - 【請求項２】 前記受け取られたセレクトビットが前記
格納されているセレクトビットと一致するとき、前記コ
ンテンツアドレシング可能メモリセルが前記アドレス回
路をイネーブルする、請求項１に記載のメモリ。 - 【請求項３】 前記複数のメモリセルの前記アレイが、
複数のダイナミックランダムアクセスメモリセルのアレ
イを含む、請求項１に記載のメモリ。 - 【請求項４】 前記複数のメモリセルの前記アレイが、
複数のスタティックランダムアクセスメモリセルのアレ
イを含む、請求項１に記載のメモリ。 - 【請求項５】 前記受け取られた位置アドレスビットが
ロウアドレスおよびカラムアドレスを表し、前記アドレ
ス回路が、 該 ロウアドレスに応答して、前記アレイの前記複数のメ
モリセルのロウを選択するロウデコーダと、該 カラムアドレスに応答して、該選択されたロウに沿っ
た選択されたメモリセルにアクセスするカラムデコーダ
と、前記コンテンツアドレシング可能メモリセルからのイネ
ーブル信号に応答して、該ロウアドレスが該ロウデコー
ダに送られ、該カラムアドレスが該カラムデコーダに送
られることを可能にする 回路と、 を備えた、請求項１に記載のメモリ。 - 【請求項６】 前記アドレスを送る回路が、アドレスラ
ッチを含む、請求項５に記載のメモリ。 - 【請求項７】 前記アドレスを送る回路が、アドレスバ
ッファを含む、請求項５に記載のメモリ。 - 【請求項８】 前記コンテンツアドレシング可能メモリ
セルが、 前記格納されているセレクトビットを格納するラッチ
と、 前記格納されているセレクトビットを前記受け取られた
ビットと比較するロジックゲートと、 を備えている、請求項１に記載のメモリ。 - 【請求項９】 複数の第１のメモリセルの第１のアレイ
と、 複数の第２のメモリセルの第２のアレイと、 受け取られた第１の位置アドレスビットに応答して、該
複数の第１のメモリセルの少なくとも１つの第１のメモ
リセルに アクセスする第１のアドレス回路と、受け取ら
れた第２の位置アドレスビットに応答して、該複数の第
２のメモリセルの少なくとも１つの第２のメモリセルに
アクセスする第２のアドレス回路と、該第１の位置アド
レスビットとは別の第１のバンクセレクトビットを受け
取り、該第１のアレイに関連付けられた格納されている
第１のバンクセレクトビットと該受け取られた第１のバ
ンクセレクトビットとの比較に応答して、該第１のアド
レス回路がイネーブルされるか否かを決定する少なくと
も１つの第１のコンテンツアドレシング可能メモリセル
と、該第２の位置アドレスビットとは別の第２のバンクセレ
クトビットを受け取り、該第２のアレイに関連付けられ
た格納されている第２のバンクセレクトビットと該受け
取られた第２のバンクセレクトビットとの比較に応答し
て、該第２のアドレス回路がイネーブルされるか否かを
決定する 少なくとも１つの第２のコンテンツアドレシン
グ可能メモリセルと、 を備えたメモリサブシステム。 - 【請求項１０】 前記メモリサブシステムが単一のチッ
プ上に作り込まれる、請求項９に記載のメモリサブシス
テム。 - 【請求項１１】 前記第１のアドレス回路が、前記受け取られた第１の位置アドレスビットによって表
される ロウアドレスに応答して、前記第１のアレイの前
記複数のメモリセルのロウを選択するロウデコーダと、該受け取られた第１の位置アドレスビットによって表さ
れるカラムアドレスに応答して、 該選択されたロウに沿
った選択されたメモリセルにアクセスするカラムデコー
ダと、 前記第１のコンテンツアドレシング可能メモリセルから
のイネーブル信号に応答して、該ロウアドレスが該ロウ
デコーダに送られ、該カラムアドレスが該カラムデコー
ダに送られることを可能にする回路と、 を備えている、請求項９に記載のメモリサブシステム。 - 【請求項１２】 前記第２のアドレス回路が、前記受け取られた第２の位置アドレスビットによって表
される ロウアドレスに応答して、前記第２のアレイの前
記複数のメモリセルのロウを選択するロウデコーダと、該受け取られた第２の位置アドレスビットによって表さ
れるカラムアドレスに応答して、 該選択されたロウに沿
った選択されたメモリセルにアクセスするカラムデコー
ダと、 前記第２のコンテンツアドレシング可能メモリセルから
のイネーブル信号に応答して、該ロウアドレスが該ロウ
デコーダに送られ、該カラムアドレスが該カラムデコー
ダに送られることを可能にする回路と、 を備えている、請求項９に記載のメモリサブシステム。 - 【請求項１３】 前記アドレス供給回路が、アドレスバ
ッファおよびラッチを含む、請求項１１に記載のメモリ
サブシステム。 - 【請求項１４】 前記アドレス供給回路が、アドレスバ
ッファおよびラッチを含む、請求項１２に記載のメモリ
サブシステム。 - 【請求項１５】 前記少なくとも１つの第１のコンテン
ツアドレシング可能メモリセルが、 前記第１のバンクセレクトビットを格納するラッチ回路
と、 該第１のバンクセレクトビットを受け取られたバンクセ
レクトビットと比較する、少なくとも１つの排他的ＮＯ
Ｒゲートと、 該排他的ＮＯＲゲートに接続され、前記イネーブル信号
を前記第１のアドレス回路に出力するイネーブルライン
と、 を備えている、請求項９に記載のメモリサブシステム。 - 【請求項１６】 前記少なくとも１つの第２のコンテン
ツアドレシング可能メモリセルが、 前記第２のバンクセレクトビットを格納するラッチ回路
と、 該第２のバンクセレクトビットを受け取られたバンクセ
レクトビットと比較する、少なくとも１つの排他的ＮＯ
Ｒゲートと、 該排他的ＮＯＲゲートに接続され、前記イネーブル信号
を前記第２のアドレス回路に出力するイネーブルライン
と、 を備えている、請求項９に記載のメモリサブシステム。 - 【請求項１７】 アドレスバスと、バンクセレクトバスと、 複数のメモリバンクであって、それぞれが、 複数のロウと複数のカラムよりなるメモリセルのアレイ
と、該アドレスバスに供給されたアドレスを表すアドレスビ
ットに応答して、 該アレイ内の選択されたメモリセルに
アクセスするロウデコーダおよびカラムデコーダと、該 アドレスを該ロウデコーダおよびカラムデコーダに送
る回路と、該バンクセレクトバスに供給されたバンクセレクトビッ
トを受け取り、該アレイと関連付けられた格納されてい
るバンクセレクトビットと該受け取られたバンクセレク
トビットとを比較して、該回路がイネーブルされるか否
かを決定するコンテンツアドレシング可能メモリセルの
アレイであって、該受け取られたバンクセレクトビット
は受け取られたアドレスビットとは別である、 コンテン
ツアドレシング可能メモリセルのアレイと、 を有するメモリバンクと、 を備えたメモリ装置。 - 【請求項１８】 複数のコンテンツアドレシング可能メ
モリセレクトラインをさらに備え、該セレクトライン
は、前記バンクセレクトバスに供給されたバンクセレク
トビットを、前記コンテンツアドレシング可能メモリセ
ルのアレイのうちの関連付けられたアレイに書き込むた
めに、該関連付けられたアレイに信号を供給する、請求
項１７に記載のメモリ装置。 - 【請求項１９】 前記コンテンツアドレシング可能メモ
リセルが、 前記バンクセレクトビットを格納するラッチ回路と、 該格納されたバンクセレクトビットを受け取られたバン
クセレクトビットと比較する、ロジックゲートと、 該ロジックゲートに接続され、前記イネーブル信号を出
力するイネーブルラインと、 を備えている、請求項１７に記載のメモリ装置。 - 【請求項２０】 前記ラッチ回路がＳＲＡＭセルを含
む、請求項１９に記載のメモリ装置。 - 【請求項２１】 前記ロジックゲートが排他的ＯＲゲー
トを含む、請求項１９に記載のメモリ装置。 - 【請求項２２】 メモリセルのバンクと、関連付けられ
たアドレス回路とを備え、該バンクは少なくとも１つの
コンテンツアドレシング可能メモリセルに関連付けられ
たメモリシステムをアドレスする方法であって、 該バンクを識別するために、該コンテンツアドレシング
可能メモリセルにビットを格納するステップと、 バンクセレクトビットを該コンテンツアドレシング可能
メモリセルに供給するステップと、 該コンテンツアドレシング可能メモリセル内の該格納さ
れたビットを該供給されたビットと比較するステップ
と、該バンクに関連付けられた 該格納されたビットと該供給
されたビットとの比較に応答して、該アドレス回路が該
バンクの選択されたメモリセルにアクセスするかどうか
を決定するステップと、 を包含する方法。 - 【請求項２３】 前記バンク内の選択されたセルへのア
クセスが、該アドレス回路に供給されるロウアドレスお
よびカラムアドレスによって制御され、また、前記方法
が、 ロウアドレスストローブに応答して、前記アレイの選択
されたロウへのロウアドレス、および前記コンテンツア
ドレシング可能メモリセルに供給するためのビットを受
け取るステップと、 カラムアドレスストローブに応答して、該選択されたロ
ウの選択されたセルにアクセスするためにカラムアドレ
スを受け取るステップと、 をさらに包含する、請求項２２に記載の方法。 - 【請求項２４】 前記バンクが、単一のチップ上に配備
された複数のバンクのうちの１つのバンクを含み、前記
供給するステップが、バンクセレクトビットを該複数の
バンクに供給するステップを包含する、請求項２２に記
載の方法。 - 【請求項２５】 前記バンクが、個別の装置に配備され
た複数のバンクのうちの１つのバンクを含み、前記供給
するステップが、バンクセレクトビットを該個別の装置
のそれぞれに供給するステップを包含する、請求項２２
に記載の方法。 - 【請求項２６】 前記アドレス回路がアドレスラッチを
備え、前記可能にするステップが、前記選択されたセル
へのアドレスを該アドレスラッチに入力することを可能
にするステップを包含する、請求項２２に記載の方法。 - 【請求項２７】 前記アドレス回路がアドレスバッファ
を備え、前記可能にするステップが、該アドレスバッフ
ァをイネーブルにするステップを包含する、請求項２２
に記載の方法。 - 【請求項２８】 受け取られた前記第１のバンクセレク
トビットが、格納されている前記第１のバンクセレクト
ビットと一致するとき、前記第１のコンテンツアドレシ
ング可能メモリセルが前記第１のアドレス回路をイネー
ブルする、請求項９に記載のメモリサブシステム。 - 【請求項２９】 受け取られた前記第２のバンクセレク
トビットが、格納されている前記第２のバンクセレクト
ビットと一致するとき、前記第２のコンテンツアドレシ
ング可能メモリセルが前記第２のアドレス回路をイネー
ブルする、請求項９に記載のメモリサブシステム。 - 【請求項３０】 前記格納されているバンクセレクトビ
ットが、前記バンクセレクトバスに供給された前記バン
クセレクトビットと一致するとき、前記コンテンツアド
レシング可能メモリセルが前記回路をイネーブルする、
請求項１７に 記載のメモリ。 - 【請求項３１】 前記供給されたバンクセレクトビット
と前記格納されているビットが一致するとき、前記アド
レス回路が前記バンクにおける選択されたセルにアクセ
スする、請求項２２に記載の方法。
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|---|---|---|---|
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| US08/559,379 US6041389A (en) | 1995-11-16 | 1995-11-16 | Memory architecture using content addressable memory, and systems and methods using the same |
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