TW308661B - - Google Patents

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308661 Μ Β7 經濟部中央標準局負工消費合作社印衮 五、發明説明（1 ) 發明技術領域 本發明概言之係關於記憶體架構且更明確地説係關於一 種使用内容可定址型記憶體之記憶體架構與使用該種記憶 體架構之系統及方法。 發明背景 一種具有視訊/圖形顯示能力之典型處理系統包含一中央 處理單元（CPU)，一藉由一 CPU本地匯流排（直接及/或經由 核心邏輯）棋接至CPU之顯示控制器，一經由核心邏輯耦接 至CPU本地匯流排之系統記憶體，一經由週邊本地匯流排（ 例如PCI匯流排）核接至顯示控制-器之框緩衝器記憶體，週 邊電路（例如時脈驅動器與信號囀換器，顯示驅動器電路) ，與一顯示單元。 CPU是系統主腦且通常連同作業系統軟體來提供總體系 統控制。尤其’以1;與系統記憶體進行通訊，保存用以執 行程式所必需之指令與資料，通常經由核心邏輯，一般而-言，核心邏輯是2至7晶片，其中一或更多晶片是"位址與 系統控制器頻繁型"而一或更多其他晶片是”資料路徑頻繁 型’_。CPU也控制顯示控制器要顯示在顯示單元之圖形影 像之内容’以回應使用者指令與程式指令。 顯示控制器通常界接CPU與顯示驅動器電路，在顯示資 料更新與螢幕復新運作期間管理框緩衝器與CPU與顯示之 間之圖形及/或視訊資料的互換.，控制框緩衝記憶體運作 ’並對目標圖形或視訊資料執行額外之基本處理，而顯示 控制器可爲例如視訊圖形架構（VGA)控制器。例如，顯示 4- 緣張尺度適用«i. (請先閱讀背面之注意事項再iii'本f ) .I HI I . 1 ! . -裝· 訂 線 MW 308661 A7 _ ， B7 經濟部中央標準局員工消費合作社印褽 五、發明説明（2 ) 控制器也可包含用以執行基本運作之能力，而該等基本運 作可爲例如畫線與構成多邊形。顯示控制器主要是做爲 CPU之從屬裝置。 一般而言，改善對於任何系統記憶體資源之存取⑼皆 可提南系統效能。例如，降低CPU/核心邏輯自系统記憶 體存取給定資料所需之時間將允許在一給定時段以内存取 更多資料。此外，較快之記憶體存取將提供CPU及/或核 心邏輯可執行其他重要工作之額外時間。一存取時間改善 可大爲改善系統效能之特定範例是在自系統記憶體擷取資 料以供儲存於快取記憶體期間。 大多數之_ PC系統包含一或二暑次之資料快取記憶體以供 改善CPU對於資料之存取時間。"L丨"快取記憶體通常與 CPU晶片整合在一起且具有8至16千位元組之快速靜態隨 機存取記憶體（SRAM)。"L2"快取記憶體（當獲得提供時）通 常位於晶片以外（經由CPU本地匯流排耗接至cpu與核心邏 輯）而且一般具有256至5 12千位元組之快速SRAM。快取記 憶體之SRAMs具有遠快於系統記憶體之DRAMs之循環時間 (例如SRAM快取記憶體之隨機存取是7至10毫微秒，而系 統记憶體DRAM之隨機存取是no至丨3〇毫微秒且頁存取是 40毫微秒）。因此依照CPU資料需求之預期自系統記憶體讀 取資料塊區並寫入該等資料塊區於快取記憶體。此種"強 化* 一般是由作業系統根據一些因數之一函數來實施而該 等因數可爲例如CPU在一運作序列中所需之資料的空間及/ 或l時間區域性。如果cpu需要資料以執行一給定運作，且 (請先閱讀背面之注意事項再^¾本頁) .装. 訂 泉—-' -5- 尽'.'氏拫尺度適用中國國家標準（CNS) A4規格（2ι0χ297公釐 A7 A7 經濟部中央樣準局員工消費合作社印製 -6 - 五、發明説明（3 ) 該資料已爲儲存於快取記憶髏之塊區之一部份（亦即"快取 記憶體命中，，出現），則該資料之存取遠快於自系統記憶體 來存取。藉由選擇系統記憶體與快取記憶體之延遲與密度 比率成爲10至1之數量級，且決定於作業系統對於系统記 憶體之分隔，對於快取記憶體之讀取的快取記憶體命中率 可超過950/。。 因此’出現對於存取記憶體之改良式方法與硬體之需求 。此種方法與硬體特別適用於建構統一之系統記憶體框 緩衝器系統與用以實現在更傳統系統之系統記憶體-框緩 衝器資料轉移。 此外’因爲系統記憶體顆粒性-，頻寬，密度需求與系統 時脈速率增加，所以出現改善快取記憶體效率與快取記憶 體運作•之需求’尤其，出現對於用以在快取化運作期間轉 移ΐ料自系.赛記憶I至快己.憶體A. f兔與方法的需求。. .·*—.........--------- 發明摘要_ 根據本發明之原理之一實例，本案提供一種記憶體而該 種此憶體包含一可定址型記憶體細胞之陣列。該種記憶體 也包含一内容可定址型記憶體細胞以比較一择啤之選擇位 70與—错存之選擇位元並致能對於受到定址之記憶體細胞 的存取做爲回應。 根據本發明之第二實例，本案提供一記憶體次系統，而 該^憶體次系:統包含記憶體細飞包之第一與第二陣列，用以 選擇性存取第一陣列之該等細胞之一些細胞的第一定址電 路’與用以選擇性存取第二陣列之該等細胞之一些細胞的 冬錄尺度賴中g國轉率（CNS) (21以297公爱 ----------^------ΐτ------0! (請先閱讀背面之注意事項再">.本頁) 經濟部中央標率局員工消費合作社印製 3〇866l ；7 -—________ B7 五、發明説明（4 ) ~ ----- 第二定址電路。至少-第一内容可定址型記憶體細胞是用 以儲存相關於第一記憶體細胞陣列之一第一庫選擇位元， 而第-内容可定址型記憶體細胞比較错存之第一庫 元與-接收之庫選擇位元且如果該二者匹配則致能第一定 址電路。至少-第二内容可定址型記憶體細胞是用以儲.存 相關於第二記憶體細胞哮列之—第二庫選擇位元，而第二 内容可定址型記憶體細胞比較儲存之第二庫選擇位元與一 接收〈庫選擇位7L且如果該二者匹配則致能第二定址電路 0 本發明之原理也可實現於一包，含一位址匯流排，—庫選 擇匯流排，與多個記憶體庫之記-憶體裝置。每一記憶體庫 包含一包含許多列與行之記憶體細胞之陣列，用以存取該 陣列之i|應細胞的列與行解碼器，用以耦接展現於位址匯 流排之位址至該等解碼器以回應一致能信號之電路，與一 内谷可定址型記憶體細胞之陣列，且該内容可定址型記憶 體細胞之陣列是用以比較儲存之庫選擇位元與展現於庫選 擇匯流排之庫選擇位元並當匹配出現時產生致能信號。 本發明之原理可進一步貫現於用以存取一記憶體系統之 方法且該記憶體系統包含一記憶體細胞庫與相關之定址電 路，而該庫相關於至少一内容可定址型記憶體細胞。_位 元儲存於内容可定址型記憶體細胞以供辨識該庫。_庫選 擇位元傳送年内可定址型記憶體·細胞並在該内容可定址型 記憶體細胞與儲存之位元相比較。然後如果儲存之位元匹 配傳送之位元則致能對於該陣列之選定細胞的存取。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X2Q7公釐） -----------种衣------II------來 - ； 一 (請先聞讀背面之注意事項再頊.¾本頁) 經濟部中央標準局員工消費合作社印装 308661 a7 """"" 一… " -·* B7 五、發明説明（5 ) ~ 實現本發明之原理之電路系統與方法大爲改善以前技術 (疋址万法。尤其’本發明之原理允許多個庫/多個記憶 禮裝置系統之記憶體細胞陣列可以應用程式爲單位來個別 址。更明確地說，使用CAM阵列細胞，其中當& 啓動時可寫人一庫選擇電路以作業系 統需求爲基礎來使得記憶體使用達到最佳化。尤其，本發 明之原理允許資料在強化運作期間自系統記憶體高效率地 轉移至快取記憶體或者在顯示更新運作期間自系統記憶體 高效率地轉移至框緩衝器。 則又已相當廣泛地描述本發明-之特點與技術優點以致應 可更加瞭解隨後之本發明詳細說明。下文將説明本發明之 額外特點與優點而且該等特點與優點構成本發明之申請專 利範圍之主體。熟悉本技術領域者應可理解所説明之概念 與特疋貫例可輕易做爲修改或設計其他結構來實現本發明 之相同目標的基礎。熟悉本技術領域者也應可瞭解此種等, 效建構並未脱離本發明的精神與範疇而本發明的精神與範 蜂陳述於附加之申請專利範圍。 附圖簡短説明 爲了更70整地瞭解本發明與本發明之優點，現在將連同 附圖來參看下列説明，其中： 圖1A與1B是一示範資訊處理菜統之高階功能方塊圖，而 該系統可運用· y現本發明之原理的一或更多記憶體： 圖2是一實現本發明之原理之單晶片，多重庫記憶體裝 置的功能方塊圖； ____ _-8- 本紙法尺度適用中國國家標準（CNS > A4規格（210X297公釐） ---------装------.1T------^ ' ( ^ (請先閱讀背面之：;i意事項再^¾本莨) 經濟部中央標隼局員工消費合作社印製 308661 ；7 ___ - B7 五、發明説明（6 ) 圖3是一電氣示意圖，而該電氣示意圖描寫展示於圖2之 该等内容可定址型記憶體細胞陣列之一選定内容可定址型 記憶體細胞陣列的二選定内容可定址型記憶體細胞：及 圖4是實現本發明之原理的一單庫單晶片記憶體裝置。 發明詳細説明 藉由參看附圖之圖1-4所描述之展示實例可最瞭解本發明 之原理與他們之優點，其中相同之參考號碼表示相同之組 件。雖然實現本發明之原理的記憶體裝置適用於極多應用 ’爲了展示起見，此種記憶體裝置將連同一般用於個人電 腦之一基本處理系統架構來加以_説明。 圖1A是一處理系統1〇〇部份的高階功能方塊圖。系統ι〇〇 包含中央處理單元1 01 ’ CPU本地匯流排102，核心邏輯103 ’顯示控制器104，系統記憶體1 〇5，數位至類比轉換器 (DAC) 106 ’框緩衝器1〇8與顯示裝置1〇7。 CPU 101是控制系統1〇〇之總體運作之"主腦，，。尤其， CPU 101執行各種資料處理功能並決定要顯示於顯示單元 107之圖形資料的内容以回應使用者指令及/或應用軟體之 執行，CPU 1 0 1可爲例如一通用微處理器，例如用於商業 用個人電腦之代爾Pentium級微處理器或類似之微處理器 ，CPU 101經由CPU本地匯流排102與系統100之其餘部份 進行通訊，而CPU本地匯流排Γ02可爲例如一特殊匯流排 ，或一通用®痺排（爲業界所常-用.）。 核心邏輯103,在CPU10丨之指揮下，控制cpui〇i，顯 示控制器104，與系統記憶體105之間之資料，位址，控制 ____-9- 本紙乐尺度ΐϊ用中3國家標準（CNS ) A4規格（210 X 297公餐了 " 1 —--- ---------扑衣------ir------^ •― - ί (請先閱讀背&之注意事項再^¾本頁) 308661 A7 B7 五、發明説明（7 ) ' - 信號與指令的互換。核心邏輯1〇 j j烏泞多可購得之核心 邏輯晶片組之任一且該種晶片組係設計成爲相容 (請先閱讀背面之注意事項再蟑'"本頁) 其餘部份，尤其是CPU 1〇1。_或更多之核心運輯晶片， 例如展示系'統之晶片112 ’ -般是，.位址與系統控制器頻繁 型"而一或更多之核心邏輯晶片，例如圖丨之晶片ii4，是I, 資料頻繁型”。位址頻繁型核心邏輯晶片112通常：利用 CPU匯流排102之位址路徑來界接cpu 1〇1 ;维持快取記憶 體，包含快取記憶體標籤，集合關聯型快取記憶體標籤與 確保快取記憶體一致性所必需之其他資料；執行快取記憶 體’’匯流排偵察 '產生系統記墘體之DRAM或快取記憶體 所需之控制信號；並控制一般资理異動。資料頻繁型晶片

1 14通常；利用CPU匯流排102之資料路徑來界接CPU i J ;發出循環結束回應給位址晶片1 1 2或CPU 10 1 ;如果運作 之循環未完成則可中止該等運作；並仲裁匯流排1 〇2之資 料路徑。 經濟部中央標準局員工消費合作社印装 CPU 101可直接或經由一外部（L2)快取記憶體n5來與核 心邏輯103進行通訊。L2快取記憶體11 5可爲例如256千位 元組之快速SRAM裝置。値得注意的是CPU 101也可包含板 上（L1)快取記憶體，通常可多達16千位元組。 顯示控制器104可爲許多可購得之VGA顯示控制器之任 一。例如’顯示控制器104可爲Xirrus Logic CL-GD754x系 列顯示控制辱之一。此種控制'器之結構與運作説明於CL-GD754xApplicationBook，Revl·0， 11 月 22 日， 1994， 與(：[-GD7542 LCD VGA Controller Preliminary Data Book, Rev. -10 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 經濟部中央標準局員工消费合作社印裝

^^1308661 五、發明説明（8 1_〇_2, 1994年6月，而且以上二書皆可自CirrusL〇gicinc Fremont ’加州，取得而在此提及該二書以供參考。類示 控制器104可經由核心邏輯ι〇3自cpu 101或者經由cpu本 地匯流排102直接自CPU 1 〇 1接收資料，指令及/或位址。 資料’指令，與位址是經由核心邏輯1〇3來在顯示控制器 104與系統記憶體105之間互換。另外，位址與指令可經由 一本地匯流排來在核心邏輯1 03與顯示控制器1 〇4之間互換 而該本地匯流排可爲例如一 PCI本地匯流排。通常，顯示 控制器104控制螢幕復新，執行有限數目之圖形功能^ Z 如畫線，構成多邊形，彩色空間轉換，顯示資料内插與伸 縮與視訊流線化，並且處理其他行政雜務，例如功率管理 。最重要的是’顯示控制器104在螢幕復新期間控制像素 資料自框緩衝器108轉移至顯示單元1〇7並在顯示資料更新 期間界接CPU 101與框緩衝器108。視訊資料可直接輸入至 顯示控制器104。 數位至類比轉換器！ 06接收來自控制器！ 〇4之數位資料並 輸出類比資料以驅動顯示107做爲回應。在展示之實例中 ，DAC 106與顯示控制器104整合於單—晶片之上。視系統 100足特定建構而定，DAC 106也可包含一彩色調色盤， YUV至RGB格式轉換電路，及/或丫_伸縮電路，而以 上只是其中一些選擇。顯示丨〇7-可爲例如CRT單元，液晶 顯示，場致f光顯示，電漿顯〜示：，或利用多個像素來顯= 影像於一勞幕之其他種類的顯示裝置。也應注意的是在其 他實例中，，，顯示"丨07可爲另一種輸出裝置，例如雷射印 _ - 11 - 本紙浪尺度適用中g國家標準（CNS )八4規格（2mx 297公姿） ----------裝------訂------東L.--- (請先¾讀背面之注意事項再^¾本頁) 308661 ；7 w Β7 經濟部中央標隼局員工消費合作社印裝 五、發明説明（9 ) 表機或類似之文件觀看/列印裝置。 系統10 0之資料路徑會隨备每一設計而改變。例如’系 統100可爲”64-位元"或"72-位元'1系統。假設，爲了討論方 便起見，選擇一 64-位元系統。則，每一資料連結，包括 CPU匯流排102與PCI匯流排1 16之資料路徑，經由核心邏 輯103通往系統記憶體109與顯示控制器1〇4之資料路徑， 與顯示控制器104及框緩衝器108之間的資料連結，皆是64 位元寬。應注意的是位址連結會視記憶體之大小與例如支 援資料位元組選擇，錯誤偵測更正，與虛擬記憶體運作之 需要等因素而定來改變。在今日_之典型CPU處理器系統中 ’ CPU匯流排102與PCI匯流排li6之位址部份的宽度一般 是3 0位元之數量級。 圖1B是本發明之原理適用之另一系統架構。在此範例中 ’記憶體105是一 ”統一 ”記憶體系統，因爲系統記憶體109 與框緩衝器108共同位於單一積體電路或積體電路庫之上 。此不同於框緩衝器是與系統記憶體分離而單獨存在並經 由顯示控制器界接系統之其餘部份的該等系統。系統記憶 體109再一次最好是一傳統系統記憶體且該記憶體在CPU 101之指揮下依照執行各種處理功能與應用程式之所需來 儲存資料’位址，與指令。如同傳統之系統，框緩衝器 108儲存產生所要求之影像於顯亲單元1 〇7之螢幕所需的像 素資料。 、. * 圖2是實現本發明之原理之一多庫單晶片記憶體裝置2〇〇 的功能方塊圖。在圖2所展示之實例中，包含X個庫201， -12- 本紙張尺度適用中國國家標準（CNS ) A4規格（2l〇x 297公釐） (請先閱讀背面之注意事項再^¾本頁 308661 A 7 B7 五、發明説明（1〇 ) 其中X是一大於或等於2之正整數。爲了討論方便起見，假 設記憶體200包含16個庫20 1(亦即X等於16)。 每一庫20 1包含一配置成爲Μ列與N行之記憶體細胞陣列 202。例如，如果每一陣列202包含4百萬位元組（32百萬位 元），則一可能之配置是4千列乘8千行。在較佳之實例中 ，每一陣列202是利用動態隨機存取記憶禮（DRAM)細胞來 建造，雖然可使用其他種類之資料儲存裝置之另一實例， 例如靜態隨機存取記憶體（SRAM)細胞或鐵電性隨機存取 i己憶趙（FRAM)細胞。每一庫201進一步包含傳統之列解碼 器電路203，感測放大器電路204，與行解碼器電路205。 列解碼器電路203耦接至相關於鈿胞陣列202之Μ列之每一 列的字組線並選擇一列以回應一列位址字組而該列位址字 組受到接收並儲存於位址緩衝器/鎖存器206。 感測放大器204耦接至相關於每一陣列202之Ν行之每一 行的位元線。感測放大器204利用傳統之差動式感測技術 來感測沿一選定列之資料。行解碼器205選擇存取（亦即讀 取或寫入）沿選定列之Ρ個細胞以回應受到接收並鎖存於位 址緩衝器/鎖存器2 0 6之行位址位元。例如，如果給定庫 201是組織成爲一（"乘32”）裝置，則Ρ等於32且對於每一行 位址存取沿選定列之一 32位元位置。經由行解碼器205與 感測放大器204來自記憶體200以-外之存取最好是經由一 ρ_ 位元寬之資料®流排2〇8來實施^若要獲得基本DRAM結構 與運作之更詳細説明，請參考Sunaga等人之論文"DRAM Macros For ASIC Chips," IEEE Journal of Solid State _ - 13- (〔〜5)戌4規格（210<297公釐） -----------种衣------iT------Φ • I ' (請先聞讀背面之注意事項再4---1、本頁) M濟部中央橾準局員工消费合作社印製 經濟部中央標準局員工消費合作社印袋 308661 五、發明説明（ _Qi_rcuits，Volume 30, Number 9, 1995 年 9 月，而在此提及該 論文以供參考。 根據本發明之原理，每一庫201進一步包含一内容可定 ........ 址型記憶體細胞陣列（CAM) 207。下文將連同圖3來進一步 加以討論，每一内容可定址型記憶體細胞陣列2〇7包含一 些用以比較展現於庫選擇匯流排2 1 〇之庫選擇位元BNKSL 的CAM細胞。如果庫選擇匯流排21〇之庫選擇位元BNKSL 匹配儲存於一給定CAM陣列207之位址位元（比較元）’則 該CAM陣列207之匹配線211致能對應之位址緩衝器/鎖存 206且展現於位址匯流排2〇9之列與行位址位元輸入至並鎖 存於該位址緩衝器/鎖存器2〇6。-然後可經由對應之列解碼 器203與行解碼器205以一，J^—芝式來執行對於對應之細胞 陣列202的資料存取。 复ϋ舊ϋ在系統啓動之時由作業系統利用CAM字組 線2 12來寫入每一CAM陣列2〇7，而下文將對此進一步加以 討論。在較佳實例中，其中一次只能存取一庫2〇1，一組 獨特之位址位元寫入每一 cam陣列207以供對應記憶體陣 列202之獨特辨識（定址），雖然本發明之原理並未受限於此 種實例。例如，在其他實例中’多個庫2〇1可使得袒遇冬 位址位元寫入於他們對應之CAM陣列20 1。在此種情形之 下’多個陣列202服務資料匯流排2〇8。在展示之實例中， 記憶體200之寿一 CAM陣列2〇7-具備—CAM選擇線2 12(總共 有X條CAM選擇線212)。 在展不之實例中，經由輸入/輸出電路213接收R個庫選 • 14 -_ 本紙乐尺度適用中國國家標準（CNS) A4規格（2H)X 297公釐） ---------种衣------1T------京 ' ..Μ· • I. (請先閱讀背面之注意事項再楨氕本頁) 8(ΒΒΒ5®βΐ 308661 五、發明説明（12 ) 擇位元BNKSL。在一存取（亦即對於對應陣列202之讀取或 寫入）期間，庫選擇位元BNKSL選擇要存取之庫201。在對 於一給定CAM陣列207之寫入期間，匯流排209之庫選擇位 元BNKSL表示要寫入對應於作用之CAM選擇線212之CAM 陣列207的比較元。在一 CAM陣列寫入期間要加以致動之 CAM選擇線2 1 2受到選擇以回應經由輸入/輸出電路2 1 3所 接收之選擇信號CAMSL。 數目R表示庫選擇匯流排210之線數目。所接收之庫選擇 位元BNKSL之數目與CAM選擇位元CAMSL之數目是記憶 體200之給定實例之庫201數目的，函數。在展示實例中， 其中使用16個庫201，R等於4,-因爲在一陣列存取運作期 爲要窝入一對應之CAM陣列207或一庫選擇而自1 6庫中挑 選一庫需要4位元，同樣地，每一 CAM陣列包含R個内容可 定址型記憶體細胞以儲存4位元來與4個接收之庫選擇位元 相比較。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再"马本頁) 輸入/輸出電路213也包含傳統之資料輸入/輸出緩衝器與 鎖存器，頁模態遞增電路以產生行位址來進行對於一選定 庫2 1 0之細胞陣列202的頁模態存取，時脈產生電路與功率 配送電路。在較佳實例中，位址是利用位址輸入ADD 0 -ADD—Y自一多工型位址匯流排所接收以回應一列位址選通 訊號（/RAS)與一行位址選通信€(/CAS)。資料是經由資料 接腳DQ 0 -D.Q Z來輸入與輸出 >以回應一作用之寫入致能信 號（Wlj且資料是經由資料埠/輸出DQ 0 -DQZ來輸出以回應 一輸出致能信號。 _-15 -_ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 308661 A7 B7 五、發明説明（13 ) ' 圖3是一典型CMOS内容可定址型記憶體（CAM)細胞3〇〇陣 列對之更詳細功能方塊圖。CAM細胞300是利用一6-電晶 體（6T) SRAM細胞來加以建造，以31〇來表示；與一對比Z 器（XNOR間），以302與303來表示，在較佳實例中，每一 CAM陣列207是一單一列之線性陣列，CAM細胞3〇〇之每一 列相關於通往對應之位址緩衝器/鎖存器2〇6之一 CAM選擇 線212與一庫致能線211。比較器3〇6與3〇7以一佈線或配置 獲得耦接’連同沿相同列通往相關之致能線2丨丨的任何其 他CAM細胞300。細胞300之每一行耦接至庫選擇匯流排 2 10之一對應線與該線所承載之育料的補數。在展示之實 例中’互補之資料是藉由反相器-3 〇4來獲得。 在對於一給定CAM細胞300之寫入期間’對應之cam選 擇線212上拉至高位準且要寫入之資料展現於庫選擇匯流 排2 10之相關線。位址匯流排209之每一線的資料爲對應 CAM細胞300的SRAM細胞301所鎖存。在一讀取期間， CAM選擇線2 12再度上拉至高位準且鎖存於sram細胞30 1 之資料展現於庫選擇匯流排209之對應線上。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之：^意事項再^為本頁) 在一比較期間，要比較之位址受驅動至庫選擇匯流排 2 10之對應線。如果與鎖存於該陣列之每一 sram細胞301 之資料相匹配。則比較器302與303之電晶體維持關閉且因 此不會下拉致能線2 11至低位準：致能線2 1 1繼續漂浮在高 位準。如果碎陣列之任一細胞、出現不匹配，則比較器3〇2 與3 0 3之電晶體開啓且致能線2 1 1被拉至邏輯〇。換句話說 ，在該陣列组態中’若要一給定陣列207之致能線維持在 -16- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 308661 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（14 ) 邏輯一，則匯流排209之所有線之位址必須匹配一 CAM陣 列207之所有對應細胞的資料。 圖4描寫實現本發明之原理之單一庫（陣列）記憶體裝置 400。記憶體400包含一 Μ行乘N列之記憶體細胞陣列40 1。 列解碼器電路402，感測放大器403，與行解碼器404。如 前文連同圖2之實例所討論，列解碼器電路402，感測放大 器403，與行解碼器404允許對於細胞陣列40 1以内之位置 的存取以利用一傳統方式來回應一列與行位址。 在記憶體裝置400之較佳實例中，列與行位址是自一多 工型位址匯流排（未加以展示）所_接收以回應/RAS與/CAS信 號。該等位址選擇生通過位址緩衝器/放大器405與一位址 鎖存器406，而位址緩衝器/放大器405與一位址鎖存406皆 耦接至一 CAM細胞陣列407之致能線2 1 1。最好，CAM細胞 陣列407之結構與功能類似於前文連同圖3所討論之該等結 構與功能。在此種情形之下，當寫入CAM細胞陣列407之 位址位元匹配所接收之位址（庫選擇）位元BNKSL 0 - BNKSL R時，匹配線420是置於一作用狀態而此使得緩衝 器/放大器405與位址鎖存器406以管線化方式傳送列與行 位址至列解碼器402與行解碼器404。 用以接收CAM陣列選擇位元CAMSL 0 -CAMSL R之輸入 或接腳數目R以及用以接收庫選—擇位元BNKSL之輸入或接 腳數目R是視記憶體400之可能'系 '統應用程式而定來加以選 * . - 擇。例如，假設一系統記憶體要利用4記憶體裝置400來建 造且該等記憶體裝置400之每一裝置可個別加以選擇。在 _- 17 -_ 本紙伕尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 請 先 閱 ή 背 意 事 項 再 填 t 未 頁 308661五、發明説明（15 A7 B7 經濟部中央標準局員工消費合作社印製 此種情形之下，使用4接腳或輸入以接收CAM陣列選擇位 儿來讀取與寫入位址位元於CAM陣列4〇7且使用4輸入與接 腳來接收庫選擇位元。 控制信號，例如/RAS與/CAS，與時脈，如果記憶體4〇〇 是建造成爲一同步裝置則包含任何主時脈，是經由放大器 408來接收且是由時脈產生器4〇9用以產生使得列與行位址 官線化通過位址鎖存器406所必需之時脈。位址鎖存器406 可爲例如一個三相位址鎖存器，而三相位址鎖存器在本技 術領域爲眾所知。 記憶雜400也包含傳統之讀取與寫入電路以與細胞陣列 401經由行解碼器404互換資料。-寫入路徑包含一輸入緩衝 器4 10以接收來自資料接腳或輸入dq 0 _Dqz之資料與一輸 入鎖存器411以鎖存資料來傳送至行解碼器4〇4。輸入放入 器八緩衝器410是由經由介面412所接收之一傳統寫入致能 (/WE)信號來加以致能。讀取路徑包含讀取放大器4丨3，輸 出鎖存器414’與輸出放大器/鎖存緩衝器415。輸出放大 器/鎖存緩衝器4 15是由經由介面416所接收之一傳統輸出 致能信號（/OE)來加以致能。 實現本發明之原理的記憶體裝置，例如記憶體裝置200 與記憶雜裝置400，可用於許多應用之任一應用，且該等 應用需要個別之庫或裝置選擇Γ例如，考慮圖1A所展示之 系統1 00的傳碑系統記憶體1 〇5~。.在此種情形之下，如果快 取記憶體1 1 5需要再載入，則核心邏輯1 〇3傳送一新列位址 至系統記憶體105，連同庫選擇位元BNKSL。最好列位址 (請先閲請背面之：庄意事項再楨兮本頁 -裝 訂 東 -18 木紙乐尺度適用中國國家標準（（；>^)厶4規格（210>< 297公釐） A7 A7 經濟部中央標準局員工消費合作社印製 五、發明説明（16 位元與庫選擇位元皆是在RAS之下降邊緣獲得輸入。如果 使用一多重庫記憶體200則傳送庫選擇位元至所有庫2〇1， 而如果使用-彡重裝置記憶體，則傳送庫選擇位元至所有 裝置400。一旦對應之CAM陣列匹配庫選擇位元，則該列 位址受到輸入並鎖存於相關之位址鎖存器。一旦此出現時 ，所要之行位址焚到輸入及鎖存以回應/CAs。然後經由核 〜邏輯103來執行對於快取記憶體丨丨5所需之資料的存取。 在頁模態中，經由選定（作用）之庫2〇1或記憶體2〇4在内部 產生頰外之行位址。 本發明之原理也可應用於圖丨A之傳统處理系統或圖丨丑之 ’’’先框緩衝器系統之系統記憶體1 0 5與框緩衝器1 〇 8的直接 疋址。例如，如果使用一多重庫裝置200，則寫入於CAM 陣列207之庫選擇位元，或者如果使用單一陣列裝置，則 寫入CAM陣列407之庫選擇位元，可受到選擇以辨識該等 庫爲系統記憶體或框緩衝器記憶體。然後，若要存取一给* 疋圮憶體，CPU 1 〇 1與核心邏輯丨03只要產生適當之庫選擇 位元BNKSL。 雖然本發明與其之優點已詳細加以説明，應可理解不脱 離本發明之精神與範圍之下可實施各種變更，置換與更動 而本發明之精神與範疇是由附加之申請專利範圍來定義。 -19 - (2j〇X 297公釐） ； 抑衣------1T------¾ (請先閱讀背面之注意事項再^本f' )

Claims (1)

1. 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 1. 一種記憶禮，該種記憶體包含： 一可定址型記憶體細胞之陣列； 一内容可定址型記憶體細胞，該内容可定址型記憶體 細胞是用以比較一接收之選擇位元與一儲存之選擇位元 並致能對於該等記憶體細胞之受到定址之記憶體細胞的 存取做爲回應。 2. 根據申請專利範圍第1項之記憶體，其中當該接收之選 擇位元匹配該儲存之選擇位元時該内容可定址型記憶體 細胞致能對於該等記憶體細胞之該等受到定址之記憶體 細胞的存取。 3. 根據申請專利範圍第1項之記-憶體，其中該記憶體細胞 陣列包含一動態隨機存取記憶體細胞之陣列。 4. 根據申請專利範圍第1項之記憶體，其中該記憶體細胞 陣列包含一靜態隨機存取記憶體細胞之陣列。 5. 根據申請專利範圍第1項之記憶體，且該種記憶體進一 步包含： 一用以選擇該陣列之該等記憶體細胞之一列以回應一 列位址的列解碼器； 一用以存取沿一該選定列之該等選定細胞以回應一行 位址的行解碼器；及 由該内容可定址型記憶體細'胞來致能以傳送該等位址 至該等列與行解碼器之電路、· • . - 6. 根據申請專利範圍第5項之記憶體，其中用以傳送該等 位址之該電路包含一位址鎖存器。 -20- (請先閲讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（C\S ) Λ4規格（210X29?公釐） 卿鮮1 308661 六、申請專利範圍 αΓ Β8 C8 D8 經濟部中央標準局員工消費合作衽印 •根據申請專利範圍第5項之記憶體 位址I孩電路包含一位址緩衝器。 8·根據申請專利範圍第1項 形 己L'體，其中該内容可定址 ^•«己憶體細胞包含： —用以儲存該儲存之選擇位元的鎖存器；及 用以比較$儲存I選擇位元與該接收之位元的邏輯 閘。 9·—種•憶體m該種記憶體次系统包含： 記憶體細胞之第一與第二陣列： 一用以選擇性存取該第一陣列，之該等細胞之一些細胞的 第一定址電路； - 用以選擇性存取該第二陣列之該等細胞之一些細胞的 第二定址電路； 用以儲存相關於該第一記憶體細胞陣列之第一庫選擇 位疋的至少一第一内容可定址型記憶體細胞’該第一内 容可定址型記憶體細胞比較該儲存之第一庫選擇位元與 一接收之庫選擇位元而且如果匹配則致能該第—定址電 路；及 用以错存相關於該第二記憶體細胞陣列之第二庫選擇 位元的至少—第二内容可定址型記憶體細胞，該第二内 谷可定址型記憶體細胞比較該儲存之第二庫選擇位元與 一接收之年選擇位元而且如、果.匹配則致能該第二定址電 路。 10.根據申請專利範圍第9項之記憶體次系統，其中該記憶 其中用以傳送該等 (請先閔讀背面之注意事項再填寫本頁} -裝. --0 -21 本紙秩尺度家標準（CNS ) ‘4视格（2ΐσχ297公釐） αΓ Βδ C3 ·，D8 308661 — 六、申請專利範圍 體次系統是製作於單一晶片之上。 11.根據申請專利範圍第9項之記憶體次系統，其中該第一 定址電路包含： 一用以選擇該第—陣列之一列以回應—列位址的列解 碼器 一用以存取沿一該選定列之該等選定細胞的行解碼器 :及 用以選擇性傳送列與行位址至該等列與行解碼器之電 路’該電路是藉由自該第一内容可定址型記憶體細胞所 接收之一 號來加以致能。 12. 根據申請專利範圍第9項之記-憶體次系統，其中該第二 定址電路包含： 一用以選擇該第二陣列之一列以回應—列位址的列解 碼器； 一用以存取沿一該選定列之該等選定細胞的行解碼器 :及 用以選擇性傳送列與行位址至該等列與行解碼器之電 路，該電路是藉由自該第二内容可定址型記憶體細胞所 接收之一信號來加以致能。 13. 根據申請專利範圍第1 1項之記憶體次系統，其中用以傳 送位址之該電路包含一位址緩衝器與一鎖存器。 14. 根據申請專利範圍第1 2項之、記憶體次系統，其中用以傳 送位址之該電路包含一位址緩衝器與一鎖存器。 15. 根據申請專利範圍第9項之記憶體次系統，其中該至少 -22- T 度適用中围國家縣（CNS )人4聽· ( 210X297公掩 ---J---_----------IT (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 ^8 8 8 8 ABCD 308661 六、申請專利範圍 一第一内容可定址型記憶體細胞包含： 一用以儲存一該第一庫選擇位元之鎖存電路； Ί | , 訂 (請先閲讀背面之注意事項再填寫本頁) 用以比較該第一庫選擇位元與一接收之庫選擇位元的 至少一互斥NOR閘；及 一棋接至該互斥NOR閘以輸出一該致能信號至該第一 定址電路的致能線。 16.根據申請專利範圍第9項之記憶體次系統，其中該至少 一第二内容可定址型記憶體細胞包含： 一用以儲存一該第二庫選擇位元之鎖存電路； 用以比較該第二庫選擇位元-與一接收之庫選擇位元的 至少一互斥NOR閘：及 - 一耗接至該互斥NOR閘以輸出一該致能信號至該第二 定址電路的致能線。 π. —種體裝置，該種記憶體裝置包含： 一位址匯流排； 一庫選擇匯流排；及 多個i己憶體庫，每一記憶體庫包含： 一包含許多列與許多行之記憶體細胞的陣列； 用以存取該陣列以内之選定細胞的列與行解碼器； 經濟部中央標隼局員工消費合作社印製 用以耦接展現於該位址匯流排之位址至該等解碼器 以回應一致能信號之電路：-及 一内容可定址型記憶體細胞之陣列，該陣列是用以 比較儲存之庫選擇位元與展現於該庫選擇匯流排之庫 選擇位元且當匹配出現時產生該致能信號。 -23- 表紙張尺度適用中國國家標隼（CNS ) M規格（210X297公t〉

   經濟部中夬標準局員工消费合作社印製 ，:請專利n圍第i 7項（€憶體裝置，且該記憶體裝 I ,多個内容可定址型記憶體選擇線，一該選擇線是 、'—送彳5號至内容可足址型記憶體陣列之該等陣列 —相關以寫人展現於該庫選擇a流排之庫選擇位 义於該相關陣列。 ，據申4專利範固第丨7項之記憶體裝置，其中每一該内 谷可定址型記憶體細胞包含： —用以儲存一該庫選擇位元之鎖存電路： 用以比較該儲存之庫選擇位元與一接收之庫選擇位 元的邏輯閘；及 —耦接至該互斥nor閘以輸出一該致能信號之致能線 〇 20·根據申請專利範圍第1 9項之記憶體裝置，其中該鎖存電 路包含一 SRAM細胞。 21.根據申請專利範圍第1 9項之記憶體裝置，其中該邏輯閘 包含一互斥OR間。 22· —種用以定址一記憶體系统之方法，該記憶體系統包含 一 3己憶體細胞庫與相關之定址電路，該庫相關於至少一 内容可定址型記憶體細胞，該種方法包含下列步驟： 儲存一位元於内容可定址型記憶體細胞以辨識該庫； 傳送一庫選擇位元至内容可—定址型記憶體細胞； 在内容可定址型記憶體細、胞.比較儲存之位凡與傳送之 * . - 位元：且 當儲存之位元匹配傳送之位元時致能對於涊陣列之選 -24- ___-__ 本紙掁尺度適用中國國家標準（CNS ),.以規格（Ή〇 >口97公釐） ---：----Ί裝------訂------1 (請先閱讀背面之注意事項再填寫本頁) 3〇866j &、申請專利範圍 -8888 ABCD 經濟部中央標準局員工消费合作社印$L 夂細胞的存取。 23·根據申請專利範圍第2 2項之方法，其中對於該庫之選定 細胞之存取是由傳送至定址電路之列與行位址來加以控 制且該種方法進一步包含下列步骤： 接收一針對該陣列之一選定列的列位址與一用以傳送 至内容可定址型記憶體細胞之位元以回應一列位址選通 信號；及 接收一行位址以存取選定列之選定細胞以回應一行位 址選通信號。 24. 根據申請專利範園第2 2項之方法，其中該庫包含置於單 一晶片之多個庫之一庫且用以傳送之該步驟包含用以傳 送一庫選擇位元至多個庫之步驟。 25. 根據申請專利範圍第2 2項之方法，其中該庫包含置於離 散裝置之多個庫之一庫且用以傳送之該步驟包含用以傳 送一庫選擇位元至該等離散裝置之每/離散裝置之步驟 〇 26. 根據申請專利範圍第2 2項之方法，其中該定址電路包含 一位址鎖存器且用以致能之該步驟包含致能一針對選定 細胞之位址輸入至位址鎖存器的步驟。 27. 根據申請專利範園第2 2項之方法，其中該定址電路包含 一位址緩衝器且用以致能之該步驟包含致能位址緩衝器 之步驟。 、- --------；---「裝-- (請先閱讀背面之注意事項再填寫本頁) -25- 度適用中國ΐ家標準（CNS ) A4現格（21〇ίΤ97公釐