JP4033948B2 - カラーパレット用ｒａｍおよびｄ／ａコンバータ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は，カラーパレットＲＡＭおよびＤ／Ａコンバータに係り，特にグラフィックス用のカラーパレットＲＡＭおよび電流出力型Ｄ／Ａコンバータに関するものである。
【０００２】
【従来の技術】
従来のカラーパレットＲＡＭの概略的な回路図を図２４に示す。図２４に示すように，従来のカラーパレットＲＡＭ１０には，カラーデータを記憶するＲＡＭ１１と，アドレス入力端子から入力されるアドレスを保持し，ＲＡＭ１１へ出力するアドレスレジスタ１２が設けられている。アドレスレジスタ１２は，クロックパルスＣＬＫの立上がりで入力アドレスを保持し，ＲＡＭ１１へ出力する。そして，ＲＡＭ１１はアドレスレジスタ１２から出力されるアドレスに対応するカラーデータを，次のクロックパルスＣＬＫの立上がりで出力する構成となっていた。
【０００３】
また，従来のグラフィックス用電流出力型Ｄ／Ａコンバータの概略的な回路図を図２５に示す。なお，図２５の例では，Ｄ／Ａコンバータが４ｂｉｔ分解能を有しているものとする。図示のように，カラーデータ入力端子から４ｂｉｔのカラーデータがデータレジスタ２３のＤ［０：３］端子に入力され，データレジスタ２３のＯＵＴ［０：３］端子から出力される信号は，デコーダ２２のＤ［０：３］端子に入力される。デコーダ２２のＳＥＬＥＣＴ［０：１４］端子から出力されるデコード信号は，電流変換回路２１のＳＥＬＥＣＴ［０：１４］端子に入力され，電流変換回路２１のＡＮ＿ＯＵＴ端子から出力される信号がＤ／Ａコンバータ出力信号となる。また，ＣＬＫ入力端子からデータレジスタ２３およびデコーダ２２にクロックパルスＣＬＫが入力される。
【０００４】
電流変換回路２１は，入力カラーデータを電流に変換し出力する回路であるが，その回路図を図２６に示す。図２６に示すように，電流変換回路２１内部には，一定の電流を出力する電流出力回路ＣＯＣが複数個，例えば１５個設けられており，入力カラーデータに相当する数の電流出力回路ＣＯＣがデコーダ２２からのＳＥＬＥＣＴ信号によって選択され，ＳＥＬＥＣＴ信号によって選択された電流出力回路ＣＯＣからの出力電流の合計が電流変換回路２１のＡＮ＿ＯＵＴ端子から出力され，Ｄ／Ａコンバータからの出力信号となる。
【０００５】
また，電流出力回路ＣＯＣの一例を示す回路図を図２７に示す。図２７に示すように，電流出力回路ＣＯＣは，ＰＭＯＳトランジスタ３０ａとＰＭＯＳトランジスタ３０ｂによって構成される一定の電流を出力する電流源３０を備え，デコーダ２２からのＳＥＬＥＣＴ信号に基づいて電流源３０からの出力電流をスイッチング素子（ＰＭＯＳトランジスタ３１およびＰＭＯＳトランジスタ３２）によってＩ＿ＯＵＴ端子から出力するか，グランドに放出するかを切り換える構成となっている。
【０００６】
かかる構成を採用した理由は，ＳＥＬＥＣＴ信号に基づいて，電流源３０を動作／停止となるように制御した場合には，電流源３０が停止状態から動作状態に切り替わる際に，電流源３０からの出力電流が安定するまでに時間が掛かるため，高速でＤ／Ａコンバータを動作させるためには，電流源３０から常に一定の電流を出力している必要があるためである。
【０００７】
次に，図２５に示すＤ／Ａコンバータの動作について，図２８を参照しながら説明する。図２８には，図２５の回路図のタイミングチャートが示されている。図２８に示すように，カラーデータ入力端子からカラーデータ“００００”が入力されると，ＣＬＫの次の立上がりでデータレジスタ２３は，カラーデータ“００００”を保持し，デコーダ２２に出力する。次に，デコーダ２２は，ＣＬＫの次の立上がりで，データレジスタ２３から出力されるカラーデータに基づき電流変換回路２１内部の電流出力回路ＣＯＣを選択するＳＥＬＥＣＴ信号を出力する。
【０００８】
ここで，カラーデータ入力端子からカラーデータ“００００”が入力されると，デコーダ２２のＳＥＬＥＣＴ［０：１４］端子から出力される信号は“００００ｈ”となり，図２６における電流変換回路２１内部の電流出力回路ＣＯＣはいずれも選択されず，Ｄ／Ａコンバータのアナログ出力端子から出力される電流は０レベルとなる。
【０００９】
これに対して，カラーデータ入力端子からカラーデータ“０００１”が入力されると，デコーダ２２は，ＳＥＬＥＣＴ［０：１４］端子からカラーデータ“０００１”に相当する“０００１ｈ”の信号を出力するので，電流変換回路２１内部の電流出力回路ＣＯＣ［１］が選択され，アナログ出力端子から出力される電流は１レベルとなる。
【００１０】
同様に，カラーデータが”００１０”の場合には，ＳＥＬＥＣＴ［０：１４］端子から出力される信号は“０００３ｈ”となり，電流出力回路ＣＯＣ［１］と電流出力回路ＣＯＣ［２］の２つが選択されるので，アナログ出力端子から出力される電流は２レベルとなる。
【００１１】
また，カラーデータが“１０００”の場合には，ＳＥＬＥＣＴ［０：１４］端子から出力される信号は”００ＦＦｈ”となり，電流出力回路ＣＯＣ［１］から電流出力回路ＣＯＣ［８］までの８つが選択されるので，アナログ出力端子から出力される電流は８レベルとなる。
【００１２】
また，カラーデータが“１１１１”の場合には，ＳＥＬＥＣＴ［０：１４］端子から出力される信号は“７ＦＦＦｈ”となり，全ての電流力回路が選択されるので，アナログ出力端子から出力される電流は１５レベルとなる。
【００１３】
なお，選択されない電流出力回路ＣＯＣは，前述したように電流出力回路ＣＯＣ内部の電流源３０の動作が停止するのではなく，電流源３０の出力電流はグランドに放出されている。
【００１４】
以上のように，従来の電流出力型Ｄ／Ａコンバータでは，データレジスタ２３とデコーダ２２と電流変換回路２１が設けられ，クロックパルスの立上がりでデータレジスタ２３は入力カラーデータを保持し，デコーダ２２へ出力していた。そして，次のクロックパルスの立上がりで，デコーダ２２はデータレジスタ２３からの出力カラーデータに応じて，電流変換回路２１へＳＥＬＥＣＴ信号を出力し，電流変換回路２１は，デコーダ２２からのＳＥＬＥＣＴ信号に基づいて電流を出力する構成となっていた。
【００１５】
【発明が解決しようとする課題】
しかしながら，上記のように構成された従来のカラーパレットＲＡＭでは，同一の入力アドレスが連続し，カラーパレットＲＡＭからの出力データが変化しない場合であっても，ＲＡＭ１へはクロックパルスが供給されているために，ＲＡＭ１ではプリチャージ等の動作が継続的に行なわれており，かかる動作が消費電力増加の原因となっており，低消費電力化の要請に反するものであった。
【００１６】
また，上記構成の電流出力型Ｄ／Ａコンバータでは，電流出力回路ＣＯＣ内部の電流源３０を安定状態とするために，デコーダ２２によって選択された電流変換回路２１内部の電流出力回路ＣＯＣは，Ｉ＿ＯＵＴ端子から電流を出力するように構成されているが，同時に，選択されていない電流出力回路ＣＯＣは出力電流をグランドに放出する構成となっており，入力カラーデータに依らず，全ての電流出力回路ＣＯＣ内部の電流源３０からは定常的に電流が流れているため，かかる動作についても消費電力増加の原因となっており，低消費電力化の要請に反するものであった。
【００１７】
本発明は，従来のカラーパレットＲＡＭが有する上記問題点に鑑みて成されたものであり，同一のアドレスが入力された場合には，ＲＡＭをディスエーブル状態にして，プリチャージ動作などによって消費される電流を抑えることが可能な，新規かつ改良された低消費電力型のカラーパレットＲＡＭを提供することを目的としている。
【００１８】
さらに本発明の別の目的は，電流変換回路内部の電流出力回路の動作／停止を効果的に制御することにより，不選択時には電流出力回路を停止しておき，選択時には電流出力回路を事前に動作させて安定した出力電流を確保することが可能な，新規かつ改良された低消費電力型のＤ／Ａコンバータを提供することである。
【００１９】
さらに本発明の別の目的は，汎用性に優れるとともに，動作周波数の高速化にも対応可能であり，しかも回路規模を拡大することなく，特に同一のカラーデータが連続する場合に消費電力を効果的に抑えることが可能な，新規かつ改良されたグラフィック用電流出力型Ｄ／Ａコンバータを提供することである。
【００２０】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，カラー情報を出力するカラーパレット用ＲＡＭが提供される。そして，このカラーパレット用ＲＡＭは，請求項１に記載のように，カラー情報を記憶するＲＡＭと，入力アドレスを保持し，前記ＲＡＭヘアドレスを出力するアドレスレジスタと，前記入力アドレスと前記アドレスレジスタが出力するアドレスを比較して，前記アドレスが一致した場合には一致信号を出力し，前記一致信号に基づいて前記ＲＡＭの動作を停止する比較回路を備えたことを特徴としている。
【００２１】
かかる構成によれば，例えば同色のピクセルが隣接する場合など，カラーパレットＲＡＭ上の同一アドレスへのアクセスが連続的に行われる場合には，ＲＡＭをディスエーブル状態にすることができるので，プリチャージ動作などによって消費される電流を抑えることが可能である。
【００２２】
また，請求項２に記載のように，前記比較回路からの一致信号に基づいて，アドレスレジスタ２の動作も停止するように構成すれば，ＲＡＭをディスエーブル状態とするのみならず，アドレスレジスタをも停止させることが可能なので，さらに一層，カラーパレットＲＡＭの消費電流を抑えることができる。
【００２３】
上記課題を解決するために，本発明の第２の観点によれば，ディジタル信号を電流値に変換するＤ／Ａコンバータが提供される。そして，このＤ／Ａコンバターは，請求項３に記載のように，ディジタルデータに応じた第１のデコード信号を出力するデコーダと，前記デコーダからの前記第１のデコード信号を保持して第２のデコード信号を出力するデコード信号レジスタと，前記デコーダからの前記第１のデコード信号と前記デコード信号レジスタからの前記第２のデコード信号の同じビット番号同士を加算し前記第１および第２のデコード信号と同じビット長の第３のデコード信号を生成するビット加算回路と，前記第３のデコード信号に応じて動作／停止状態を切り換える複数の電流出力回路を備え前記第２のデコード信号に応じて選択された前記電流出力回路に応じた電流値を出力する電流変換回路とを備えたことを特徴としている。
【００２４】
かかる構成によれば，選択されない電流出力回路は停止状態で待機するため，消費電流を抑えることができる。また，停止状態の電流出力回路が選択された場合であっても，実際に選択される１クロックパルス分先行して予め動作状態に切り換えることが可能であるため，電流出力回路からの出力電流が安定するまでの時間を確保することができる。
【００２５】
また，前記デコード信号レジスタは，請求項４に記載のように，複数段のデコード信号サブレジスタ群がカスケード接続されることにより構成され，前記ビット加算回路は，前記各デコード信号サブレジスタ群からの複数の前記第２のデコード信号と前記第１のデコード信号の同じビット番号同士を加算し，前記第３のデコード信号を生成するように構成しても良い。
【００２６】
かかる構成によれば，動作クロックの周波数が高速になっても，デコード信号サブレジスタ群を複数段カスケード接続することにより，任意のクロック分だけ先行して選択される電流出力回路を動作状態にすることが可能となり，装置の高速化にも対応することができる。
【００２７】
上記課題を解決するために，本発明の第３の観点によれば，ディジタル信号を電流値に変換するＤ／Ａコンバータが提供される。そして，このＤ／Ａコンバータは，請求項５に記載のように，入力された第１のディジタルデータを保持して第２のディジタルデータを出力するデータレジスタと，前記第２のディジタルデータに応じた第１のデコード信号を出力する第１のデコーダと，前記第１のディジタルデータと前記データレジスタからの前記第２のディジタルデータの大きさを比較して第３のディジタルデータを出力するデータ選択回路と，前記第３のディジタルデータに応じた第２のデコード信号を出力する第２のデコーダと，前記第２のデコード信号に応じて動作／停止状態を切り換える複数の電流出力回路を備え前記第１のデコード信号に応じて選択された前記電流出力回路に応じた電流値を出力する電流変換回路とを備えたことを特徴としている。
【００２８】
かかる構成によっても，選択されない電流出力回路は停止状態で待機するため，消費電流を抑えることができる。また，停止状態の電流出力回路が選択された場合であっても，実際に選択される１クロックパルス分先行して予め動作状態に切り換えることが可能であるため，電流出力回路からの出力電流が安定するまでの時間を確保することができる。
【００２９】
さらに，前記データレジスタは，請求項６に記載のように，複数段のデータサブレジスタ群がカスケード接続されることにより構成され，前記データ選択回路は，前記各データサブレジスタ群に入力される複数の前記第１のディジタルデータと前記各データサブレジスタ群から出力される複数の前記第２のディジタルデータ群とを比較するように構成することができる。
【００３０】
かかる構成によれば，動作クロックの周波数が高速になっても，データサブレジスタ群を複数段カスケード接続することにより，任意のクロック分だけ先行して選択される電流出力回路を動作状態にすることが可能となり，装置の高速化にも対応することができる。
【００３１】
さらに，電流変換回路は，２ⁿ（ｎ＝０，１，２，・・・）で重みづけられた複数の電流出力回路を備えるように構成すれば，電流変換回路の規模をより小さくすることができ，より消費電流を抑えることが可能となるとともに，Ｄ／Ａコンバータの占有面積をより縮小することができる。
【００３２】
さらに，本発明にかかるディジタル信号を電流値に変換するＤ／Ａコンバータは，請求項８に記載のように，前記ディジタル信号を複数のサブディジタル信号に分割し，前記各サブディジタル信号を，上記Ｄ／Ａコンバータと同構造を有する，複数のサブＤ／Ａコンバータにより所定のサブ電流値に変換してから合成するように構成しても良い。
【００３３】
【発明の実施の形態】
以下に添付図面を参照しながら本発明にかかるカラーパレットＲＡＭおよび電流出力型Ｄ／Ａコンバータの好適な実施形態について詳細に説明する。なお，以下の説明において，同一の機能構成を有する部材については同一の番号を付することにより重複説明を省略することにする。
【００３４】
（第１の実施形態）
まず図１および図２を参照しながら，本発明の第１の実施形態にかかるカラーパレットＲＡＭの構成および動作について説明する。
【００３５】
図１は，本発明の第１の実施形態にかかるカラーパレットＲＡＭ１００の概略構成を示す回路図である。図１に示すように，アドレスの入力端子は，アドレスレジスタ１０２のＤ端子と比較回路１０３のＢ端子に共通接続されている。アドレスレジスタ１０２のＯＵＴ端子は，ＲＡＭ１０１のＡＤＤＲＥＳＳ端子と比較回路１０３のＡ端子に接続される。そして，比較回路１０３のＥｑ端子は，Ｄ型フリップフロップ１０４のＤ端子に接続され，Ｄ型フリップフロップ１０４のＯＵＴ端子は，Ｄ型ラッチ１０５のＤ端子に接続され，さらにＤ型ラッチ１０５のＯＵＴ端子は，ＲＡＭ１のＣＥ端子に接続されている。
【００３６】
また，ＣＬＫの入力端子は，ＲＡＭ１０１のＣＬＫ端子と，アドレスレジスタ１０２のＣＬＫ端子と，Ｄ型フリップフロップ１０４のＣＬＫ端子と，Ｄ型ラッチ１０５のＧ端子にそれぞれ接続されている。
【００３７】
また，ＲＡＭ１０１のＤＡＴＡ端子は，データの出力端子に接続され，ＲＡＭ１０１の出力データがカラーパレットＲＡＭからの出力データとなる。
【００３８】
次に，図１に示すカラーパレットＲＡＭの動作について，図２に示すタイミングチャートを参照しながら説明する。図２に示すように，アドレスの入力端子からａｄｄｒｅｓｓＡが入力されると，ＣＬＫの次の立上がりで，アドレスレジスタ１０２は，ａｄｄｒｅｓｓＡを保持し，ＲＡＭ１０１と比較回路１０３へ出力する。ａｄｄｒｅｓｓＡが入力されたＲＡＭ１０１は，ＣＬＫの次の立上がりで，ａｄｄｒｅｓｓＡに格納されているカラーデータを出力する。
【００３９】
また，比較回路１０３の出力信号は，アドレスレジスタ１０２がａｄｄｒｅｓｓＡを出力した時点でアドレスの入力信号と一致するため，ハイレベルからローレベルと変化するが，アドレスの入力端子から次のａｄｄｒｅｓｓＢが入力されると，比較回路１０３の出力信号は再度ハイレベルとなる。
【００４０】
同様にして，ＣＬＫの次の立上がりで，アドレスレジスタ１０２から出力されるａｄｄｒｅｓｓＢがＲＡＭ１０１に入力されると，ＲＡＭ１０１はａｄｄｒｅｓｓＢに格納されているカラーデータを出力する。比較回路１０３においても，同様に，アドレスレジスタ１０２がａｄｄｒｅｓｓＢを出力した時点でアドレスの入力信号と一致するため，ハイレベルからローレベルと変化するが，アドレスの入力端子から次のａｄｄｒｅｓｓＣが入力されると，比較回路１０３の出力信号は再度ハイレベルとなる。同様にして，次に，アドレスの入力端子からａｄｄｒｅｓｓＣが入力されると，ＣＬＫの次の立上がりで，アドレスレジスタ１０２はａｄｄｒｅｓｓＣを出力し，比較回路１０３の出力信号はローレベルとなる。すると，ＣＬＫの次の立上がりで，ＲＡＭ１０１からはａｄｄｒｅｓｓＣに格納されているカラーデータが出力されるとともに，Ｄ型フリップフロップ１０４の出力信号はローレベルとなる。Ｄ型フリップフロップ１０４の出力信号がローレベルとなると，ＣＬＫの次の立下がりで，Ｄ型ラッチ１０５の出力信号はローレベルとなる。これによってＲＡＭ１０１はディスエーブル状態となり，出力信号を保持する。
【００４１】
次に，アドレスの入力端子からａｄｄｒｅｓｓＤが入力されると，比較回路１０３はハイレベルとなる。そして，ＣＬＫの次の立上がりで，アドレスレジスタ１０２はａｄｄｒｅｓｓＤを出力し，また，Ｄ型フリップフロップ１０４の出力信号はハイレベルとなる。Ｄ型フリップフロップ１０４の出力信号がハイレベルとなると，ＣＬＫの次の立下がりで，Ｄ型ラッチ１０５の出力信号はハイレベルとなり，ＲＡＭ１０１はイネーブル状態となって，ＣＬＫの次の立上がりで，ＲＡＭ１０１からａｄｄｒｅｓｓＤに格納されているカラーデータを出力する。
【００４２】
以上のように，本発明の第１の実施形態にかかるカラーパレットＲＡＭ１００によれば，同一のアドレスが入力された場合には，Ｄ型フリップフロップ１０４およびＤ型ラッチ１０５が機能して，ＲＡＭ１０１をディスエーブル状態とすることによって，ＲＡＭ１０１内部へのクロックパルスの供給が停止される。その結果，プリチャージ動作等によって消費される電流を抑えることができる。例えば，文書作成，表計算等のテキストベースのアプリケーションソフトウェアの場合には，同色のピクセルが隣接する確率が高いため，カラーパレットＲＡＭ上の同一アドレスヘアクセスする確率が高いので，本実施の形態にかかるカラーパレットＲＡＭ１００の効果が特に有効に機能することが期待される。
【００４３】
（第２の実施形態）
上記第１の実施形態にかかるカラーパレットＲＡＭ１００の第１の実施形態によれば，同一のアドレスが入力された場合に，ＲＡＭ１０１のみをディスエーブル状態としていたが，アドレスレジスタ１０２を停止するように構成することも可能である。このように，同一のアドレスが入力された場合に，ＲＡＭ２０１をディスエーブル状態にし，アドレスレジスタ２０２を停止させることが可能な，本発明の第２の実施形態にかかるカラーパレットＲＡＭ２００の概略的な回路構成を図３に示す。
【００４４】
図３に示すように，この第２の実施形態にかかるカラーパレットＲＡＭ２００において，アドレスの入力端子は，アドレスレジスタ２０２のＤ端子と比較回路２０３のＢ端子に接続される。そして，アドレスレジスタ２０２のＯＵＴ端子は，ＲＡＭ２０１のＡＤＤＲＥＳＳ端子と比較回路２０３のＡ端子に接続される。また，比較回路２０３のＥｑ端子は，Ｄ型フリップフロップ２０４のＤ端子とＤ型ラッチ２０７のＤ端子に接続される。さらに，Ｄ型フリップフロップ２０４のＯＵＴ端子は，Ｄ型ラッチ２０５のＤ端子に接続され，Ｄ型ラッチ２０７のＯＵＴ端子は，ＲＡＭ２０１のＣＥ端子に接続され，Ｄ型ラッチ２０５のＯＵＴ端子は２入力ＡＮＤゲート２０８の入力端子に接続され，そして，２入力ＡＮＤゲート２０８の出力端子は，アドレスレジスタ２０２のＣＬＫ端子に接続されている。
【００４５】
また，ＣＬＫの入力端子は，ＲＡＭ２０１のＣＬＫ端子と，Ｄ型フリップフロップ２０４のＣＬＫ端子と，Ｄ型ラッチ２０５のＧ端子と，Ｄ型ラッチ２０７のＧ端子と，２入力ＡＮＤゲート２０８のもう一方の入力端子にそれぞれ接続されている。
【００４６】
また，ＲＡＭ２０１のＤＡＴＡ端子は，データの出力端子に接続され，ＲＡＭ２０１からの出力信号がカラーパレットＲＡＭ２００からの出力データとなる。
【００４７】
次に，図３に示すカラーパレットＲＡＭ２００の動作について，図４に示すタイミングチャートを参照しながら説明する。図４に示すように，アドレスの入力端子からａｄｄｒｅｓｓＡが入力されると，２入力ＡＮＤゲート２０８の出力信号の次の立上がりで，アドレスレジスタ２０２は，ａｄｄｒｅｓｓＡを保持し，ＲＡＭ２０１と比較回路２０３へ出力する。ａｄｄｒｅｓｓＡが入力されたＲＡＭ２０１は，ＣＬＫの次の立上がりで，ａｄｄｒｅｓｓＡに格納されているカラーデータを出力する。
【００４８】
また，比較回路２０３の出力信号は，アドレスレジスタ２０２がａｄｄｒｅｓｓＡを出力した時点でアドレスの入力信号と一致するため，ハイレベルからローレベルと変化するが，アドレスの入力端子から次のａｄｄｒｅｓｓＢが入力されると，比較回路２０３の出力信号は再度ハイレベルとなる。
【００４９】
同様にして，ＣＬＫの次の立上がりで，アドレスレジスタ２０２から出力されるａｄｄｒｅｓｓＢがＲＡＭ２０１に入力されると，ＲＡＭ２０１はａｄｄｒｅｓｓＢに格納されているカラーデータを出力する。比較回路２０３においても，同様に，アドレスレジスタ２０２がａｄｄｒｅｓｓＢを出力した時点でアドレスの入力信号と一致するため，ハイレベルからローレベルと変化するが，アドレスの入力端子から次のａｄｄｒｅｓｓＣが入力されると，比較回路２０３の出力信号は再度ハイレベルとなる。同様にして，次に，アドレスの入力端子からａｄｄｒｅｓｓＣが入力されると，２入力ＡＮＤゲート２０８の出力信号の次の立上がりで，アドレスレジスタ２０２はａｄｄｒｅｓｓＣを出力し，比較回路２０３の出力信号はローレベルとなる。すると，ＣＬＫの次の立下がりで，Ｄ型ラッチ２０７の出力信号はローレベルとなり，２入力ＡＮＤゲート２０８の出力信号は，ローレベルに固定される。その結果，アドレスレジスタ２０２へのクロックパルスの供給が停止されて，アドレスレジスタ２０２は出力信号を保持する。
【００５０】
アドレスレジスタ２０２がａｄｄｒｅｓｓＣを出力した次のＣＬＫの立上がりで，ＲＡＭ２０１からａｄｄｒｅｓｓＣに格納されているカラーデータが出力されるとともに，Ｄ型フリップフロップ２０４の出力信号はローレベルとなる。Ｄ型フリップフロップ２０４の出力信号がローレベルとなると，次のＣＬＫの立下がりで，Ｄ型ラッチ２０５の出力信号はローレベルとなる。これによってＲＡＭ２０１はディスエーブル状態となり，出力信号を保持する。
【００５１】
次に，アドレスの入力端子から次のａｄｄｒｅｓｓＤが入力されると，比較回路２０３はハイレベルとなる。そして，ＣＬＫの次の立下がりで，Ｄ型ラッチ２０７の出力信号はハイレベルとなるため，アドレスレジスタ２０２へのクロックパルスの供給が可能となり，２入力ＡＮＤゲート２０８の出力信号の立上がりで，アドレスレジスタ２０２はａｄｄｒｅｓｓＤを出力する。また，比較回路２０３がハイレベルとなった次のＣＬＫの立上がりで，Ｄ型フリップフロップ２０４の出力信号はハイレベルとなり，次のＣＬＫの立下がりで，Ｄ型ラッチ２０５の出力信号はハイレベルとなる。Ｄ型ラッチ２０５の出力信号がハイレベルとなると，ＲＡＭ２０１はイネーブル状態となって，ＣＬＫの次の立上がりで，ＲＡＭ２０１からａｄｄｒｅｓｓＤに格納されているカラーデータを出力する。
【００５２】
以上のように，本発明の第２の実施形態にかかるカラーパレットＲＡＭ２００によれば，同一のアドレスが入力された場合には，Ｄ型フリップフロップ２０４，Ｄ型ラッチ２０５およびＤ型ラッチ２０７が機能して，ＲＡＭ２０１をディスエーブル状態とするだけでなく，アドレスレジスタ２０２も停止させることが可能となるため，本発明の第１の実施形態にかかるカラーパレットＲＡＭ１００以上に消費電流を抑える効果が期待できる。
【００５３】
（第３の実施形態）
次に，図５〜図７を参照しながら，本発明の第３の実施形態にかかるＤ／Ａコンバータ３００の構成および動作について説明する。なお，ここでは，本発明を４ｂｉｔ分解能のＤ／Ａコンバータに適用した場合について説明する。
【００５４】
図５に示すように，本発明の第３の実施形態にかかるＤ／Ａコンバータは，電流変換回路３２１と，デコーダ３２２と，データレジスタ３２３と，ビット加算回路３２４と，デコード信号レジスタ３２５と，第１選択回路３２６と，第２選択回路３２７とから主に構成されている。
【００５５】
図５に示すように，第３の実施形態にかかるＤ／Ａコンバータ３００においては，カラーデータ入力端子から４ｂｉｔのカラーデータが，データレジスタ３２３のＤ［０：３］端子に入力され，データレジスタ３２３のＯＵＴ［０：３］端子から出力される信号は，デコーダ３２２のＤ［０：３］端子に入力される。また，デコーダ３２２のＳＥＬＥＣＴ［０：１４］端子から出力されるデコード信号は，デコード信号レジスタ３２５のＤ［０：１４］端子とビット加算回路３２４の入力端子に入力され，デコード信号レジスタ３２５のＯＵＴ［０：１４］端子から出力される信号は，第１選択回路３２６のＤ［０：１４］端子とビット加算回路３２４のもう一方の入力端子に入力される。ビット加算回路３２４から出力される信号は，第２選択回路３２７のＤ［０：１４］端子に入力される。第１選択回路３２６のＳＥＬＥＣＴ［０：１４］端子から出力される信号は，電流変換回路３２１のＳＥＬＥＣＴ［０：１４］端子に入力され，また，第２選択回路３２７のＡＣＴＩＶＥ［０：１４］端子から出力される信号は電流変換回路３２１のＡＣＴＩＶＥ［０：１４］端子に入力され，電流変換回路３２１のＡＮ＿ＯＵＴ端子から出力される信号がＤ／Ａコンバータからの出力信号となる。
【００５６】
また，ＣＬＫ入力端子からは，データレジスタ３２３，デコーダ３２２，デコード信号レジスタ３２５，第１選択回路３２６および第２選択回路３２７にそれぞれクロックパルスが入力される。
【００５７】
電流変換回路３２１は，入力カラーデータを電流に変換し，出力する回路であり，その回路の一例を図６に示す。電流変換回路２１内部には，図７に示すような一定の電流を出力する電流出力回路ＣＯＣが所定数，例えば１５個設けられており，入力カラーデータに相当する数の電流出力回路ＣＯＣを第１選択回路３２６からのＳＥＬＥＣＴ信号によって選択し，そのＳＥＬＥＣＴ信号によって選択された電流出力回路ＣＯＣからの出力電流の合計が電流変換回路３２１のＡＮ＿ＯＵＴ端子から出力され，Ｄ／Ａコンバータからの出力信号となるように構成されている。
【００５８】
また，電流変換回路３２１では，第２選択回路３２７からのＡＣＴＩＶＥ信号によって電流出力回路ＣＯＣの動作／停止を制御するが，その詳細説明は後述することにする。なお，本実施の形態にかかる電流出力回路ＣＯＣのピン配置については，図７に示す通りであり，第１選択回路３２６からのＳＥＬＥＣＴ信号を受けるＳＥＬＥＣＴ端子と，第２選択回路３２７からのＡＣＴＩＶＥ信号を受けるＡＣＴＩＶＥ端子と，電流源からの出力電流を出力するＩ＿ＯＵＴ端子を備えている。
【００５９】
図８には，かかる電流出力回路ＣＯＣの一例が示されている。図示のように，電流出力回路ＣＯＣは，ＰＭＯＳトランジスタ３３０ａとＰＭＯＳトランジスタ３３０ｂによって構成される一定の電流を出力する電流源３３０を備えており，そのＡＣＴＩＶＥ端子からは第２選択回路３２７からのＡＣＴＩＶＥ信号が入力され，ＳＥＬＥＣＴ端子からは第１選択回路３２６からのＳＥＬＥＣＴ信号が入力される。
【００６０】
ここで，ＡＣＴＩＶＥ信号がローレベルの場合には，２入力ＮＡＮＤゲート３３３および３３４の出力信号が共にハイレベルとなるため，スイッチング素子（ＰＭＯＳトランジスタ３３１およびＰＭＯＳトランジスタ３３２）が共にオフ状態となり，電流源３３０の動作が停止する。
【００６１】
これに対して，ＡＣＴＩＶＥ信号がハイレベルの場合には，ＳＥＬＥＣＴ信号に基づいてスイッチング素子を制御し，電流源３３０からの出力電流をＩ＿ＯＵＴ端子から出力するか，あるいはグランドに放出するかを切り換えて動作する。すなわち，第２選択回路３２７からのＡＣＴＩＶＥ信号に基づいて電流源３３０の動作／停止が制御され，電流源３３０が動作状態である場合には，第１選択回路３２６からのＳＥＬＥＣＴ信号に基づいて電流源３３０からの出力電流の出力先を切り換える構成となっている。
【００６２】
また，図５に示すビット加算回路３２４は，デコーダ３２２とデコード信号レジスタ３２５の出力信号を入力し，同じビット番号同士を加算して，デコーダ３２２とデコード信号レジスタ３２５の出力信号と同じビット長の１５ｂｉｔのデータを生成する回路である。かかるビット加算回路３２４を設けたことにより，図９に関連して後述するように，デコード信号レジスタ３２５からの出力信号に基づいて第１選択回路３２６からの出力信号によって選択される電流変換回路３２１内部の電流出力回路ＣＯＣを動作状態にするとともに，次のデータ（デコーダ３２２からの出力デコード信号）に基づき同じく第１選択回路３２６からの出力信号によって選択される予定の電流出力回路ＣＯＣの電流源を動作状態にするデータを生成することができる。すなわち，本実施の形態によれば，次のデータにより選択される予定の電流出力回路ＣＯＣの電流源を予め動作状態にして，次のデータが電流変換回路３２１に入力されるのを待機することができる。
【００６３】
なお，ビット加算回路３２４からの出力信号に基づき，第２選択回路３２７は前述したように電流変換回路３２１内部の電流出力回路ＣＯＣの電流源３３０の動作／停止を制御する。ビット加算回路３２４は，例えば１５個のＯＲゲートで構成することができる。また，第１選択回路３２６および第２選択回路３２７は，レジスタで構成することが可能であり，例えば，デコード信号レジスタ３２５と同様の回路構成で実現することができる。
【００６４】
次に，図５に示すＤ／Ａコンバータ３００の動作について，図９に示すタイミングチャートを参照しながら説明することにする。
【００６５】
図９に示すように，カラーデータ入力端子からカラーデータ“００００”が入力されると，ＣＬＫの次の立上がりで，データレジスタ３２３はカラーデータ“００００”を保持し，デコーダ３２２に出力する。次に，デコーダ３２２は，ＣＬＫの次の立上がりで，データレジスタ３２３から出力されるカラーデータに基づき電流変換回路３２１内部の電流出力回路ＣＯＣを選択するためのＳＥＬＥＣＴ信号を出力するが，カラーデータ“００００”の場合には，デコーダ３２２のＳＥＬＥＣＴ［０：１４］端子から出力される信号は“００００ｈ”となる。
【００６６】
さらに，次のＣＬＫの立上がりで，デコード信号レジスタ３２５は，デコーダ３２２のＳＥＬＥＣＴ［０：１４］端子から出力される信号“００００ｈ”を保持し，第１選択回路３２６およびビット加算回路３２４に出力する。同様に，カラーデータ入力端子からカラーデータ“０００１”が入力されると，デコーダ３２２は，ＳＥＬＥＣＴ［０：１４］端子からカラーデータ“０００１”に相当する“０００ｌｈ”の信号を出力する。
【００６７】
この時点で，ビット加算回路３２４には，デコード信号レジスタ３２５の出力信号“００００ｈ”と，次のＣＬＫの立ち上がりで，デコード信号レジスタ３２５に入力される予定のデコーダ３２２の出力信号“０００ｌｈ”とが入力され，ビット加算回路３２４は，２つの信号の同じビット同士の論理和された信号（“０００１ｈ”）を第２選択回路３２７に出力する。
【００６８】
さらに次のＣＬＫの立上がりで，第１選択回路３２６は，デコード信号レジスタ３２５から出力される信号“００００ｈ”を保持し，電流変換回路３２１内部の電流出力回路ＣＯＣを選択するＳＥＬＥＣＴ信号を，第１選択回路３２６のＳＥＬＥＣＴ［０：１４］端子から電流変換回路３２１のＳＥＬＥＣＴＴ［０：１４］端子へ出力する。また，第２選択回路３２７は，ビット加算回路３２４から出力される信号“０００１ｈ”を保持し，電流出力回路ＣＯＣ内部の電流源３３０の動作状態を制御するＡＣＴＩＶＥ信号を，第２選択回路３２７のＡＣＴＩＶＥ［０：１４］端子から電流変換回路３２１のＡＣＴＩＶＥ［０：１４］端子へ出力する。
【００６９】
以上の動作により，電流変換回路３２１のＳＥＬＥＣＴ［０：１４］端子には，“００００ｈ”のデータが入力されるため，図６における電流変換回路３２１内部の電流出力回路ＣＯＣはいずれも選択されず，Ｄ／Ａコンバータのアナログ出力端子から出力される電流は０レベルとなる。しかし，電流変換回路３２１のＡＣＴＩＶＥ［０：１４］端子には，“０００１ｈ”のデータが入力されるため，電流出力回路ＣＯＣ［１］が動作状態となる。
【００７０】
かかる状態で，次のＣＬＫの立上がりでは，図９に示すように，電流変換回路３２１のＳＥＬＥＣＴ［０：１４］端子に“０００ｌｈ”のデータが入力されるため，電流出力回路ＣＯＣ［１］が選択され，アナログ出力端子から出力される電流は１レベルとなる。また，電流変換回路３２１のＡＣＴＩＶＥ［０：１４］端子には，“０００３ｈ”のデータが入力されるため，電流出力回路ＣＯＣ［１］と電流出力回路ＣＯＣ［２］の２つが動作状態となる。
【００７１】
ここで，カラーデータが“１１１１”の場合について説明すると，カラーデータが“１１１１”の場合には，前述した手順によって，デコーダ３２２からカラーデータ“１１１１”に相当する“７ＦＦＦＨ”の信号がＳＥＬＥＣＴ［０：１４］端子から出力される。そして，第１選択回路３２６から“７ＦＦＦｈ”の信号が出力されて，電流変換回路３２１内部の全ての電流出力回路ＣＯＣが選択され，Ｄ／Ａコンバータ３００のアナログ出力端子から出力される電流は１５レベルとなる。しかし，本実施の形態の場合には，第１選択回路３２６から“７ＦＦＦｈ”の信号を出力する１クロックパルス分先に第２選択回路３２７から“７ＦＦＦｈ”の信号が出力され，その結果，電流変換回路３２１内部の全ての電流出力回路ＣＯＣが動作状態になっていることが分かる。
【００７２】
以上のように，本実施の形態にかかるＤ／Ａコンバータによれば，デコーダ３２２とデコード信号レジスタ３２５の出力信号の同じビット番号同士を加算するビット加算回路３２４と，電流変換回路３２１内部の電流出力回路ＣＯＣの動作／停止を制御する第２選択回路３２７を設けることによって，入力カラーデータに対して，第１選択回路３２６によって選択される電流出力回路ＣＯＣが停止状態であっても，第１選択回路３２６がその入力カラーデータに対する電流出力回路ＣＯＣを実際に選択する１クロックパルス分先に第２選択回路３２７によって動作状態に切り換えられるため，電流出力回路ＣＯＣからの出力電流が安定するまでの時間を確保することができ，また，第２選択回路３２７によって選択されない電流出力回路ＣＯＣは停止状態とすることが可能となるため，Ｄ／Ａコンバータの特性を悪化させることなく消費電流を抑えることができる。
【００７３】
（第４の実施形態）
次に，図１０および図１１を参照しながら，本発明の第４の実施形態にかかるＤ／Ａコンバータ４００の構成および動作について説明する。
【００７４】
ここで，本発明の第３の実施形態にかかるＤ／Ａコンバータ３００においては，入力カラーデータに対して第１選択回路３２６によって選択される電流出力回路ＣＯＣの電流源３３０が停止状態であった場合に，第２選択回路３２７により電流源３３０を動作状態にしてから第１選択回路３２６が実際に選択するまでに１クロックパルス分の時間を設けるように構成している。しかし，Ｄ／Ａコンバータの高速化が進むに連れて，電流源３３０を停止状態から動作状態としても，出力電流が安定するまでの時間として１クロックパルス分の時間では十分ではない場合が考えられる。例えば，Ｄ／Ａコンバータの動作周波数を１００ＭＨｚとして，電流源３３０の出力電流が安定するまでの時間を３０ｎｓとすれば，出力電流が安定するまでに３クロックパルス分の時間が必要になる。
【００７５】
かかる問題点を克服するために，本発明の第４の実施形態にかかるＤ／Ａコンバータ４００では，デコード信号レジスタ４２５（４２５ａ〜４２５ｃ）を複数段設け，ビット加算回路４２４に各デコード信号レジスタ４２５ａ〜４２５ｃの出力信号を入力し，各々の出力信号の同じビット同士を加算するように構成している。かかる構成により，各デコード信号レジスタ４２５ａ〜４２５ｃの出力信号に基づいて第１選択回路４２６が選択する電流出力回路ＣＯＣの電流源（図示せず）のみを動作状態とし，また，第２選択回路４２７により電流源を動作状態にしてから第１選択回路４２６が選択するまでにクロックパルス複数個分の時間を設けることが可能となる。
【００７６】
以下，図１０を参照しながら，本発明の第４の実施形態にかかるＤ／Ａコンバータ４００の構成について説明する。
【００７７】
図１０に示す第４の実施形態にかかるＤ／Ａコンバータ４００において，カラーデータ入力端子から４ｂｉｔのカラーデータがデータレジスタ４２３のＤ［０：３］端子に入力され，データレジスタ４２３のＯＵＴ［０：３］端子から出力される信号は，デコーダ４２２のＤ［０：３］端子に入力される。また，デコーダ４２２のＳＥＬＥＣＴ［０：１４］端子から出力されるデコード信号は，デコード信号レジスタ４２５ａのＤ［０：１４］端子とビット加算回路４２４の入力端子に入力され，デコード信号レジスタ４２５ａのＯＵＴ［０：１４］端子から出力される信号は，デコード信号レジスタ４２５ｂのＤ［０：１４］端子とビット加算回路４２４の入力端子に入力され，デコード信号レジスタ４２５ｂのＯＵＴ［０：１４］端子から出力される信号は，デコード信号レジスタ４２５ｃのＤ［０：１４］端子とビット加算回路４２４の入力端子に入力され，さらに，デコード信号レジスタ４２５ｃのＯＵＴ［０：１４］端子から出力される信号は，第１選択回路４２６のＤ［０：１４］端子とビット加算回路４２４の入力端子に入力される。
【００７８】
また，ビット加算回路４２４から出力される信号は，第２選択回路４２７のＤ［０：１４］端子に入力される。第１選択回路４２６のＳＥＬＥＣＴ［０：１４］端子から出力される信号は電流変換回路４２１のＳＥＬＥＣＴ［０：１４］端子に入力され，また，第２選択回路４２７のＡＣＴＩＶＥ［０：１４］端子から出力される信号は電流変換回路４２１のＡＣＴＩＶＥ［０：１４］端子に入力され，電流変換回路４２１のＡＮ＿ＯＵＴ端子から出力される信号が，Ｄ／Ａコンバータ４００からの出力信号となる。
【００７９】
また，ＣＬＫ入力端子からは，データレジスタ４２３，デコーダ４２２，デコード信号レジスタ４２５ａ，４２５ｂ，４２５ｃ，第１選択回路４２６および第２選択回路４２７に，それぞれクロックパルスが入力される。
【００８０】
次に，図１１に示すタイミングチャートを参照しながら，図１０に示す第４の実施形態にかかるＤ／Ａコンバータ４００の動作について説明する。なお，カラーデータ入力端子からカラーデータが入力され，デコーダ４２２からＳＥＬＥＣＴ信号を出力するまでの動作については，図９に関連して説明した本発明の第３の実施形態にかかるＤ／Ａコンバータ３００と実質的に同じであるため重複説明は省略する。
【００８１】
図１１に示すように，ＣＬＫの立上がりで，デコーダ４２２のＳＥＬＥＣＴ［０：１４］端子から“００００ｈ”の信号が出力されると，次のＣＬＫの立上がりで，デコード信号レジスタ４２５ａは，デコーダ４２２のＳＥＬＥＣＴ［０：１４］端子から出力される信号“００００ｈ”を保持し，デコード信号レジスタ４２５ｂとビット加算回路４２４に出力する。また，デコーダ４２２からは，次の“０００１ｈ”の信号が出力される。
【００８２】
同様にして，次のＣＬＫの立上がりで，デコード信号レジスタ４２５ａは，デコーダ４２２から出力される信号“０００ｌｈ”を保持し，デコード信号レジスタ４２５ｂとビット加算回路４２４に出力する。同時に，デコード信号レジスタ４２５ｂは，ＣＬＫの立上がる前のデコード信号レジスタ４２５ａから出力される信号“００００ｈ”を保持し，デコード信号レジスタ４２５ｃとビット加算回路４２４に出力し，デコーダ４２２からは次の“０００３ｈ”の信号が出力される。
【００８３】
また，同様にして，次のＣＬＫの立上がりで，デコード信号レジスタ４２５ａは，“０００３ｈ”の信号をデコード信号レジスタ４２５ｂとビット加算回路４２４に出力し，デコード信号レジスタ４２５ｂは，“０００ｌｈ”の信号をデコード信号レジスタ４２５ｃとビット加算回路４２４に出力し，デコード信号レジスタ４２５ｃは，“００００ｈ”の信号を第１選択回路４２６とビット加算回路４２４に出力し，デコーダ４２２からは次の“０００Ｆｈ”の信号が出力される。
【００８４】
かかる動作により，ビット加算回路４２４には，デコーダ４２２とデコード信号レジスタ４２５ａ，４２５ｂ，４２５ｃの出力信号が入力され，４つの信号の同じビット同士の論理和された信号（“０００Ｆｈ”）を第２選択回路４２７に出力する。
【００８５】
そして，次のＣＬＫの立上がりで，第１選択回路４２６はデコード信号レジスタ４２５ｃから出力される信号“００００ｈ”を保持し，電流変換回路４２１内部の電流出力回路ＣＯＣを選択するＳＥＬＥＣＴ信号を第１選択回路４２６のＳＥＬＥＣＴ［０：１４］端子から電流変換回路４２１のＳＥＬＥＣＴ［０：１４］端子へ出力し，また同時に，第２選択回路４２７は，ビット加算回路４２４から出力される信号“０００Ｆｈ”を保持し，電流出力回路ＣＯＣ内部の電流源の動作状態を制御するＡＣＴＩＶＥ信号を第２選択回路４２７のＡＣＴＩＶＥ［０：１４］端子から電流変換回路４２１のＡＣＴＩＶＥ［０：１４］端子へ出力する。
【００８６】
かかる動作により，電流変換回路４２１のＳＥＬＥＣＴ［０：１４］端子へは“００００ｈ”のデータが入力されるため，電流変換回路４２１内部の電流出力回路ＣＯＣのいずれも選択されず，Ｄ／Ａコンバータ４００のアナログ出力端子から出力される電流は０レベルとなる。また，同時に電流変換回路４２１のＡＣＴＩＶＥ［０：１４］端子へは“０００Ｆｈ”のデータが入力されるため，電流出力回路ＣＯＣ［１］から電流出力回路ＣＯＣ［４］までが動作状態となる。なお，図１１に示す以降の動作については，当業者であれば，以上の説明を参照にして容易に類推することができるので詳細説明は省略する。
【００８７】
ここで，カラーデータが“１１１１”の場合の動作について見てみると，カラーデータ“１１１１”が入力されると，前述した手順によって，デコーダ４２２からカラーデータ“１１１１”に相当する“７ＦＦＦｈ”の信号がＳＥＬＥＣＴ［０：１４］端子から出力され，第１選択回路４２６から“７ＦＦＦｈ”の信号を出力することにより電流変換回路４２１内部の全ての電流出力回路ＣＯＣが選択され，Ｄ／Ａコンバータ４００のアナログ出力端子から出力される電流は１５レベルとなる。しかし，本実施の形態によれば，第１選択回路４２６から“７ＦＦＦＨ”の信号を出力する３クロックパルス分先の時点で，第２選択回路４２７から“７ＦＦＦｈ”の信号が出力されており，電流変換回路４２１内部の全ての電流出力回路ＣＯＣが動作状態になっているために，安定した電流出力を得ることができる。
【００８８】
以上のように，本発明の第４の実施形態にかかるＤ／Ａコンバータ４００によれば，デコード信号レジスタ４２５（４２５ａ〜４２５ｃ）を複数段設けることによって，電流出力回路ＣＯＣを停止状態から動作状態に切り換える際に，出力電流が安定するまでに必要な時間を容易に確保することができる。また，Ｄ／Ａコンバータの動作周波数がより高速化された場合であっても，デコード信号レジスタを増加することによって，電流変換回路４２１の構成に手を加えることなく，電流出力回路ＣＯＣからの出力電流が安定するまでの時間を確保することが可能となるため，Ｄ／Ａコンバータ４００の特性を悪化させることなく，消費電流を抑えることができ，汎用性に優れたＤ／Ａコンバータを提供することができる。また，本実施の形態にかかるＤ／Ａコンバータ４００は，同一のカラーデータが連続する場合，例えば，文書作成，表計算等のテキストべースのアプリケーションソフトウェアの場合のように同色のピクセルが隣接する確率が高いような場合に利用すれば，特に効果的である。
【００８９】
（第５の実施形態）
次に，図１２〜図１３を参照しながら，本発明の第５の実施形態にかかるＤ／Ａコンバータ５００について詳細に説明することにする。
【００９０】
第３および第４の実施形態にかかるＤ／Ａコンバータ３００，４００においては，デコーダ３２２，４２２からのデコード信号を保持するためのデコード信号レジスタ３２５，４２５と，デコーダ３２２，４２２とデコード信号レジスタ３２５，４２５の出力信号の同じビット同士を加算するビット演算回路３２４，４２４と，出力端子から電流を出力する電流変換回路３２１，４２１内部の電流出力回路ＣＯＣを選択する第１選択回路３２６，４２６と，電流変換回路３２１，４２１内部の電流出力回路ＣＯＣの動作／停止を制御する第２選択回路３２７，４２７を設けられていたが，Ｄ／Ａコンバータの分解能が上がるに連れて，電流変換回路３２１，４２１内部の電流出力回路ＣＯＣの数が増加するが，電流出力回路ＣＯＣの数が増加すればデコーダ２２からのデコード信号のビット数が増加する。ここで，Ｄ／Ａコンバータの分解能が上がった場合，入力カラーデータのビット数が増える以上にデコーダ３２２，４２２からのデコード信号のビット数が増える。そのため，デコード信号レジスタ３２５，４２５，ビット演算回路３２４，４２４，第１選択回路３２６，４２６および第２選択回路３２７，４２７の回路規模が大きくなることが考えられる。
【００９１】
そこで，本発明の第５の実施形態にかかるＤ／Ａコンバータ５００によれば，デコーダからのデコード信号に基づいて電流変換回路にＳＥＬＥＣＴ信号，ＡＣＴＩＶＥ信号を供給するのではなく，第１第１デコーダ５２２，５２８を２個設け，入力カラーデータに基づいて一方の第１第１デコーダ５２２からはＳＥＬＥＣＴ信号を，もう一方のデコーダ５２８からはＡＣＴＩＶＥ信号を供給する構成とする。
【００９２】
図１２は，第５の実施形態にかかるＤ／Ａコンバータ５００の概略構成を示す回路図である。ここでは，図１２に示すＤ／Ａコンバータ５００が，本発明の第３および第４の実施形態にかかるＤ／Ａコンバータ３００，４００と同様に，４ｂｉｔ分解能のＤ／Ａコンバータの場合について説明する。
【００９３】
図１２に示すように，カラーデータ入力端子から４ｂｉｔのカラーデータがデータレジスタ５２３のＤ［０：３］端子とデータ選択回路５２９のＢ［０：３］端子に入力される。また，データレジスタ５２３のＯＵＴ［０：３］端子から出力される信号は，第１デコーダ５２２のＤ［０：３］端子とデータ選択回路５２９のＡ［０：３］端子に入力される。データ選択回路５２９のＹ［０：３］端子から出力される信号は，第２デコーダ５２８のＤ［０：３］端子に入力される。
【００９４】
また，第１デコーダ５２２のＳＥＬＥＣＴ［０：１４］端子から出力されるデコード信号は，電流変換回路５２１のＳＥＬＥＣＴ［０：１４］端子に入力され，また，第２デコーダ５２８のＡＣＴＩＶＥ［０：１４］端子から出力されるデコード信号は，電流変換回路５２１のＡＣＴＩＶＥ［０：１４］端子に入力され，電流変換回路５２１のＡＮ＿ＯＵＴ端子から出力される信号が，Ｄ／Ａコンバータ５００からの出力信号となる。
【００９５】
本発明の第５の実施形態にかかるＤ／Ａコンバータ５００においては，本発明の第３および第４の実施形態にかかるＤ／Ａコンバータ３００，４００と異なり，第２デコーダ５２８からのＡＣＴＩＶＥ信号に基づいて電流源の動作／停止を制御し，電流源が動作状態である場合には，第１デコーダ５２２からのＳＥＬＥＣＴ信号に基づいて，電流源からの出力電流の出力先を切り換える構成となっている。また，ＣＬＫ入力端子からは，データレジスタ５２３，第１デコーダ５２２および第２デコーダ５２８にクロックパルスが入力される。
【００９６】
ここで，データ選択回路５２９は，入力カラーデータとデータレジスタ５２３の出力信号が入力されて，２つの信号の大きさを比較し，大きい方のデータを出力する回路である。これによって，データレジスタ５２３からの出力信号と次のカラーデータ（入力端子から入力されるカラーデータ）の内の大きい方のデータに対して，第１第１デコーダ５２２が選択する電流出力回路ＣＯＣの電流源のみを動作状態とするデータを生成することができる。データ選択回路５２９からの出力信号に基づき，第２デコーダ５２８は，前述したように電流変換回路５２１内部の電流出力回路ＣＯＣの電流源の動作／停止を制御する。なお，データ選択回路５２９の回路の一例を示す回路図を図１３に示し，その真理値表を図１４に示す。また，第１デコーダ５２２と第２デコーダ５２８は同一の回路で構成することが可能である。
【００９７】
次に，図１５のタイミングチャートを参照しながら，本発明の第５の実施形態にかかるＤ／Ａコンバータの動作について説明する。
【００９８】
図１５に示すように，カラーデータ入力端子からカラーデータ“００００”が入力されると，ＣＬＫの次の立上がりで，データレジスタ５２３は，カラーデータ“００００”を保持し，第１デコーダ５２２とデータ選択回路５２９に出力する。また，次のカラーデータ“０１００”が入力端子から入力されると，データ選択回路５２９は，データレジスタ５２３の出力信号と入力カラーデータの大きさを比較し，大きい方のデータ“０１００”を第２デコーダ５２８へ出力する。
【００９９】
ＣＬＫの次の立上がりで，第１デコーダ５２２は，電流変換回路２１内部の電流出力回路ＣＯＣを選択するＳＥＬＥＣＴ信号を電流変換回路２１へ出力するが，データレジスタ５２３の出力信号が“００００”の場合には，第１デコーダ５２２のＳＥＬＥＣＴ［０：１４］端子から電流変換回路５２１のＳＥＬＥＣＴ［０：１４］端子へ出力される信号は“００００ｈ”となる。同時に，第２デコーダ５２８は，電流出力回路ＣＯＣ内部の電流源の動作状態を制御するＡＣＴＩＶＥ信号を電流変換回路５２１へ出力するが，データ選択回路５２９の出力信号が“０１００”の場合には，第２デコーダ５２８のＡＣＴＩＶＥ［０：１４］端子から電流変換回路５２１のＡＣＴＩＶＥ［０：１４］端子へ出力される信号は，“０００Ｆｈ”となる。
【０１００】
これによって，電流変換回路５２１のＳＥＬＥＣＴ［０：１４］端子へは，“００００ｈ”のデータが入力されるため，電流変換回路５２１内部の電流出力回路ＣＯＣのいずれも選択されず，Ｄ／Ａコンバータ５００のアナログ出力端子から出力される電流は０レベルとなる。また，電流変換回路５２１のＡＣＴＩＶＥ［０：１４］端子へは“０００Ｆｈ”のデータが入力されるため，電流出力回路ＣＯＣ［１］から電流出力回路ＣＯＣ［４］までが動作状態となる。また，前述した手順と同様にして，データレジスタ５２３からの出力信号が“０１００”，カラーデータ入力端子から入力されるカラーデータが“００１０”となった場合には，データ選択回路５２９から出力される信号は“０１００”となり，次のＣＬＫの立上がりで，第１デコーダ５２２から出力される信号は“０００Ｆｈ”，第２デコーダ５２８から出力される信号は“０００Ｆｈ”となり，電流出力回路ＣＯＣ［１］から電流出力回路ＣＯＣ［４］までが選択されて，アナログ出力端子から出力される電流は４レベルとなり，電流出力回路ＣＯＣ［１］から電流出力回路ＣＯＣ［４］までが動作状態となる。
【０１０１】
また，同様にデータレジスタ５２３からの出力信号が“００１０”，カラーデータ入力端子から入力されるカラーデータが“１０００”となった場合には，データ選択回路５２９から出力される信号は“１０００”となり，次のＣＬＫの立上がりで，第１デコーダ５２２から出力される信号は“０００３ｈ”，第２デコーダ５２８から出力される信号は“００ＦＦｈ”となり，電流出力回路ＣＯＣ［１］と電流出力回路ＣＯＣ［２］の２つが選択され，アナログ出力端子から出力される電流は２レベルとなり，電流出力回路ＣＯＣ［１］から電流出力回路ＣＯＣ［８］までが動作状態となる。以降の動作については，当業者であれば，図１５より容易に類推できるため，その詳細な説明は省略する。
【０１０２】
ここで，カラーデータが“１１１１”の場合について着目すると，カラーデータが“１１１１”の場合には，前述した手順によって第１デコーダ５２２からカラーデータ“１１１１”に相当する“７ＦＦＦｈ”の信号をＳＥＬＥＣＴ［０：１４］端子から出力し，Ｄ／Ａコンバータ５００のアナログ出力端子から出力される電流は１５レベルとなる。この場合に，第１デコーダ５２２から“７ＦＦＦｈ”の信号を出力する１クロックパルス分先に第２デコーダ５２８から“７ＦＦＦｈ”の信号が出力され，電流変換回路５２１内部の全ての電流出力回路ＣＯＣが動作状態になっていることが分かる。
【０１０３】
以上のように，第５の実施形態にかかるＤ／Ａコンバータ５００によれば，入力カラーデータとデータレジスタ２３の出力信号が入力されて，２つの信号の大きさを比較し，大きい方の信号を出力するデータ選択回路５２９と，電流変換回路５２１内部の電流出力回路ＣＯＣの動作／停止を制御する第２デコーダ５２８を設けることによって，入力カラーデータに対して第１デコーダ５２２によって選択される電流出力回路ＣＯＣが停止状態であっても，第１デコーダ５２２がその入力カラーデータに対する電流出力回路ＣＯＣを実際に選択する１クロックパルス分先に，第２デコーダ５２８によって動作状態に切り換えることが可能となるため，電流出力回路ＣＯＣからの出力電流が安定するまでの時間を十分に確保することができる。また，第２デコーダ５２８によって選択されない電流出力回路ＣＯＣは，停止状態とすることが可能となるため，本発明の第３の実施形態にかかるＤ／Ａコンバータ３００と同様に，Ｄ／Ａコンバータ５００の特性を悪化させることなく消費電流を抑えることができる。
【０１０４】
また，この第５の実施形態にかかるＤ／Ａコンバータ５００によれば，カラーデータの入力からアナログ信号が出力されるまでのサイクルを，第３の実施形態にかかるＤ／Ａコンバータ３００よりも短縮することができる。
【０１０５】
また，Ｄ／Ａコンバータの分解能が上がった場合には，前述したように入力カラーデータのビット数が増える以上に，第１デコーダ５２２からのデコード信号のビット数が増えるため，本発明の第３の実施形態にかかるＤ／Ａコンバータ３００の場合には，デコード信号レジスタ３２５，ビット演算回路３２４，第１選択回路３２６および第２選択回路３２７の回路規模が大きくなるが，本発明の第５の実施形態にかかるＤ／Ａコンバータ５００によれば，Ｄ／Ａコンバータ５００の分解能と同じビット数の処理を行なうことができるデータ選択回路５２９と第２デコーダ５２８に変更すればよいため，回路規模の増加を，本発明の第３の実施形態にかかるＤ／Ａコンバータ３００よりも低く抑えることができる。
【０１０６】
（第６の実施形態）
次に，図１６および図１７を参照しながら，本発明の第６の実施形態にかかるＤ／Ａコンバータの構成および動作について説明する。
【０１０７】
本発明の第５の実施形態にかかるＤ／Ａコンバータ５００においては，入力カラーデータに対して第１デコーダ５２２によって選択される電流出力回路ＣＯＣの電流源が停止状態であった場合に，第２デコーダ５２８により電流源を動作状態にしてから，第１デコーダ５２２が実際に選択を行うまでに，本発明の第３の実施形態にかかるＤ／Ａコンバータ３００と同様に，１クロックパルス分の時間が設けられていた。しかし，Ｄ／Ａコンバータの高速化が進むに連れて電流源を停止状態から動作状態とする場合に，出力電流が安定するまでの時間として，１クロックパルス分の時間では不十分な場合がある。
【０１０８】
この点，本発明の第６の実施形態にかかるＤ／Ａコンバータ６００によれば，データレジスタ６２３が複数段設けられ，また，データ選択回路６２９は各データレジスタの出力信号の中で１番大きなデータを選択することによって，１番大きなデータに対して第１デコーダ６２２が選択する電流出力回路ＣＯＣの電流源のみを第２デコーダ６２８によって動作状態とすることが可能となり，また，第２デコーダ６２８により電流源を動作状態にしてから第１デコーダ６２２が選択するまでにクロックパルス複数個分の時間が設けることが可能となる。
【０１０９】
図１６は，本発明の第６の実施形態にかかるＤ／Ａコンバータ６００の概略構成を示している。図１６に示すように，カラーデータ入力端子から４ｂｉｔのカラーデータが，データレジスタ６２３ａのＤ［０：３］端子に入力される。データレジスタ６２３ａのＯＵＴ［０：３］端子から出力される信号は，データレジスタ６２３ｂのＤ［０：３］端子とデータ選択回路６２９ａのＢ［０：３］端子に入力される。データレジスタ６２３ｂのＯＵＴ［０：３］端子から出力される信号は，データレジスタ６２３ｃのＤ［０：３］端子とデータ選択回路６２９ａのＡ［０：３］端子に入力される。データレジスタ６２３ｃのＯＵＴ［０：３］端子から出力される信号は，データレジスタ６２３ｄのＤ［０：３］端子とデータ選択回路６２９ｂのＢ［０：３］端子に入力される。データレジスタ６２３ｄのＯＵＴ［０：３］端子から出力される信号は，デコーダ６２２のＤ［０：３］端子とデータ選択回路６２９ｂのＡ［０：３］端子に入力される。
【０１１０】
さらに，データ選択回路６２９ａのＹ［０：３］端子から出力される信号は，データ選択回路６２９ｃのＢ［０：３］端子，データ選択回路６２９ｂのＹ［０：３］端子から出力される信号は，データ選択回路６２９ｃのＡ［０：３］端子にそれぞれ入力され，データ選択回路６２９ｃのＹ［０：３］端子から出力される信号は，第２デコーダ６２８のＤ［０：３］端子に入力される。
【０１１１】
さらに，第１デコーダ６２２のＳＥＬＥＣＴ［０：１４］端子から出力されるデコード信号は，電流変換回路６２１のＳＥＬＥＣＴ［０：１４］端子に入力され，また，第２デコーダ６２８のＡＣＴＩＶＥ［０：１４］端子から出力されるデコード信号は，電流変換回路６２１のＡＣＴＩＶＥ［０：１４］端子に入力され，電流変換回路６２１のＡＮ＿ＯＵＴ端子から出力される信号がＤ／Ａコンバータ６００からの出力信号となる。また，ＣＬＫ入力端子からは，データレジスタ６２３ａ，６２３ｂ，６２３ｃ，６２３ｄ，第１デコーダ６２２および第２デコーダ６２８にクロックパルスが入力される。
【０１１２】
次に，図１７に示すタイミングチャートを参照しながら，本発明の第６の実施形態にかかるＤ／Ａコンバータの動作について説明する。
【０１１３】
図１７に示すように，カラーデータ入力端子からカラーデータ“００００”が入力されると，ＣＬＫの次の立上がりで，データレジスタ６２３ａはカラーデータ“００００”を保持し，データレジスタ６２３ｂとデータ選択回路６２９ａに出力する。同様にして，カラーデータ入力端子から次のカラーデータ“０１００”が入力されると，ＣＬＫの次の立上がりで，データレジスタ６２３ａはカラーデータ“０１００”を保持し，データレジスタ６２３ｂとデータ選択回路６２９ａに出力すると同時に，データレジスタ６２３ｂは，ＣＬＫの立上がる前のデータレジスタ６２３ａから出力される信号“００００”を保持し，データレジスタ６２３ｃとデータ選択回路６２９ａに出力する。
【０１１４】
また，同様にして，次のカラーデータ“００１０”が入力されると，ＣＬＫの次の立上がりで，データレジスタ６２３ａは“００１０”の信号をデータレジスタ６２３ｂとデータ選択回路６２９ａに出力し，データレジスタ６２３ｂは“０１００”の信号をデータレジスタ６２３ｃとデータ選択回路６２９ａに出力し，データレジスタ６２３ｃは“００００”の信号をデータレジスタ６２３ｄとデータ選択回路６２９ｂに出力する。
【０１１５】
また，同様にして，次のカラーデータ“１０００”が入力されると，ＣＬＫの次の立上がりで，データレジスタ６２３ａは“１０００”の信号をデータレジスタ６２３ｂとデータ選択回路６２９ａに出力し，データレジスタ６２３ｂは，“００１０”の信号をデータレジスタ６２３ｃとデータ選択回路６２９ａに出力し，データレジスタ６２３ｃは“０１００”の信号をデータレジスタ６２３ｄとデータ選択回路６２９ｂに出力し，データレジスタ６２３ｄは“００００”の信号を第１デコーダ６２２とデータ選択回路６２９ｂに出力する。
【０１１６】
この状態において，データ選択回路６２９ａにはデータレジスタ６２３ａの出力信号“１０００”とデータレジスタ６２３ｂの出力信号“００１０”が入力され，２つの信号の内大きい方の信号“１０００”をデータ選択回路６２９ｃに出力し，また，データ選択回路６２９ｂにはデータレジスタ６２３ｃの出力信号“０１００”とデータレジスタ６２３ｄの出力信号“００００”が入力され，さらに，２つの信号の内大きい方の信号“０１００”をデータ選択回路６２９ｃに出力する。
【０１１７】
このようにして，データ選択回路６２９ｃにはデータ選択回路６２９ａの出力信号“１０００”とデータ選択回路６２９ｂの出力信号“０１００”が入力され，２つの信号の内大きい方の信号“１０００”を第２デコーダ６２８に出力する。ＣＬＫの次の立上がりで，第１デコーダ６２２は，電流変換回路６２１内部の電流出力回路ＣＯＣを選択するＳＥＬＥＣＴ信号を電流変換回路６２１へ出力するが，データレジスタ６２３ｄの出力信号が“００００”の場合には，第１デコーダ６２２のＳＥＬＥＣＴ［０：１４］端子から電流変換回路６２１のＳＥＬＥＣＴ［０：１４］端子へ出力される信号は“００００ｈ”となる。
【０１１８】
同時に，第２デコーダ２８は，電流出力回路ＣＯＣ内部の電流源の動作状態を制御するＡＣＴＩＶＥ信号を電流出力回路ＣＯＣへ出力するが，データ選択回路６２９ｃの出力信号が“１０００”の場合には，第２デコーダ２８のＡＣＴＩＶＥ［０：１４］端子から電流変換回路６２１のＡＣＴＩＶＥ［０：１４］端子へ出力される信号は“００ＦＦｈ”となる。
【０１１９】
かかる動作によって，電流変換回路６２１のＳＥＬＥＣＴ［０：１４］端子へは“００００ｈ”のデータが入力されるため，電流変換回路６２１内部の電流出力回路ＣＯＣのいずれも選択されず，Ｄ／Ａコンバータ６００のアナログ出力端子から出力される電流は０レベルとなる。
【０１２０】
また，電流変換回路６２１のＡＣＴＩＶＥ［０：１４］端子へは，“００ＦＦｈ”のデータが入力されるため，電流出力回路ＣＯＣ［１］から電流出力回路ＣＯＣ［８］までが動作状態となる。また，前述した手順と同様にして，カラーデータ入力端子からカラーデータ“０００１”が入力され，データレジスタ６２３ａの出力信号が“０００１”，データレジスタ６２３ｂの出力信号が“１０００”，データレジスタ６２３ｃの出力信号が“００１０”，データレジスタ６２３ｄの出力信号が“０１００”となった場合には，データ選択回路６２９ｃから出力される信号は“１０００”となり，次のＣＬＫの立上がりで，第１デコーダ６２２から出力される信号は“０００Ｆｈ”，第２デコーダ６２８から出力される信号は“００ＦＦｈ”となり，電流出力回路ＣＯＣ［１］から電流出力回路ＣＯＣ［４］までが選択され，アナログ出力端子から出力される電流は４レベルとなり，電流出力回路ＣＯＣ［１］から電流出力回路ＣＯＣ［８］までが動作状態となる。なお，以降の動作については，当業者であれば，図１７より容易に類推できるためその詳細説明は省略する。
【０１２１】
ここで，カラーデータが“１１１１”の場合について着目すると，カラーデータが“１１１１”の場合には，前述した手順によって第１デコーダ６２２からカラーデータ“１１１１”に相当する“７ＦＦＦｈ”の信号をＳＥＬＥＣＴ［０：１４］端子から出力し，Ｄ／Ａコンバータ６００のアナログ出力端子から出力される電流は１５レベルとなる。この場合，第１デコーダ６２２から“７ＦＦＦｈ”の信号を出力する３クロックパルス分先に，第２デコーダ６２８から“７ＦＦＦｈ”の信号が出力され，電流変換回路６２１内部の全ての電流出力回路ＣＯＣが動作状態になっていることが分かる。
【０１２２】
以上のように，本発明の第６の実施形態にかかるＤ／Ａコンバータ６００によれば，データレジスタ６２３を複数段設けることによって，本発明の第４の実施形態にかかるＤ／Ａコンバータ４００と同様に，電流出力回路ＣＯＣを停止状態から動作状態とした場合に，その出力電流が安定するまでに必要な時間を容易に確保することができる。また，Ｄ／Ａコンバータの動作周波数がより高速化された場合であっても，データレジスタ６２３を任意の数増加することによって，電流変換回路６２１の構成を変化させずに，電流源の出力電流が安定するまでの時間を確保することが可能となるため，Ｄ／Ａコンバータの特性を悪化させることなく消費電流を抑えることができ，汎用性に優れたＤ／Ａコンバータを提供することができる。
【０１２３】
また，本発明の第６の実施形態にかかるＤ／Ａコンバータ６００によれば，本発明の第５の実施形態かかるＤ／Ａコンバータ５００と同様に，カラーデータの入力からアナログ信号が出力されるまでのサイクルを，本発明の第４の実施形態にかかるＤ／Ａコンバータ４００よりも短縮することができる。
【０１２４】
また，Ｄ／Ａコンバータの分解能が上がった場合には，前述したように入力カラーデータのビット数が増える以上に第１デコーダ６２２からのデコード信号のビット数が増えるため，本発明の第４の実施形態にかかるＤ／Ａコンバータ４００の場合には，デコード信号レジスタ４２５ａ，４２５ｂ，４２５ｃ，ビット演算回路４２４，第１選択回路４２６および第２選択回路４２７の回路規模を大きくせざるを得なかった。この点，本発明の第６の実施形態にかかるＤ／Ａコンバータ６００によれば，本発明の第５の実施形態にかかるＤ／Ａコンバータ５００と同様に，Ｄ／Ａコンバータの分解能と同じビット数の処理を行なうことができるデータ選択回路６２９と第２デコーダ６２８に変更すればよいため，回路規模の増加を本発明の第４の実施形態にかかるＤ／Ａコンバータ４００よりも低く抑えることができる。
【０１２５】
（第７の実施形態）
次に，図１８〜図２０を参照しながら，本発明の第７の実施形態にかかるＤ／Ａコンバータ７００の構成および動作について詳細に説明する。
【０１２６】
本発明の第３〜第６の実施形態にかかるＤ／Ａコンバータ３００，４００，５００，６００においては，図６に示すような電流変換回路内部に設けられた電流出力回路ＣＯＣからの出力電流は，全て同じ値であったが，かかる電流変換回路を，図１８に示すように，２ⁿ（ｎ＝０，１，２，・・・）で重み付けされた電流出力回路ＬＣＯＣを用いて構成することもできる。Ｄ／Ａコンバータが４ｂｉｔ分解能の場合の重み付けされた電流出力回路ＬＣＯＣを使用した重み付け電流変換回路７４０の回路図を図１８に，また，重み付け電流変換回路７４０を使用したＤ／Ａコンバータ７００の回路図を図１９に示す。
【０１２７】
図１８より，重み付け電流変換回路７４０には，１ＬＳＢレベル，２ＬＳＢレベル，４ＬＳＢレベル，８ＬＳＢレベルで重み付けきれた４個の電流出力回路ＬＣＯＣが設けられ，ＳＥＬＥＣＴ［３］の信号によって８ＬＳＢレベル電流出力回路ＬＣＯＣ内部の電流源からの出力電流の出力先を切り換えられ，ＳＥＬＥＣＴ［２］の信号によって４ＬＳＢレベル電流出力回路ＬＣＯＣ内部の電流源からの出力電流の出力先を切り換えられ，ＳＥＬＥＣＴ［１］の信号によって２ＬＳＢレベル電流出力回路ＬＣＯＣ内部の電流源からの出力電流の出力先を切り換えられ，ＳＥＬＥＣＴ［０］の信号によって１ＬＳＢレベル電流出力回路ＬＣＯＣ内部の電流源からの出力電流の出力先を切り換えられる構成となっている。
【０１２８】
また，ＡＣＴＩＶＥ［３］の信号によって８ＬＳＢレベル電流出力回路ＬＣＯＣ内部の電流源の動作／停止が制御され，ＡＣＴＩＶＥ［２］の信号によって４ＬＳＢレベル電流出力回路ＣＯＣ内部の電流源３０の動作／停止が制御され，ＡＣＴＩＶＥ［１］の信号によって２ＬＳＢレベル電流出力回路ＣＯＣ内部の電流源３０の動作／停止が制御され，ＡＣＴＩＶＥ［０］の信号によって１ＬＳＢレベル電流出力回路ＣＯＣ内部の電流源３０の動作／停止が制御される構成となっている。
【０１２９】
各電流出力回路ＣＯＣからの出力電流は電流出力回路ＣＯＣ内部の電流源３０用のトランジスタによって決定するため，電流源３０用のトランジスタのサイズを変更することによって１ＬＳＢレベル，２ＬＳＢレベル，４ＬＳＢレベル，８ＬＳＢレベルの電流を設定することができる。
【０１３０】
また，図１９に示すように，重み付け電流変換回路７４０を使用したＤ／Ａコンバータ７００においては，カラーデータ入力端子から４ｂｉｔのカラーデータがデータレジスタ２３のＤ［０：３］端子とビット加算回路７２４の入力端子に入力される。また，データレジスタ７２３のＯＵＴ［０：３］端子から出力される信号は第１選択回路７２６のＤ［０：３］端子とビット加算回路７２４のもう一方の入力端子に入力される。ビット加算回路７２４から出力される信号は第２選択回路７２７のＤ［０：３］端子に入力される。
【０１３１】
そして，第１選択回路７２６のＳＥＬＥＣＴ［０：３］端子から出力される信号は，重み付け電流変換回路７４０のＳＥＬＥＣＴ［０：３］端子に入力され，また，第２選択回路７２７のＡＣＴＩＶＥ［０：３］端子から出力される信号は，重み付け電流変換回路７４０のＡＣＴＩＶＥ［０：３］端子に入力され，重み付け電流変換回路７４０のＡＮ＿ＯＵＴ端子から出力される信号がＤ／Ａコンバータ７００からの出力信号となる。また，ＣＬＫ入力端子からは，データレジスタ７２３，第１選択回路７２６および第２選択回路７２７にクロックパルスが入力される。なお，第１選択回路７２６と第２選択回路７２７はしジスタで構成することができ，また，データレジスタ７２３と同じ回路構成で実現できる。
【０１３２】
次に，図２０に示すタイミングチャートを参照しながら，本発明の第７の実施形態にかかるＤ／Ａコンバータ７００の動作について説明する。
【０１３３】
図２０に示すように，カラーデータ入力端子からカラーデータ“００００”が入力されると，ＣＬＫの次の立上がりで，データレジスタ７２３はカラーデータ“００００”を保持し，第１選択回路７２６とビット加算回路７２４に出力する。また，次のカラーデータ“０００１”が入力端子から入力されると，ビット加算回路７２４は，入力カラーデータとデータレジスタ７２３の出力信号を入力し，２つの信号の同じビット同士の論理和された信号（“０００１”）を第２選択回路７２７に出力する。
【０１３４】
次のＣＬＫの立上がりで，第１選択回路７２６はデータレジスタ７２３から出力される信号“００００”を保持し，重み付け電流変換回路７４０内部の電流出力回路ＬＣＯＣを選択するＳＥＬＥＣＴ信号を第１選択回路７２６のＳＥＬＥＣＴ［０：３］端子から重み付け電流変換回路７４０のＳＥＬＥＣＴ［０：３］端子へ出力し，また，第２選択回路７２７はビット加算回路７２４から出力される信号“０００１”を保持し，電流出力回路ＬＣＯＣ内部の電流源の動作状態を制御するＡＣＴＩＶＥ信号を第２選択回路７２７のＡＣＴＩＶＥ［０：３］端子から重み付け電流変換回路７４０のＡＣＴＩＶＥ［０：３］端子に出力する。
【０１３５】
これによって，重み付け電流変換回路７４０のＳＥＬＥＣＴ［０：３］端子へは“００００”のデータが入力されるため，図１８に示す重み付け電流変換回路７４０内部の電流出力回路ＬＣＯＣのいずれも選択されず，Ｄ／Ａコンバータ７００のアナログ出力端子から出力される電流は０レベルとなる。また，重み付け電流変換回路７４０のＡＣＴＩＶＥ［０：３］端子へは“０００１”のデータが入力されるため，１ＬＳＢレベル電流出力回路ＬＣＯＣが動作状態となる。
【０１３６】
また，次のＣＬＫの立上がりでは，図２０に示すように，重み付け電流変換回路７４０のＳＥＬＥＣＴ［０：３］端子へは“０００１”のデータが入力されるため，１ＬＳＢレベル電流出力回路ＬＣＯＣが選択され，アナログ出力端子から出力される電流は１レベルとなり，また，重み付け電流変換回路７４０のＡＣＴＩＶＥ［０：３］端子へは“００１１”のデータが入力されるため，１ＬＳＢレベル電流出力回路ＬＣＯＣと２ＬＳＢレベル電流出力回路ＬＣＯＣが動作状態となる。
【０１３７】
また，次のＣＬＫの立上がりでは，重み付け電流変換回路７４０のＳＥＬＥＣＴ［０：３］端子へは“００１０”のデータが入力されるため，２ＬＳＢレベル電流出力回路ＬＣＯＣが選択され，アナログ出力端子から出力される電流は２レベルとなり，また，重み付け電流変換回路７４０のＡＣＴＩＶＥ［０：３］端子へは“０１１０”のデータが入力されるため，２ＬＳＢレベル電流出力回路ＣＯＣと４ＬＳＢレベル電流出力回路ＬＣＯＣが動作状態となる。以降の動作については，当業者であれば，図２０より容易に類推できるため，その詳細な説明は省略することにする。
【０１３８】
ここで，カラーデータが“１１１１”の場合について着目すると，カラーデータが“１１１１”の場合には，前述した手順によって第１選択回路７２６から“１１１１”の信号を出力することにより，重み付け電流変換回路７４０内部の全ての電流出力回路ＬＣＯＣが選択され，Ｄ／Ａコンバータ７００のアナログ出力端子から出力される電流は１５レベルとなるが，第１選択回路７２６から“１１１１”の信号を出力する１クロックパルス分先に第２選択回路７２７から“１１１１”の信号が出力され，重み付け電流変換回路７４０内部の全ての電流出力回路ＬＣＯＣが動作状態になっていることが分かる。
【０１３９】
以上のように，本発明の第７の実施形態にかかるＤ／Ａコンバータ７００によれば，本発明の第３の実施形態にかかるＤ／Ａコンバータ３００と同様に，Ｄ／Ａコンバータの特性を悪化させることなく消費電流を抑えることができる。
【０１４０】
また，本発明の第７の実施形態にかかるＤ／Ａコンバータ７００によれば，発明の第５の実施形態にかかるＤ／Ａコンバータ５００と同様に，カラーデータの入力からアナログ信号が出力されるまでのサイクルを，本発明の第３の実施形態にかかるＤ／Ａコンバータ３００よりも短縮することができる。
【０１４１】
また，本発明の第７の実施形態にかかるＤ／Ａコンバータ７００によれば，本発明の第３〜第６の実施形態にかかるＤ／Ａコンバータ３００，４００，５００，６００に比較して，簡単な回路構成によって実現できるため，より消費電流を抑える効果が期待できるとともに，チップ上でのＤ／Ａコンバータの占有面積を抑えることが出来る。
【０１４２】
（第８の実施形態）
次に，図２１および図２２を参照しながら本発明の第８の実施形態にかかるＤ／Ａコンバータ８００の構成および動作について説明する。
【０１４３】
本発明の第７の実施形態にかかるＤ／Ａコンバータ７００においては，入力カラーデータに対して第１選択回路７２６によって選択される電流出力回路ＬＣＯＣの電流源が停止状態であった場合，第２選択回路７２７により電流源を動作状態にしてから第１選択回路７２６が実際に選択するまでに１クロックパルス分の時間が設けられていたが，Ｄ／Ａコンバータの高速化が進むに連れて電流源を停止状態から動作状態とした場合に，出力電流が安定するまでの時間として，１クロックパルス分の時間では不足することが考えられる。
【０１４４】
この点，本発明の第８の実施形態にかかるＤ／Ａコンバータ８００によれば，データレジスタ８２３（８２３ａ，８２３ｂ，８２３ｃ，８２３ｄ）を複数段設け，ビット加算回路８２４には各デコード信号レジスタの出力信号８２３ａ，８２３ｂ，８２３ｃ，８２３ｄを入力し，各々の出力信号の同じビット同士を加算することによって，各デコード信号レジスタの出力信号に基づいて第１選択回路８２６が選択する電流出力回路ＣＯＣの電流源のみを動作状態とすることが可能なように構成している。また，第２選択回路８２７により電流源を動作状態にしてから第１選択回路８２６が選択するまでにクロックパルス複数個分の時間が設けることが可能となる。
【０１４５】
次に，図２１を参照しながら，本発明の第８の実施形態にかかるＤ／Ａコンバータ８００の構成について説明する。図２１に示すように，カラーデータ入力端子から４ｂｉｔのカラーデータがデータレジスタ８２３ａのＤ［０：３］端子に入力され，データレジスタ２３ａのＯＵＴ［０：３］端子から出力される信号はデータレジスタ８２３ｂのＤ［０：３］端子とビット加算回路８２４の入力端子に入力され，データレジスタ８２３ｂのＯＵＴ［０：３］端子から出力される信号は，データレジスタ８２３ｃのＤ［０：３］端子とビット加算回路８２４の入力端子に入力され，データレジスタ８２３ｃのＯＵＴ［０：３］端子から出力される信号は，データレジスタ８２３ｄのＤ［０：３］端子とビット加算回路８２４の入力端子に入力され，また，データレジスタ８２３ｄのＯＵＴ［０：１４］端子から出力される信号は，第１選択回路８２６のＤ［０：３］端子とビット加算回路８２４の入力端子に入力される。
【０１４６】
ビット加算回路８２４から出力される信号は，第２選択回路８２７のＤ［０：３］端子に入力される。第１選択回路８２６のＳＥＬＥＣＴ［０：３］端子から出力される信号は，重み付け電流変換回路８４０のＳＥＬＥＣＴ［０：３］端子に入力され，また，第２選択回路８２７のＡＣＴＩＶＥ［０：３］端子から出力される信号は重み付け電流変換回路８４０のＡＣＴＩＶＥ［０：３］端子に入力され，重み付け電流変換回路８４０のＡＮ＿ＯＵＴ端子から出力される信号はＤ／Ａコンバータ８００からの出力信号となる。また，ＣＬＫ入力端子からは，データレジスタ８２３ａ，８２３ｂ，８２３ｃ，８２３ｄ，第１選択回路８２６および第２選択回路８２７にクロックパルスが入力される。
【０１４７】
次に，図２２に示すタイミングチャートを参照しながら，本発明の第８の実施形態にかかるＤ／Ａコンバータ８００の動作について詳細に説明することにする。
【０１４８】
図２２に示すように，カラーデータ入力端子からカラーデータ“００００”が入力されると，ＣＬＫの次の立上がりで，データレジスタ８２３ａはカラーデータ“００００”を保持し，データレジスタ８２３ｂとビット加算回路８２４に出力する。
【０１４９】
同様にして，カラーデータ入力端子から次のカラーデータ“０００１”が入力されると，ＣＬＫの次の立上がりで，データレジスタ８２３ａはカラーデータ“０００１”を保持し，データレジスタ８２３ｂとビット加算回路８２４に出力すると同時に，データレジスタ８２３ｂはＣＬＫの立上がる前のデータレジスタ８２３ａから出力される信号“００００”を保持し，データレジスタ８２３ｃとビット加算回路８２４に出力する。
【０１５０】
また，同様にして，次のカラーデータ“００１０”が入力されると，ＣＬＫの次の立上がりで，データレジスタ８２３ａは“００１０”の信号をデータレジスタ８２３ｂとビット加算回路８２４に出力し，データレジスタ８２３ｂは“０００１”の信号をデータレジスタ８２３ｃとビット加算回路８２４に出力し，データレジスタ８２３ｃは“００００”の信号をデータレジスタ８２３ｄとビット加算回路８２４に出力する。
【０１５１】
また，同様にして，次のカラーデータ“０１００”が入力されると，ＣＬＫの次の立上がりでデータレジスタ８２３ａは，“０１００”の信号をデータレジスタ８２３ｂとビット加算回路８２４に出力し，データレジスタ８２３ｂは“００１０”の信号をデータレジスタ８２３ｃとビット加算回路８２４に出力し，データレジスタ８２３ｃは“０００１”の信号をデータレジスタ８２３ｄとビット加算回路８２４に出力し，データレジスタ８２３ｄは“００００”の信号を第１選択回路８２６とビット加算回路８２４に出力する。その結果，ビット加算回路８２４にはデータレジスタ８２３ａ，８２３ｂ，８２３ｃ，８２３ｄの出力信号が入力され，４つの信号の同じビット同士の論理和された信号（“０１１１”）が第２選択回路８２７に出力される。
【０１５２】
そして，次のＣＬＫの立上がりで，第１選択回路８２６はデータレジスタ８２３ｄから出力される信号“００００”を保持し，重み付け電流変換回路８４０内部の電流出力回路ＬＣＯＣを選択するＳＥＬＥＣＴ信号を第１選択回路８２６のＳＥＬＥＣＴ［０：３］端子から重み付け電流変換回路８４０のＳＥＬＥＣＴ［０：３］端子へ出力し，また，第２選択回路８２７はビット加算回路８２４から出力される信号“０１１１”を保持し，電流出力回路ＬＣＯＣ内部の電流源の動作状態を制御するＡＣＴＩＶＥ信号を第２選択回路８２７のＡＣＴＩＶＥ［０：３］端子から重み付け電流変換回路８４０のＡＣＴＩＶＥ［０：３］端子に出力する。その結果，重み付け電流変換回路８４０のＳＥＬＥＣＴ［０：３］端子へは“００００”のデータが入力されるため，図１８に示す重み付け電流変換回路８４０内部の電流出力回路ＣＯＣのいずれも選択されず，Ｄ／Ａコンバータのアナログ出力端子から出力される電流は０レベルとなる。
【０１５３】
また，重み付け電流変換回路８４０のＡＣＴＩＶＥ［０：３］端子へは“０１１１”のデータが入力されるため，１ＬＳＢレベル電流出力回路ＬＣＯＣと２ＬＳＢレベル電流出力回路ＬＣＯＣと４ＬＳＢレベル電流出力回路ＬＣＯＣが動作状態となる。また，次のＣＬＫの立上がりでは，図２２に示すように，重み付け電流変換回路８４０のＳＥＬＥＣＴ［０：３］端子へは“０００１”のデータが入力されるため，１ＬＳＢレベル電流出力回路ＬＣＯＣが選択され，アナログ出力端子から出力される電流は１レベルとなり，また，重み付け電流変換回路８４０のＡＣＴＩＶＥ［０：３］端子へは“０１１１”のデータが入力されるため，１ＬＳＢレベル電流出力回路ＬＣＯＣと２ＬＳＢレベル電流出力回路ＬＣＯＣと４ＬＳＢレベル電流出力回路ＬＣＯＣが動作状態となる。
【０１５４】
また，次のＣＬＫの立上がりでは，重み付け電流変換回路８４０のＳＥＬＥＣＴ［０：３］端子へは“００１０”のデータが入力されるため，２ＬＳＢレベル電流出力回路ＬＣＯＣが選択され，アナログ出力端子から出力される電流は２レベルとなり，また，重み付け電流変換回路８４０のＡＣＴＩＶＥ［０：３］端子へは“１１１１”のデータが入力されるため，全ての電流出力回路ＬＣＯＣが動作状態となる。以降の動作については，当業者であれば，図２２より容易に類推できるため，その詳細説明は省略することにする。
【０１５５】
ここで，カラーデータが“１１１１”の場合について着目すると，カラーデータが“１１１１”の場合には，前述した手順によって第１選択回路８２６から“１１１１”の信号を出力することにより，重み付け電流変換回路８４０内部の全ての電流出力回路ＣＯＣが選択され，Ｄ／Ａコンバータ８００のアナログ出力端子から出力される電流は１５レベルとなるが，第１選択回路８２６から“１１１１”の信号を出力する３クロックパルス分先に第２選択回路８２７から“１１１１”の信号が出力され，重み付け電流変換回路８４０内部の全ての電流出力回路ＬＣＯＣが動作状態になっていることが分かる。
【０１５６】
以上のように，本発明の第８の実施形態にかかるＤ／Ａコンバータ８００によれば，本発明の第４の実施形態にかかるＤ／Ａコンバータ４００と同様に，Ｄ／Ａコンバータの動作周波数がより高速化された場合であってもデータレジスタ８２３を増加することによって，重み付け電流変換回路８４０の構成を変化させることなく電流源の出力電流が安定するまでの時間を確保することが可能となるため，Ｄ／Ａコンバータの特性を悪化させることなく消費電流を抑えることができ，汎用性に優れたＤ／Ａコンバータを提供することが出来る。
【０１５７】
また，本発明の第８の実施形態にかかるＤ／Ａコンバータ８００によれば，本発明の第５の実施形態にかかるＤ／Ａコンバータ５００と同様に，カラーデータの入力からアナログ信号が出力されるまでのサイクルを，本発明の第４の実施形態にかかるＤ／Ａコンバータ４００よりも短縮することができる。
【０１５８】
また，本発明の第８の実施形態にかかるＤ／Ａコンバータ８００によれば，本発明の第７の実施形態にかかるＤ／Ａコンバータ７００と同様に，本発明の第３〜第６の実施形態にかかるＤ／Ａコンバータ３００，４００，５００，６００に比較して，簡単な回路構成によって実現できるため，より消費電流を抑える効果が期待できると共にチップ上でのＤ／Ａコンバータの占有面積を抑えることが出来る。
【０１５９】
以上，添付図面を参照しながら本発明に基づいて構成されたカラーパレットＲＡＭおよびＤ／Ａコンバータの好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１６０】
例えば，本発明の第１の実施形態にかかるカラーパレットＲＡＭ１００において，ＲＡＭ１０１をディスエーブル状態とするためのＣＥ端子が設けられていたが，図２３に示すカラーパレットＲＡＭ９００によれば，かかるＣＥ端子を設けることなく同様の効果を実現することが可能である。
【０１６１】
図２３に示すカラーパレットＲＡＭ９００においては，２入力ＡＮＤゲート９０６を設け，２入力ＡＮＤゲート９０６の入力端子にはＤ型ラッチ９０５のＯＵＴ端子とＣＬＫの入力端子を接続し，また，出力端子にはＲＡＭ９０１のＣＬＫ端子を接続することによって，Ｄ型ラッチ９０５の出力信号がローレベルの場合には，ＲＡＭ９０１へのクロックパルスの供給が停止される構造となっている。その他の回路の動作については，第１の実施形態にかかるカラーパレットＲＡＭ１００において説明したものと同様であるので，その詳細説明は省略する。かかる構成により，従来から使われていたＲＡＭ１１の構造を変更することなく，本発明にかかるカラーパレットＲＡＭ１００と同じ効果を期待することができる。
【０１６２】
また，本発明の第２の実施形態にかかるカラーパレットＲＡＭ２００の実施形態の場合も，図２３に示す回路と同様に，ＲＡＭ２０１にＣＥ端子を設けることなく実現することが可能である。その回路の変形も図２３に示すカラーパレットＲＡＭ９００と同様に，２入力ＡＮＤゲートを設け，２入力ＡＮＤゲートの入力端子にＤ型ラッチのＯＵＴ端子とＣＬＫの入力端子を接続し，また，出力端子にはＲＡＭのＣＬＫ端子を接続することによって，Ｄ型ラッチの出力信号がローレベルの場合にはＲＡＭへのクロックパルスの供給を停止することができる。
【０１６３】
また，本発明の第３および第４の実施形態にかかるＤ／Ａコンバータ３００，４００においては，ビット加算回路３２４，４２４を，図５および図７に示すように，ＯＲゲートを用いて構成したが，カラーデータが負論理である場合には，ＡＮＤゲートを用いて構成することができる。ただし，図５および図７に挙げたビット加算回路３２４，４２４の回路構成は一例であって，ビット加算回路３２４，４２４は，デコーダ３２２，４２２からの出力信号とデコード信号レジスタ３２５（３２５ａ，３２５ｂ，３２５ｃ），４２５（４２５ａ，４２５ｂ，４２５ｃ）の同じビット同士を加算し，同じビット長のデータを生成する機能を有していればよく，本発明の第３および第４の実施形態にかかるＤ／Ａコンバータ３００，４００は，ビット加算回路３２４，４２４の構成で限定されるものではない。
【０１６４】
また，本発明の第７および第８の実施形態にかかるＤ／Ａコンバータ７００，８００に関しても同様に，ビット加算回路７２４，８２４の構成で限定されるものではない。
【０１６５】
また，図１３には，本発明の第５および第６の実施形態にかかるＤ／Ａコンバータ５００，６００に用いることができるデータ選択回路５２９，６２９（６２９ａ，６２９ｂ，６２９ｃ）の一例を示す回路図を示したが，データ選択回路５２９，６２９は，入力データの大きさを比較し，大きい方のデータを出力する機能を有していればよく，本発明の第５および第６の実施形態にかかるＤ／Ａコンバータ５００，６００は，データ選択回路５２９，６２９の構成で限定されるものではない。
【０１６６】
また，本発明の第６の実施形態にかかるＤ／Ａコンバータ６００においては，データ選択回路６２９として，２つのデータの大きさを比較し，大きい方のデータを出力する回路を３個用いて４つのデータの中で１番大きいデータを出力する構成としたが，４つのデータの大きさを１度に比較し，その中で１番大きなデータを出力する構成とすることも可能であって，前述したようにデータ選択回路６２９は複数の入力データの中で１番大きなデータを出力する機能を有していればよく，本発明の第６の実施形態にかかるＤ／Ａコンバータ６００は，データの大きさを比較する方法で限定されるものではない。
【０１６７】
また，本発明の第６の実施形態にかかるＤ／Ａコンバータ６００によれば，データレジスタ６２３ａ，６２３ｂ，６２３ｃ，６２３ｄの出力信号についてのみデータ選択回路６２９ａ，６２９ｂ，６２９ｃによって，１番大きなデータを選択していたが，本発明の第５の実施形態にかかるＤ／Ａコンバータ５００と同様に，カラーデータ入力端子から入力されるカラーデータも含めて１番大きなデータを選択するように構成することも可能である。
【０１６８】
さらに，本発明にかかるＤ／Ａコンバータで用いられている電流出力回路ＣＯＣの一例を示す回路図を図８に示したが，電流出力回路ＣＯＣはＡＣＴＩＶＥ信号に基づいて電流源３０の動作を制御し，ＳＥＬＥＣＴ信号に基づいて電流源３０からの出力電流の出力先を切り換える機能を有していればよく，本発明Ｄ／Ａコンバータは電流出力回路ＣＯＣの構成で限定されるものではない。
【０１６９】
さらにまた，本発明の第３〜第６の実施形態にかかるＤ／Ａコンバータ３００，４００，５００，６００に適用可能な電流変換回路３２１，４２１，５２１，６２１の一例を示す回路図を図６に示し，さらに，本発明の第７および第８の実施形態にかかるＤ／Ａコンバータ７００，８００に適用可能な重み付け電流変換回路７４０，８４０の一例を示す回路図を図１８に示したが，電流変換回路３２１，４２１，５２１，６２１および重み付け電流変換回路７４１，８４１はカラーデータに対して所望の電流値に変換する機能を有していればよく，本発明にかかるＤ／Ａコンバータは電流変換回路３２１，４２１，５２１，６２１および重み付け電流変換回路７４０，８４１の構成で限定されるものではない。
【０１７０】
さらにまた，本発明の各実施形態にかかるＤ／Ａコンバータによれば，４ｂｉｔ分解能のＤ／Ａコンバータの場合について説明したが，本発明のＤ／Ａコンバータは分解能で制限されるものではない。
【０１７１】
また，最近のグラフィックス用やビデオ用のＤ／Ａコンバータでは８ｂｉｔ以上の分解能のＤ／Ａコンバータが主流となっているが，高分解能Ｄ／Ａコンバータの場合には以下に挙げる方法を用いて構成することも可能である。例えば，８ｂｉｔ分解能Ｄ／Ａコンバータの場合，入力カラーデータは８ｂｉｔとなるが，カラーデータを上位４ｂｉｔと下位４ｂｉｔに分割し，本発明の第５の実施形態にかかるＤ／Ａコンバータ５００で挙げた図１２の回路を２個用いて上位ビットで制御されるＤ／Ａコンバータと下位ビットで制御されるＤ／Ａコンバータのアナログ出力端子同士を接続し，下位ビットで制御されるＤ／Ａコンバータの電流変換回路には１ＬＳＢレベルの電流を出力する電流出力回路ＬＣＯＣを１５個備え，上位ビットで制御されるＤ／Ａコンバータの電流変換回路には１６ＬＳＢレベルの電流を出力する電流出力回路ＬＣＯＣを１５個備えれば，８ｂｉｔ分解能Ｄ／Ａコンバータを構成することが可能となる。さらにまた，下位ビットで制御されるＤ／Ａコンバータには，発明の第７の実施形態にかかるＤ／Ａコンバータ７００で挙げた図１９の回路を用いることも可能であり，この他にも種々の組み合わせが考えられるが，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１７２】
さらにまた本発明にかかるＤ／Ａコンバータはグラフィックス用Ｄ／Ａコンバータに限定されるものではなく，電流源を備えた電流出力型Ｄ／Ａコンバータの全てに適用することも可能である。
【０１７３】
【発明の効果】
以上説明したように，本発明によれば，同一のアドレスが入力された場合には，ＲＡＭをディスエーブル状態にして，プリチャージ動作などによって消費される電流を抑えることが可能な低消費電力型のカラーパレットＲＡＭを提供することができる。
【０１７４】
さらに本発明によれば，電流変換回路内部の電流出力回路の動作／停止を効果的に制御することにより，不選択時には電流出力回路を停止しておき，選択時には電流出力回路を事前に動作させて安定した出力電流を確保することが可能な低消費電力型のＤ／Ａコンバータを提供することができる。
【０１７５】
さらに本発明によれば，汎用性に優れるとともに，動作周波数の高速化にも対応可能であり，しかも回路規模を拡大することなく，特に同一のカラーデータが連続する場合に消費電力を効果的に抑えることが可能なグラフィック用電流出力型Ｄ／Ａコンバータを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかるカラーパレットＲＡＭの概略構成を示す回路図である。
【図２】本発明の第１の実施形態にかかるカラーパレットＲＡＭの動作を示すタイミングチャートである。
【図３】本発明の第２の実施形態にかかるカラーパレットＲＡＭの概略構成を示す回路図である。
【図４】本発明の第２の実施形態にかかるカラーパレットＲＡＭの動作を示すタイミングチャートである。
【図５】本発明の第３の実施形態にかかるＤ／Ａコンバータの概略構成を示す回路図である。
【図６】本発明の第３〜第６の実施形態にかかるＤ／Ａコンバータに適用可能な電流変換回路の概略構成を示す回路図である。
【図７】図６に示す電流出力回路の端子構造を示す説明図である。
【図８】図６に示す電流出力回路の一例を示す回路図である。
【図９】本発明の第３の実施形態にかかるＤ／Ａコンバータの動作を示すタイミングチャートである。
【図１０】本発明の第４の実施形態にかかるＤ／Ａコンバータの概略構成を示す回路図である。
【図１１】本発明の第４の実施形態にかかるＤ／Ａコンバータの動作を示すタイミングチャートである。
【図１２】本発明の第５の実施形態にかかるＤ／Ａコンバータの概略構成を示す回路図である。
【図１３】本発明の第５および第６の実施形態にかかるＤ／Ａコンバータに適用可能なデータ選択回路の一例を示す回路図である。
【図１４】図１３に示すデータ選択回路の審理値の状態を示す説明図である。
【図１５】本発明の第５の実施形態にかかるＤ／Ａコンバータの動作を示すタイミングチャートである。
【図１６】本発明の第６の実施形態にかかるＤ／Ａコンバータの概略構成を示す回路図である。
【図１７】本発明の第６の実施形態にかかるＤ／Ａコンバータの動作を示すタイミングチャートである。
【図１８】本発明の第７および第８の実施形態にかかるＤ／Ａコンバータに適用可能な重み付け電流変換回路の一例を示す回路図である。
【図１９】本発明の第７の実施形態にかかるＤ／Ａコンバータの概略構成を示す回路図である。
【図２０】本発明の第７の実施形態にかかるＤ／Ａコンバータの動作を示すタイミングチャートである。
【図２１】本発明の第８の実施形態にかかるＤ／Ａコンバータの概略構成を示す回路図である。
【図２２】本発明の第８の実施形態にかかるＤ／Ａコンバータの動作を示すタイミングチャートである。
【図２３】本発明にかかるカラーパレットＲＡＭのさらに別の実施形態の概略構成を示す回路図である。
【図２４】従来のカラーパレットＲＡＭの概略構成を示す回路図である。
【図２５】従来のグラフィックス用電流出力型Ｄ／Ａコンバータの概略構成を示す回路図である。
【図２６】従来の電流変換回路の一例を示す回路図である。
【図２７】従来の電流出力回路の一例を示す回路図である。
【図２８】従来のグラフィックス用電流出力型Ｄ／Ａコンバータの動作を示すタイミングチャートである。
【符号の説明】
１００ カラーパレットＲＡＭ
１０１ ＲＡＭ
１０２ アドレスレジスタ
１０３ 比較回路
１０４ Ｄ型フリップフロップ
１０５ Ｄ型ラッチ
３００ Ｄ／Ａコンバータ
３２１ 電流変換回路
３２２ デコーダ
３２３ データレジスタ
３２４ ビット加算回路
３２５ デコード信号レジスタ
３２６ 第１選択回路
３２７ 第２選択回路

Claims (6)

1. ディジタル信号を電流値に変換するＤ／Ａコンバータにおいて：ディジタルデータに応じた第１のデコード信号を出力するデコーダと；前記デコーダからの前記第１のデコード信号を保持して，第２のデコード信号を出力するデコード信号レジスタと；前記デコーダからの前記第１のデコード信号と前記デコード信号レジスタからの前記第２のデコード信号の同じビット番号同士を加算し，前記第１および第２のデコード信号と同じビット長の第３のデコード信号を生成するビット加算回路と；前記第３のデコード信号に応じて動作／停止状態を切り換える複数の電流出力回路を備え，前記第２のデコード信号に応じて選択された前記電流出力回路に応じた電流値を出力する電流変換回路と；を備えたことを特徴とする，Ｄ／Ａコンバータ。
2. 前記デコード信号レジスタは，複数段のデコード信号サブレジスタ群がカスケード接続されることにより構成され，前記ビット加算回路は，前記各デコード信号サブレジスタ群からの複数の前記第２のデコード信号と前記第１のデコード信号の同じビット番号同士を加算し，前記第３のデコード信号を生成するものであることを特徴とする，請求項１に記載のＤ／Ａコンバータ。
3. ディジタル信号を電流値に変換するＤ／Ａコンバータにおいて：入力された第１のディジタルデータを保持して第２のディジタルデータを出力するデータレジスタと；前記第２のディジタルデータに応じた第１のデコード信号を出力する第１のデコーダと；前記第１のディジタルデータと前記データレジスタからの前記第２のディジタルデータの大きさを比較して第３のディジタルデータを出力するデータ選択回路と；前記第３のディジタルデータに応じた第２のデコード信号を出力する第２のデコーダと；前記第２のデコード信号に応じて動作／停止状態を切り換える複数の電流出力回路を備え，前記第１のデコード信号に応じて選択された前記電流出力回路に応じた電流値を出力する電流変換回路と；を備えたことを特徴とする，Ｄ／Ａコンバータ。
4. 前記データレジスタは，複数段のデータサブレジスタ群がカスケード接続されることにより構成され，前記データ選択回路は，前記各データサブレジスタ群に入力される複数の前記第１のディジタルデータと前記各データサブレジスタ群から出力される複数の前記第２のディジタルデータ群とを比較するものであることを特徴とする，請求項３に記載のＤ／Ａコンバータ。
5. 前記電流変換回路は，２n（ｎ＝０，１，２，・・・）で重みづけられた複数の電流出力回路を備えていることを特徴とする，請求項１，２，３または４のいずれかに記載のＤ／Ａコンバータ。
6. ディジタル信号を電流値に変換するＤ／Ａコンバータにおいて，前記ディジタル信号を複数のサブディジタル信号に分割し，前記各サブディジタル信号を，請求項１，２，３，４または５のいずれかに記載のＤ／Ａコンバータと同構造を有する，複数のサブＤ／Ａコンバータにより所定のサブ電流値に変換してから合成することを特徴とする，Ｄ／Ａコンバータ。

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