CN101006411A - 用于调整性能的闭环控制 - Google Patents

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Abstract

本发明涉及一种方法及电路设置，其响应于受监视的性能指标而控制集成电路的性能，其中基于所述性能指标控制集成电路的电源。在所述集成电路中产生的受控电源的噪声电平及时钟频率的至少之一被监视，如果检查结果不在预定的范围内，则相应的控制信号被反馈到控制功能中。从而对于工艺变化可以实现一个简单的且容易扩展的自适应。

Description

用于调整性能的闭环控制
技术领域
本发明涉及用于响应于受监视的性能指标而控制集成电路(IC)性能的电路设置及方法。作为例子，本发明涉及被细分成电气隔离区域的集成电路，其中每个岛的参数，例如电源电压、时钟频率等，可被分别控制。
背景技术
在新的深层亚微米技术方面，电路及系统的执行需要一种新的方法，使得系统的性能可顺利地实现。大家都知道，由于过量的晶体管漏泄、局部或全局工艺可变性的影响以及减少噪声容许限度的影响，用例如100nm或超过该数值的技术实施的片上系统(SoC)的性能可能受到严重妨碍。因而正在开发及使用一些用于解决此类问题的策略，在性能状态受到抑制的情况下，调整实时设计参数，例如电源及操作频率。采用该方法的目的是调整芯片，例如IC或SoC的隔离区域，从而以次优的方式在速度和功率方面确保一定的性能水平。
图1所示为表示传统的性能控制方案中处理步骤的流程图，其中，在图1的左边部分对应于控制方案的软件部分SW，图1的右边部分对应于控制方案的硬件部分HW。流程图给出了如何将系统实施为功率调节的方法。(软件)应用被设计为对于不同的部分、甚至不同的指令产生需要的硬件性能方面的信息。该信息用于产生包括或结合在该应用中的性能指标。该硬件提取这些性能指标并用它们来决定电源电压及时钟频率方面最适合的工作条件。具体地，在步骤10中，该应用由标准编译器正常编译，然后，在步骤11中，使用标准分析器(profiler)来提取该应用的执行特征文件，该特征文件给出该应用在行为及其性能需求方面的信息。基于在步骤11中得到的执行特征文件，在步骤12中可提取性能指标，从而步骤12取决于将要使用的硬件。在步骤14中，性能指标结合到该应用中以获得扩展的应用。然后在硬件部分HW的步骤20中，从该应用中提取指标。该提取取决于步骤14，然后在步骤21a中，执行该应用，并依据步骤21b中的指标调整性能。
已建议为一个单独芯片上的不同功能区提供自适应电源电压。按照该方法，这些区域的电源电压可单独得到最优化，从而允许进一步的性能最优化。作为实例，Nowka等人在“A32-bit PowerPCsystem-on-a-chip with support for dynamic voltage scaling anddynamic frequency scaling”，IEEE Journal of Solid-stateCircuits，2002年11月，第37卷，第11号，第1441-1447页中描述了一个片上系统处理器，其使用动态电压定标(scaling)及即时(on-the-fly)频率调整以适应动态改变性能需求。SoC利用有源功率降低技术以将能量损耗与应用需求动态匹配。当通过使用动态电压定标、动态频率定标、单元及寄存器电平功能性时钟门控而对资源的需求变低时，减少了有源功率的损耗。为了在该SoC中支持动态电压定标，能量分配已被分成4个不同的能量范围，其中两个范围由电压控制。
另外，Miyazaki等人在“An autonomous decentralized low-power system with adaptive-universal control for a chipmulti-processor”，IEEE International Solid State CircuitsConference，Digest of Technical Papers，San Francisco，USA，2003年2月8-13日，第108-109页，描述了一种自主和分散配置的系统，其中每个处理器在保持特定性能的同时可在最小功耗下运行。通过全局路由线，将电源及时钟提供到每个模块中，每个模块配有电压调整器及时钟分配器。在每个模块中的自指示查找表决定应用到各个模块中的电压及频率。一个复合的内置自测试单元测量在初始化芯片测试阶段每个模块的性能，并发送数据到每个查找表以用于存储及使用。
然而，上述系统需要复杂的自适应及能量转换电路，其增加面积开销及处理的需求。总之，在需要的电路及监视方面，执行上述性能调整方法的方案复杂且庞大。
发明内容
因此，本发明的目的是提供一种具有较少面积开销，对集成电路的电气隔离岛的电源进行独立控制的简单自适应控制方案。
为实现上述目的，需要按照如权利要求1所述的电路设置及权利要求19中所述的控制方法。
从而，提出一种用于性能控制的非常简单和容易扩展的自动控制方案，其中根据相关性能参数的启示来调整工艺变化。如果对于集成电路的各隔离区域以分散的方式使用该建议的系统，则使用可变电阻器装置用于调整单个电源相比于需要DC-DC转换器及其他专用电路的已知解决方法具有低面积开销的优点，并且可以实现简单数字控制和快速瞬态响应。此外，不需要像DC-DC转换器的情况那样使用额外的外部元件。从而通过控制电源如改变电源电压，可以实现向需要的性能状态转换。
监视装置可包括电源噪声监视器装置，其用于检查电源电压的噪声是否超过一个预定的最大值。另外或可替换地，监视装置可以包括时钟比较装置，其用于将一个时钟脉冲与一个参考脉冲相比较，该参考脉冲与一个预定延迟的时钟脉冲相同步。特别地，监视装置可以进一步包括用于将参考脉冲延迟一段与最坏情形路径延时相关的预定时间周期的延迟装置。因此监视装置用于确定电源可以根据需要来控制。
此外，性能控制装置可包括：有限状态机，其存储关于当前系统状态的信息，并控制向相应于已接收的性能指标的状态转换。从而，可提供控制系统的简单结构及集成化。作为一个特例，性能控制装置可包括抑制装置，其用于响应于各个控制信号的接收而抑制状态转换。假如该变化对集成电路的性能是有害的，则该措施确保停止或者抑制电源的(进一步)变化。
性能控制装置可在额定电源下运行，同时监视装置可在受控电源下运行。为避免电平误解释，可提供移位装置，用于移位各个控制信号的电平以及在适当调整的电平给性能监视装置提供经过电平移位的控制信号。
作为附加措施，可设置性能控制装置以控制集成电路的后偏压。从而，控制系统的灵活性进一步加强。特别是，通过适当地偏置晶体管的体端子来改变它们的阈值电压，可分别控制隔离电路区域的性能。
经调整的电源可为时钟产生装置供电，以单独调整提供给至少两个电气隔离的电路区域的时钟。因此时钟产生装置可置于其电源由局部控制装置控制的自主岛中。
进而，可配置性能控制装置用于控制一个旁路装置来跳过至少两个隔离电路区域的处理管线的至少一个寄存器装置。从而可提供控制集成电路性能的另一个或附加的方法，以实现高效设置。
可变电阻器装置可包括被分成多个晶体管段的晶体管装置，每个段或者段的子集与专用控制寄存器的一个位相连，所述寄存器由性能控制装置设置。因此可引入电阻值的离散数字控制，其中控制寄存器可在运行时间容易地被编程或再编程以实现自适应电源电压控制。进而，控制移位寄存器装置可被连接到一个时钟发生器装置，用来给隔离电路区域提供经调整的时钟信号，其中可基于来自局部控制装置提供的二进制控制信号来控制移位寄存器装置，其中二进制控制信号定义至少一个被移位到移位寄存器装置中的二进制值，从而或者增强或者降低集成电路的性能。该解决方案具有一个优点：可以基于至少一个简单的二进制控制方案或信号容易地控制集成电路的性能。特别是，移位寄存器装置的位值可用来单独地旁路时钟发生器装置的延迟部分。因此可基于移位到移位寄存器装置中的位值来直接控制该时钟发生器装置的频率。
作为另一个选择，可以配置性能控制装置来从多个特征文件模式中选择一个预定的特征文件模式，每个特征文件模式定义隔离电路区域的一组性能参数之间的预定关系。这样，选择的特征文件模式确保物理变量或性能参数被连续地修改以满足特定的性能。特别地，特定的参数可与其他参数结合，从而提供各个参数间的耦合。特别地，性能参数可包括时钟频率、电源电压及阈值电压。预定的特征文件模式及性能参数可存储在查找表中。此外，多个特征文件模式可包括这样一种特征文件模式，该特征文件模式中的电源电压及时钟频率以一个固定的关系保持。
其它有利的修改被定义在从属权利要求中。
附图说明
下面，参考附图在具体实施例的基础上描述本发明。
图1示出了表示传统的性能控制方案的处理步骤的示意流程框图。
图2示出根据第一优选实施例的性能控制电路设置的示意框图。
图3示出根据第二优选实施例的性能控制电路设置的示意框图。
图4示出表示根据第三优选实施例的可变深度管线配置的示意框图。
图5示出根据第四优选实施例的四维控制方案的示意流程图。
图6示出根据第四优选实施例的线性可编程时钟发生器的示意电路图。
图7示出根据第四优选实施例的可控制并行可变电阻器的示意电路图。
图8示出表示用在优选实施例的时钟波形的一个实例的信号图。
图9示出表示在第四优选实施例中电源电压的示例的信号图。
图10示出根据第五优选实施例的控制功能的示意流程框图。
图11示出根据第五优选实施例的AIoP框架接口的示意框图。
图12示出了表示根据第五优选实施例时钟对电源电压的示意图。
具体实施方式
现在将在一个可被分成不同岛的IC的基础上描述优选的实施例。每个岛可以包含在三阱CMOS(互补金属氧化物半导体)技术的隔离的第三阱中。三阱CMOS技术允许第一类型的阱例如P-阱，被放置在第二类型的阱例如N阱中，从而构成三种阱结构：第一类型的简单阱，第二类型的简单阱，及第三类型的阱，其由在第二类型的深阱内部的第一类型的阱组成。第三类型的阱通过在第二类型的深阱与基底之间加上反向偏压使其内部的电路与芯片上其他部分隔离。每个阱可被控制，其工作条件可根据一些参数来修改。芯片的其余部分也可根据其他参数来控制。每个岛用一个或多个实用值来运行，且第一岛的至少一个实用值可以不同于第二岛的相应实用值。
图2示出根据第一优选实施例的性能控制电路设置的示意电路图，其中CMOS技术或其它集成技术的电路设置在IC或IC的专用岛上，并通过线性可变电阻器(LVR)32连接到提供全局或额定的供电电压VDDmax的电源电压端上。提供给集成电路一个监视功能或单元M，用于监视在局部片上由时钟产生单元(CGU)30产生的时钟CLK的时钟频率，以及一个局部电源管理单元(PMU)20，用于基于提供给PMU20的性能指标PI适当地改变电源电压VDD来局部控制或调整IC或专用岛的性能。
根据第一优选实施例，对IC、专用岛或一组专用岛执行电源电压及时钟频率的控制。PI提供给PMU20，PI可以任何形式存在，例如编码的或非编码的二进制控制字、用于寻址存储器或查找表的二进制地址，或模拟信号。PMU20可以只由有限状态机(FSM)组成，其知晓或已存储当前系统状态，并调整或控制向相应于、相关于或分配给所提供的PI的状态的转换。通过借助于LVR32逐步或以任何其他方式改变电源电压VDD来产生状态转换。被控制的电源电压VDD也提供给CGU30，该CGU30相应地依次改变系统的时钟频率。
为了确定电源电压的改变没有对IC或专用岛的性能产生不利影响，两个控制功能被作为控制回路提供给监视单元M。第一控制回路响应于噪声控制，包括至少一个电源噪声监视器(PSNM)66，其用于检查从LVR32获得的在受控制的电源电压VDD上的噪声是否超过了预定的最大容许值。借助在各个噪声控制信号B上的脉冲将检查结果信号化，例如作为二进制值。在图2的实施例中，通过在PSNM66(或其并行部分)上产生一个数字噪声电平信号，并且通过具有限制和/或脉冲成型和/或其他信号成型能力的至少一个信号成型单元62向噪声比较单元64提供该噪声电平信号来实现上述功能，该噪声比较单元64将该噪声电平信号与外部提供的表示可允许最大噪声的最大噪声索引(MNI)相比较。基于比较结果，在噪声比较单元64的输出端，产生逻辑高电平“1”的脉冲作为噪声控制信号B来表示存在多余的噪声，反之亦然。
第二控制回路负责时钟控制，并用于检查由CGU30提供的控制时钟频率是否慢得足以能够校正系统的性能或工作。通过时钟比较功能实现上述功能，即将一个时钟高脉冲与一个参考脉冲相比较，该参考脉冲与具有延迟等于系统中最坏情形路径延迟的一半的时钟脉冲相同步。在附图2的实施例中，该参考脉冲通过提供CGU30的时钟CLK给由几个缓冲器或放大器电路71及一个反相器电路73组成的延迟路径来产生。然后将延迟及反相时钟信号施加到逻辑与门74的一端，同时另一端接收未修改的时钟信号CLK。与门74的输出信号相应于参考脉冲，该参考脉冲具有相应于已修改的及未修改的时钟信号的重叠部分的脉冲长度，从而相应于由延迟路径引入的延迟时间。该时钟比较通过提供一个简单的逻辑异或门76来实现，所述参考脉冲施加到其一端，未修改的时钟信号CLK经过作为延迟匹配单元的第二与门72施加到另一端。假如两个输入信号具有相同的逻辑电平，则异或门76的输出信号处在高电平。后面的低通滤波器78被用于消除寄生脉冲。假如由CGU30产生的时钟频率相对于最坏情形路径延迟太高，则相应产生脉冲A。
脉冲或控制信号A或B通过用于电压电平调整的电压移位单元75和互斥单元79提供给PMU20，以停止或抑制电源电压VDD的任何进一步的改变操作，该互斥单元79用于在两个信号都有效时只供给A及B控制信号之一并且可由OR门代替。由于PMU20在额定电源电压VDDmax(如左上虚线框所示)下工作，同时电路的其他部分在受控电源电压VDD(如其他虚线框所示)下工作，因此需要使用电压移位单元75。
图3示出了根据第二优选实施例的性能控制电路设置的示意电路图，除了提供用于控制后偏压及体偏压的控制功能以外，其类似于第一优选实施例。为了实现它，一个数字偏压控制信号基于PI由PMU20产生且被提供给数模转换器(DAC)82。由DAC82产生的等效模拟信号经放大器或缓冲电路84被提供给IC基底。注意，偏压控制功能的元件，即DAC82及缓冲电路84也在额定电源电压VDDmax(如附图3中的左上边的被放大的虚线框所示)下运行。被控制的偏置电压的效果也被监视单元M的控制回路所捕获，从而不需要附加的监视功能或控制回路。体偏压可以任何方式产生且在提出的性能控制方案中没有大的影响。
在上面的第一及第二实施例中，LVR32作为致动器提供来控制电源电压VDD。该受控的电源电压VDD作为PI的函数可在0-VDD之间的一个较宽的范围内变化。可变电阻器可基于任何半导体电路或其他具有可控电阻器功能或用作可控电阻的电路来实施。作为对LVR32的替换，任何一般电压调整器，例如DC/DC转换器，也可以被使用。
下面描述第三优选实施例，其中PMU20适于改变在受控电路中提供的至少一个处理功能的管线深度。现代处理器使用管线来串行化及优化指令执行以改善其性能。然而，众所周知，优化的管线深度依赖正在运行的应用或甚至其当前部分。因而，提议通过合并或跳过某些管线阶段，允许PMU20修改被控制电路的处理阶段或功能的管线深度，这也会导致有必要改变操作或时钟频率。因此，可为每个岛单独选择管线深度以优化性能，例如，多媒体应用需要最大管线深度，而实时应用可使用中度管线深度等。任何管线将从该方法中受益，然而，两个寄存器组之间的逻辑具有相似延迟的平衡管线将最有益。
图4示出了根据第三优选实施例的可变深度管线，其中两个操作A或B在各自的处理或逻辑单元中被执行。假如中间寄存器RA可被跳过，可以在一个时钟循环中执行操作A，B，管线深度可被有效地改变到2。为了实现该操作，增加额外的逻辑PD(管线停用)，其允许门控中间寄存器RA的时钟。此外，旁路单元BP，其可能是一个多路复用器或其他可选择的开关电路，被加进以选择适当的输入给逻辑或操作B。通过给每个寄存器势垒增加这些结构，管线深度可得到完全地改变。
可以有许多方法来使应用或PMU20尝试并改变管线的深度。一个方法是指定管线特征文件，其定义应当跳过哪个寄存器势垒，和将由上述μ-控制功能设定的必要的操作频率。该管线部分的启动及禁止也可基于软件例程的相应指令。
在图4的实施例中，管线包含在寄存器RA前的操作A及在寄存器RB之前的操作B。操作A根据输入值IA计算输出值OA，操作B根据输入值IB计算输出值OB。输入值IB为先前时钟循环中的操作A的输出结果。
管线操作的缺点是等待时间增加。提供给管线的时钟周期T必须适于在该链中产生的最长的延迟时间。从而，输出值OB为有效的等待时间可表示为T+τB，其通常比τA+τB更长，其中τA及τB分别是操作A及操作B的等待时间。
在第二优选实施例中，PMU20控制旁路单元B使之能跳过管线中一个或更多的寄存器。假如在管线中的操作只是偶然必须被执行，则跳过一个寄存器是利的。通过设置控制值到控制锁存器或触发器C0中，可以执行控制，同时输入值IA被提供到输入寄存器R0。从而，等待时间可被缩短，其对该管线的吞吐量产生相应的效果。该吞吐量相应于可以在某一个时间周期中运行的指令的数目。当跳过一个或更多的寄存器部分时，等待时间被减少，但吞吐量降低，因为等待时间必须被引入直到一个新的输入值能够在两部分中被处理为止。
下一步，结合第四优选实施例描述了用于组合控制时钟频率与电源电压的已改进的电源电压致动器(其可以替代附图2及3中的LVR32)。特别是，改进的致动器调整功能使得能容易地控制附图2及3中的受控电路的性能。
当对性能的要求较低时，能量供应可以降低，由此提供降低的性能但实际上功耗减少了。对于较高的性能需求，在最快的设计操作频率下，最高的电源电压提供最高的性能。此外，可以采用这样一种方法用于跟踪过程及温度改变。至今为止执行这类方法的所有方案都是基于接收一个或多个性能指标，其通常相应于提供到控制系统的需要的时钟频率及电源电压。因此，从受控电路的外部来安排在操作如电源及操作频率这样的电气参数背后的智力。
第四优选实施例的致动器的基本思路是通过对更多或更少性能的简单需求，替代给定性能指示的基本原理。这可用一个二进制信号来完成，即，以最多两个位值，并基于移位寄存器或先进先出(FIFO)存储器，用于为受控电路产生受控电源电压的可变电阻器，以及线性可编程时钟发生器如在附图2及3中的CGU30来导致一个非常简化的实施。
图5中示出了该控制方案的一般实施。二进制控制信号UP及DN由PMU20提供并指示是需要更多还是更少的性能。两个信号控制FIFO或移位寄存器31，并且被用作为推进或弹出(pop)信号。可替换地，可以使用单一的二进制控制信号，其被提供并被分成一个非反相信号和反相信号以获得UP和DN值。
存储在移位寄存器31中的位被发送到可变电阻器32及CGU30中。作为响应，CGU30产生一个调整的时钟RCLK，并且可变电阻器32产生一个调整的电源电压RSP。
图6所示为以CGU30为例的示意电路图。根据图6所示，CGU30由回路组成，该回路包含反相器及多个延迟部分D1到D3，该多个延迟部分D1到D3可基于从移位寄存器31的各个偶数位位置导出的控制信号C0，C2，...，C2n被旁路掉。由于CGU30的回路的总延迟决定调整的时钟频率RCLK，该时钟频率可基于存储在移位寄存器31中的位值来加以控制。
图7示出了连接在调整的电源端RSP与未调整的电源端URSP之间的LVR32的示例的示意电路图。LVR32包含多个并联电阻器分支，其能根据从移位寄存器31的各个奇数位位置的逆或非获得的控制信号/C1，/C3...，/C2n+1来单独切换。当然，图7的可控电阻电路可由晶体管段来代替，其中该控制信号被提供给晶体管段的控制端。
在增加该模式中的逻辑值“1”的数目时，CGU30的总延时被增加(因为如图6所示有效延时段的数目减少)，LVR32的总电阻被减少(因为如图7所示开路电阻支路的数目增加)。
该控制方案原理如下所述：
首先，移位寄存器31在其第一位的位置或时隙中具有逻辑“1”，在剩余位的位置或时隙中被填入逻辑“0”，由此产生图案“100...000”。这样确保了可变电阻为其最小值(所有的电阻支路被连接或闭合)且CGU30提供相应于最小总延迟(只有一个延迟段D1是有效的)的最快时钟，其也可以任意选择。当PMU20启动控制信号DN时，通过将逻辑“1”移位到移位寄存器31中(移位到图7中的右边)以获得“110...000”的图案来增加包含逻辑“1”的时隙的数量。根据由移位操作设置的新的时隙是奇时隙还是偶时隙，减少电源电压或时钟频率。另一方面，当PMU20启动控制信号UP，通过从移位寄存器31移出一个逻辑“1”(移位到图5中的左边)以获得“100...000”的图案来减少包含“1”的时隙的数目。根据是奇时隙或偶时隙被复位，降低电源电压或减少时钟频率。
动作的顺序是这样的，时钟频率总是在电源电压之前减少，电源电压总是在时钟频率之前增加。在提出的控制方案中，提高(当然，可以释放)控制信号UP及DN仅在移位寄存器31的状态中引起一个改变。也可以将产生的时钟RCLK提供给移位寄存器31，在图5中用虚线来表示，从而，只要控制信号UP或DN保持高电平，多个时隙就被设置或复位。
当移位寄存器31只填入逻辑“0”时，控制电路以最高的性能工作，而当移位寄存器31只被填入逻辑“1”时，获得最大的能量节省。由于PMU20控制CGU30，PMU20知晓对于移位寄存器31的给定数据字的时钟频率或操作频率。另一方面，性能监视器，例如环形振荡器及计数器，可以用于实时测量控制电路的性能。
图8所示为从顶到底表示调整的时钟信号RCLK、控制信号UP及控制信号DN的波形的信号图。从图8中可以看出，当控制信号UP处于高逻辑状态时，调整的时钟信号RCLK频率增加，当控制信号DN处于高逻辑状态时，调整的时钟信号RCLK频率降低。
图9示出了表示调整的电源电压RSP或VDD随时间变化的波形的信号图，其中可以观察到基于移位寄存器31内容的相应改变，电压在逐步降低。
图10示出表示根据第四优选实施例的建议的控制方案的处理步骤的示意流程图，其中图10的左边部分又相应于该控制方案的软件部分SW，图10的右边部分又相应于该控制方案的硬件部分HW。
在步骤10中，应用由标准编译器正常编辑。然后，在步骤11中，使用标准分析器以提取应用的统计特性文件，其给出应用行为及性能需求方面的信息。根据在步骤11中获得的统计特性文件，可以在步骤12中提取性能指标。这样，步骤12依赖于将要被使用的硬件。对于提出的解决方法，该假设不是必须的，与其他部分中的指标相比较，指标只能表示应用的一部分的性能需求。
在步骤13中，指标或控制值UP及DN在各分步骤13a及13b中被提取。这样的提取可独立于硬件进行或对调整到硬件，例如调整为特定的最初保证的、控制信号UP和DN涉及的性能。在步骤14中，控制值UP和DN作为二位或一位字段被嵌入应用中用于每个指令，用于固定的或可变的应用部分或作为分离的程序。如上面已经提到的，UP及DN控制值也可以从一个单一的二进制控制值或位导出，其中，该单一控制位的第一状态涉及控制信号UP的高值，而控制位的第二状态涉及控制信号DN的高值。
在硬件部分HW的步骤20中，从应用中提取控制值UP及DN。该提取依赖于步骤14。然后，在步骤21中，执行应用，根据控制值UP及DN在各分步骤21a及21b中调整硬件。
下面描述第五优选实施例，其涉及用于控制电源电压，时钟频率及被控制电路的体偏压的控制方案。特别是，第五优选实施例涉及到一个非常简单的自主方案，其中提供一个性能指标，三个物理变量时钟频率、电源电压及体偏压被相应地连续修改，以满足特定的性能。第五优选实施例的一个优点是时钟频率受电源电压的影响。换一种说法，定标升高及降低供电电压VDD会引起时钟频率的相应改变。由于电路及时钟的速度被做成匹配于电源的适当定标，在性能的自主岛(AIoP)中这一方面是很重要的。
从系统的观点来看，AIoP方法的目的在于开发关键电路设计技术用于未来IP平台，并假设SoC由岛组成。本质上，AIoP技术提供硬件的基础设施，其称为AIoP框架，以适应一个岛或岛族的性能，从而，在速度及能量方面保证特定的性能水平。AIoP技术依据速度和/或能量损耗，为给定的需要性能选择岛的最佳电源及阈值电压。
图11所示为一个AIoP框架的示意框图，其输入由一个特征文件模式及岛目标频率组成。也可能是一个校准状态。该框架承认所有的特征文件、频率及校准需求。频率(由一个频率指针FP定义)，特征文件模式(由一个特征文件指针PP定义)，电源值VDD被保持在查找表(LUT)50中。AIoP控制器48-1及48-2及校准单元49使用LUT50在控制下动态调整岛。由于岛可具有截然不同的电源电压，需要电平移位器42与其他岛通讯。
校准单元49由校准开始(CS)信号控制，并产生一个校准准备(CR)信号。阈值控制器48-1产生一个特征文件准备(PR)信号，电源控制器48-2产生一个频率准备(FR)信号及一个频率误差(FE)信号。此外，在岛40上提供的AIoP框架包括用于监视受控电路的电压阈值的阈值监视单元43，用于监视电路速度的速度监视单元47，及用于监视受控电路的电源噪声的PSN监视单元46。
进而，可在一个三阱CMOS技术的隔离的第三阱中提供的岛40，包括其中设置了该受控电路的处理元件的N阱区域44及P阱区域45，以及时钟产生区或功能性41。这些区域由阈值监视器43、PSN监视器46及速度监视器47来监视。
图11中的AIoP框架提供了以不同的特征文件模式设置AIoP岛40的可能性。总之，可区分两个特征文件模式，即运行模式及待机模式。在运行模式中，可选择下面的特征文件：
高性能特征文件，其中阈值电压为最小值，电源与需要的时钟频率成对或固定地涉及需要的时钟频率。
典型的性能特征文件，其中阈值电压被置于其典型值，电源与需要的频率成对或固定地涉及需要的频率。
低能量性能特征文件，其中阈值电压被置于最大值，电源与需要的频率成对或固定地涉及需要的时钟频率。
另一方面，在待机模式下，可以选择下面的特征文件：
凉特征文件，其中应用一个时钟门控，在阈值电压被提升到它们的最大允许电压时，电源被降到其最小允许值。该模式或特征文件可用于较低能量的目的。
冷特征文件，其采用与凉特征文件相同的设置，但当保持触发器、锁存器或类似的电路状态时，电源被从组合逻辑中切断。这种模式或特征文件适于低能量低泄漏的需求。
低温特征文件，其中整个岛40被简单关闭。
AIoP框架的调整方案将电源电压与时钟对匹配为给定的特征文件模式，该模式依赖于阈值电压的选择。这样，电源电压的变化由时钟频率及电路速度的变化反映。该方法的立即效果是对于被考虑的岛，频谱将电源电压范围限定为上下限。由于电源及时钟是成对出现的，电源步长的大小也决定时钟的频率步长。
图12示出了表示根据第四优选实施例在获得可编程时钟频率中成对使用的时钟与电源电压的频率对电压的关系图。
AIoP技术是使用可编程时钟，其可以这样的方式操作，利用一个时钟的可预测等待时间可以将频率安全离散地改变，即，从任何值到任何其他值。该频率步长称为主步长Δfmj。在图12中，两个箭头表示电源电压从最小电源电压VDD，min到额定电源电压VDD，nom的改变与相应的主步长Δfmj之间的调整关系。一旦时钟被编程，通过定标受控电路10的电源电压获得较小的频率步长Δfmn，如虚线所示，而且通过适当定标电源可以匹配时钟。
要指出的是，对上述优选实施例的具体特性的组合、变换都不脱离本发明的保护范围。特别是，根据第三优选实施例的特定的致动器可以替代第一及第二优选实施例的LVR32。可以使用任何种类的切换配置用于切换构成如图2及3所示LVR32的晶体管或电阻器元件。还有，图4所示的管线的可变深度控制可通过其他适于旁路至少一个寄存器的切换和/或控制配置来获得。第一及第二优选实施例的组合的时钟及噪声控制功能可在各自的实施例中分别提供，其中或者只有时钟频率或者只有电源噪声被监视。
还要注意的是，本发明不限于上述的优选实施例，并且可以在所附权利要求的范围内变化，特别是，描述的附图只是图解，并非限定。在附图中，一些元件的尺寸可能被夸大，图中所示的比例用于说明目的而并非按比例绘制。术语“包含”用于当前的说明书及权利要求中，其并不排除其他的元件或步骤。当涉及单数名词使用了不定冠词或定冠词例如“一”、“所述”时，除非另外特别申明，这包含多个该名词。术语第一，第二，第三以及此类的，在说明书或权利要求中用于区分类似的元件，并非用于按照次序或顺序描述。应当理解，在本发明中描述的实施例可按照与其中描述的或图示的不同的其他的顺序操作。还有，尽管是优选的实施例，具体的解释及构造已在这里被讨论，在不脱离所附权利要求的范围下，在构成及细节方面的各种改变或修改都可以做出。

Claims (18)

1.一种电路设置，用于响应于受监视的性能指标控制集成电路的性能，所述电路设置包括：
a)性能控制装置(20)，用于接收所述性能指标，并基于所述性能指标控制所述集成电路的电源，以及
b)监视装置(60，71-75，76，78，79)，用于至少检查受控电源的噪声电平，并用于如果该检查结果不在预定的范围内，则给所述性能控制装置发出各自的控制信号(A，B)，
其中所述监视装置包括电源噪声监视器装置(60)，其用于检查电源电压的噪声是否超过预定的最大值。
2.根据权利要求1所述的电路设置，其中所述性能控制装置连接到用于控制所述电源的电压控制装置(32)。
3.根据权利要求2所述的电路设置，其中所述电压控制装置包括可变电阻器装置(32)及电压调节装置中的至少一个。
4.根据先前权利要求中任意一项所述的电路设置，其中所述监视装置还包括时钟比较装置(74)，用于将时钟脉冲与一个与预定延迟的时钟脉冲相同步的参考脉冲相比较。
5.根据权利要求4所述的电路设置，其中所述监视装置还包括延迟装置(71)，其用于将所述时钟脉冲延迟与最差情况路径延迟相关的预定时间周期。
6.根据先前权利要求中任意一项所述的电路设置，其中所述性能控制装置(20)包括有限状态机，其存储与当前系统状态相关的信息并控制转换到相应于所述接收的性能指标的状态。
7.根据权利要求6所述的电路设置，其中所述性能控制装置(20)包括抑制装置，其响应于所述各控制信号(A，B)的接收抑制状态转换。
8.根据先前权利要求中任意一项所述的电路设置，其中所述性能控制装置(20)在额定电源下操作，并且所述监视装置在所述受控电源下操作。
9.根据权利要求8所述的电路设置，还包括移位装置，其用于移位所述各控制信号(A，B)的电平，并提供电平移位控制信号到所述性能监视装置(20)。
10.根据先前权利要求中任意一项所述的电路设置，其中所述性能控制装置(20)设置来控制所述集成电路的后偏电压。
11.根据权利要求1-10中任意之一所述的电路设置，具有至少两个隔离的电路区域(10)，其中所述性能控制装置(20)设置来控制一个旁路装置(BP)，以跳过所述至少两个隔离电路区域(10)的处理管线的至少一个寄存器装置(R0，RA，RB)。
12.根据权利要求3所述的电路设置，具有至少两个隔离电路区域(10)，还包括连接到所述可变电阻器装置(32)和时钟发生器装置(30)的移位寄存器装置(31)，该时钟发生器装置(30)用于提供调节的时钟信号到所述隔离电路区域(10)，其中所述移位寄存器装置(31)基于由所述性能控制装置(20)提供的二进制控制信号来控制，其中所述的二进制控制信号定义移位到所述移位寄存器装置(31)的二进制值以便提高或降低所述集成电路的性能。
13.根据权利要求12所述的电路设置，其中所述移位寄存器装置(31)的位值被用于单独地旁路所述时钟发生器装置(30)的延迟部分(D1-D3)。
14.根据前面权利要求中任一所述的电路设置，其中所述性能控制装置(20)被设置来选择来自多个特征文件模式的一个预定的特征文件模式，每个特征文件模式定义所述集成电路的一组性能参数之间的预定关系。
15.根据权利要求14所述的电路设置，其中所述性能参数包括时钟频率、电源电压及阈值电压。
16.根据权利要求14或15所述的电路设置，其中所述预定的特征文件模式及所述性能参数存储在查找表(50)中。
17.根据权利要求14-16中任一所述的电路设置，其特征在于：所述多个特征文件模式包括这样一个特征文件模式，其中所述电源电压及所述时钟频率维持在固定的关系下。
18.一种响应于受监视的性能指标而控制集成电路性能的方法，所述方法包括步骤：
a)基于所述性能指标控制所述集成电路的电源；
b)至少检查受控电源的噪声电平，及
c)如果检查结果没有在预定的范围内，反馈各自的控制信号到所述控制步骤中。
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