JPH1091274A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1091274A JPH1091274A JP8246253A JP24625396A JPH1091274A JP H1091274 A JPH1091274 A JP H1091274A JP 8246253 A JP8246253 A JP 8246253A JP 24625396 A JP24625396 A JP 24625396A JP H1091274 A JPH1091274 A JP H1091274A
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- Japan
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- clock
- circuit
- semiconductor integrated
- integrated circuit
- delayed
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Abstract
(57)【要約】
【課題】 各メガセルに遅延クロックを供給し、同時ス
イッチングノイズを抑える。 【解決手段】 外部から入力される基本クロック（ＣＬ
Ｋ）を遅延させる遅延回路（１），（３）と、クロック
を増幅するバッファ（５），（７），（９）と、各メガ
セルＡ、Ｂ及びＣＰＵに遅延クロックを供給すべきか否
かの切り替え信号ｓを保持するＦ／Ｆ（１１）と、切り
替え信号ｓに基づいて基本クロックか遅延クロックを選
択するセレクタ（１３）（１５）により構成されてい
る。
イッチングノイズを抑える。 【解決手段】 外部から入力される基本クロック（ＣＬ
Ｋ）を遅延させる遅延回路（１），（３）と、クロック
を増幅するバッファ（５），（７），（９）と、各メガ
セルＡ、Ｂ及びＣＰＵに遅延クロックを供給すべきか否
かの切り替え信号ｓを保持するＦ／Ｆ（１１）と、切り
替え信号ｓに基づいて基本クロックか遅延クロックを選
択するセレクタ（１３）（１５）により構成されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＣＵ（マイクロ
・コントローラ・ユニット）、ＣＰＵ（セントラル・プ
ロセッシング・ユニット）等の半導体集積回路に関する
ものであり、特に電源やＧＮＤに発生するノイズを軽減
することができる半導体集積回路に関する。
・コントローラ・ユニット）、ＣＰＵ（セントラル・プ
ロセッシング・ユニット）等の半導体集積回路に関する
ものであり、特に電源やＧＮＤに発生するノイズを軽減
することができる半導体集積回路に関する。
【０００２】
【従来の技術】従来技術のＭＰＵ等の半導体集積回路は
ＣＰＵの他、複数種類の各種メガセルで構成されてい
る。また、ＣＰＵについても内部は複数種類の回路ブロ
ックにて構成されている。
ＣＰＵの他、複数種類の各種メガセルで構成されてい
る。また、ＣＰＵについても内部は複数種類の回路ブロ
ックにて構成されている。
【０００３】また、最近の半導体集積回路に於いては、
その集積回路自身が発生するノイズによるその集積回路
以外の各種機械の誤動作等の問題がクローズアップされ
ている。このため、最近ではノイズの軽減が必須となっ
ている。
その集積回路自身が発生するノイズによるその集積回路
以外の各種機械の誤動作等の問題がクローズアップされ
ている。このため、最近ではノイズの軽減が必須となっ
ている。
【０００４】現在の半導体集積回路（特にＣ−ＭＯＳ回
路）に於いてのノイズ発生の主な原因はゲート容量、配
線容量のチャージ、ディスチャージによる部分が大き
い。また、一般的に同時にチャージ、ディスチャージを
する回路が多いとそれだけノイズを多く発生する。この
ノイズのことを一般的に同時スイッチングノイズと呼
ぶ。
路）に於いてのノイズ発生の主な原因はゲート容量、配
線容量のチャージ、ディスチャージによる部分が大き
い。また、一般的に同時にチャージ、ディスチャージを
する回路が多いとそれだけノイズを多く発生する。この
ノイズのことを一般的に同時スイッチングノイズと呼
ぶ。
【０００５】今まで半導体集積回路に於いてはＦ−ＭＡ
Ｘ（最大動作周波数）の向上を主眼にして設計がなされ
てきた。複数のメガセルを含んでいるＭＣＵに於いては
各メガセルに供給するクロックスキュー（クロックのず
れ）を極力なくす工夫をしていた。このことは裏を返せ
ば同時にチャージ、ディスチャージをする回路を増やし
ていることになり、同時スイッチングノイズの多発につ
ながっていた。
Ｘ（最大動作周波数）の向上を主眼にして設計がなされ
てきた。複数のメガセルを含んでいるＭＣＵに於いては
各メガセルに供給するクロックスキュー（クロックのず
れ）を極力なくす工夫をしていた。このことは裏を返せ
ば同時にチャージ、ディスチャージをする回路を増やし
ていることになり、同時スイッチングノイズの多発につ
ながっていた。
【０００６】図１４、１５、１６を用いて従来の同時ス
イッチングノイズを説明する。まず、図１４に示す様
に、ＭＣＵ（５１）に於いてはＣＰＵ（５３）と、メガ
セルＡ（５５）、メガセルＢ（５７）と、クロックジェ
ネレータ（５９）により構成されている。今回は主にＭ
ＰＵについて説明するが、ＣＰＵでも同様である。
イッチングノイズを説明する。まず、図１４に示す様
に、ＭＣＵ（５１）に於いてはＣＰＵ（５３）と、メガ
セルＡ（５５）、メガセルＢ（５７）と、クロックジェ
ネレータ（５９）により構成されている。今回は主にＭ
ＰＵについて説明するが、ＣＰＵでも同様である。
【０００７】図１５にクロックジェネレータ（５９）の
内部回路を示す。クロックジェネレータ（５９）はＣＰ
Ｕ（５３）、メガセルＡ（５５）、メガセルＢ（５７）
に供給するクロックを分配すると同時にバッファ（図で
はインバータを２個使用してバッファの代用をしてい
る）によりそのドライブ力を増強している。
内部回路を示す。クロックジェネレータ（５９）はＣＰ
Ｕ（５３）、メガセルＡ（５５）、メガセルＢ（５７）
に供給するクロックを分配すると同時にバッファ（図で
はインバータを２個使用してバッファの代用をしてい
る）によりそのドライブ力を増強している。
【０００８】図１６はノイズの発生状況を示すタイミン
グチャートである。今回の説明では電流量とノイズの発
生量は等価ということで説明する。同図を見て分かる様
にＣＰＵ（５３）、メガセルＡ（５５）、メガセルＢ
（５７）に供給しているクロックキューはゼロになる様
に調整しており、この場合、クロックが切り替わる（Ｈ
ｉｇｈからＬｏｗに変化、またＬｏｗからＨｉｇｈに変
化）と急激なノイズが発生している。つまりクロックの
切り替わりで大多数の回路が同時に動作していることを
意味している。ノイズが発生していない部分に於いては
クリティカルパス（最大動作周波数のネック）に関する
回路が動作している。この回路の割合は少ないため、こ
の期間のノイズ発生は少なくなっている。
グチャートである。今回の説明では電流量とノイズの発
生量は等価ということで説明する。同図を見て分かる様
にＣＰＵ（５３）、メガセルＡ（５５）、メガセルＢ
（５７）に供給しているクロックキューはゼロになる様
に調整しており、この場合、クロックが切り替わる（Ｈ
ｉｇｈからＬｏｗに変化、またＬｏｗからＨｉｇｈに変
化）と急激なノイズが発生している。つまりクロックの
切り替わりで大多数の回路が同時に動作していることを
意味している。ノイズが発生していない部分に於いては
クリティカルパス（最大動作周波数のネック）に関する
回路が動作している。この回路の割合は少ないため、こ
の期間のノイズ発生は少なくなっている。
【０００９】
【発明が解決しようとする課題】以上詳細に説明した様
に、従来の半導体集積回路に於いては最大動作周波数の
向上に主眼を於いて設計がなされているため、各メガセ
ルにスキューが無いクロックを供給していた。このため
にクロックが変化した直後に多数の回路が同時に動作
し、大量なノイズを発生してしまうという問題があっ
た。また、この瞬間的な電流の増大によって電源電圧の
降下が生じるため、誤動作の原因になる恐れがあった。
に、従来の半導体集積回路に於いては最大動作周波数の
向上に主眼を於いて設計がなされているため、各メガセ
ルにスキューが無いクロックを供給していた。このため
にクロックが変化した直後に多数の回路が同時に動作
し、大量なノイズを発生してしまうという問題があっ
た。また、この瞬間的な電流の増大によって電源電圧の
降下が生じるため、誤動作の原因になる恐れがあった。
【００１０】そこで本発明は、この様な問題に鑑みて成
されたものであり、その目的は各メガセルに供給するク
ロックに遅延を持たせることにより、同時スイッチング
ノイズを抑えることができる半導体集積回路を提供する
ことにある。
されたものであり、その目的は各メガセルに供給するク
ロックに遅延を持たせることにより、同時スイッチング
ノイズを抑えることができる半導体集積回路を提供する
ことにある。
【００１１】
【課題を解決するための手段】上述した目的を達成する
ため、本発明の第１の発明の特徴は、クロックに同期し
て動作する複数の回路群と、外部クロックを入力し、前
記複数の回路群それぞれに供給すべきクロックを生成し
て分配するクロック供給手段とを備えた半導体集積回路
において、前記クロック供給手段は、前記回路群に供給
すべき基本クロックと該基本クロックより遅延させた遅
延クロックを、回路群毎に生成し、各回路群に遅延クロ
ックを供給すべきか否かの指示情報に基づき、前記基本
クロックあるいは遅延クロックを回路群毎に選択して分
配することにある。
ため、本発明の第１の発明の特徴は、クロックに同期し
て動作する複数の回路群と、外部クロックを入力し、前
記複数の回路群それぞれに供給すべきクロックを生成し
て分配するクロック供給手段とを備えた半導体集積回路
において、前記クロック供給手段は、前記回路群に供給
すべき基本クロックと該基本クロックより遅延させた遅
延クロックを、回路群毎に生成し、各回路群に遅延クロ
ックを供給すべきか否かの指示情報に基づき、前記基本
クロックあるいは遅延クロックを回路群毎に選択して分
配することにある。
【００１２】この第１の発明によれば、各回路群に遅延
クロックを供給すべきであると指示された場合、クロッ
ク供給手段が回路群毎に遅延クロックを生成し、分配す
るので全ての回路群が同時に動作することを防ぐことが
でき、同時スイッチングノイズを軽減できる。
クロックを供給すべきであると指示された場合、クロッ
ク供給手段が回路群毎に遅延クロックを生成し、分配す
るので全ての回路群が同時に動作することを防ぐことが
でき、同時スイッチングノイズを軽減できる。
【００１３】第２の発明の特徴は、上記第１の発明にお
いて、外部装置から出力される制御信号を前記指示情報
として入力する入力端子を備えたことである。
いて、外部装置から出力される制御信号を前記指示情報
として入力する入力端子を備えたことである。
【００１４】この第２の発明によれば、入力端子を介し
て指示情報をクロック供給手段に与えることができるの
で、外部装置から自在にノイズの軽減を切り替えること
ができる。
て指示情報をクロック供給手段に与えることができるの
で、外部装置から自在にノイズの軽減を切り替えること
ができる。
【００１５】第３の発明の特徴は、上記第１の発明にお
いて、機械語命令をデコードし、該デコード結果に応じ
て前記指示情報を出力する機械語命令デコーダを備えた
ことである。
いて、機械語命令をデコードし、該デコード結果に応じ
て前記指示情報を出力する機械語命令デコーダを備えた
ことである。
【００１６】この第３の発明によれば、半導体集積回路
内部に機械語命令デコーダを備えたので、通常の機械語
命令を実行させることにより、ノイズの軽減を切り替え
ることができる。
内部に機械語命令デコーダを備えたので、通常の機械語
命令を実行させることにより、ノイズの軽減を切り替え
ることができる。
【００１７】第４の発明の特徴は、上記第１の発明にお
いて、前記外部クロックの動作周波数を認知し、該動作
周波数に応じて前記指示情報を出力する周波数認知手段
を備えたことである。
いて、前記外部クロックの動作周波数を認知し、該動作
周波数に応じて前記指示情報を出力する周波数認知手段
を備えたことである。
【００１８】この第４の発明によれば、周波数認知手段
が外部クロックの動作周波数を認知し、例えば高速動作
期間は全ての回路群に基本クロックを供給すべき指示情
報をクロック供給手段に出し、低速動作期間は回路群毎
に遅延クロックを供給すべき指示情報を出力する。これ
により、高速動作期間はノイズは発生するがスキューを
無くすることができ、低速動作期間はノイズを軽減でき
る。
が外部クロックの動作周波数を認知し、例えば高速動作
期間は全ての回路群に基本クロックを供給すべき指示情
報をクロック供給手段に出し、低速動作期間は回路群毎
に遅延クロックを供給すべき指示情報を出力する。これ
により、高速動作期間はノイズは発生するがスキューを
無くすることができ、低速動作期間はノイズを軽減でき
る。
【００１９】第５の発明の特徴は、上記第１の発明にお
いて、前記各回路群内のクリティカルパスを動作させる
べきか否かを判断し、該判断結果に応じて前記指示情報
を出力するクリティカルパス判断手段を備えたことであ
る。
いて、前記各回路群内のクリティカルパスを動作させる
べきか否かを判断し、該判断結果に応じて前記指示情報
を出力するクリティカルパス判断手段を備えたことであ
る。
【００２０】この第５の発明によれば、クリティカルパ
ス判断手段が、回路群を動作させる命令を入力し、回路
群内のクリティカルパスを使用する命令であると判断し
た場合、全ての回路群に基本クロックを供給すべき指示
情報をクロック供給手段に出力する。これにより、クリ
ティカルパス動作時はノイズは発生するがスキューを無
くすることができ、これ以外の動作時は遅延クロックを
供給してノイズを軽減できる。
ス判断手段が、回路群を動作させる命令を入力し、回路
群内のクリティカルパスを使用する命令であると判断し
た場合、全ての回路群に基本クロックを供給すべき指示
情報をクロック供給手段に出力する。これにより、クリ
ティカルパス動作時はノイズは発生するがスキューを無
くすることができ、これ以外の動作時は遅延クロックを
供給してノイズを軽減できる。
【００２１】第６の発明の特徴は、上記第１及び第５の
発明において、前記クリティカルパス判断手段は、前記
外部クロックの前半、後半毎、及び前記回路群毎にクリ
ティカルパスを動作させるべきか否かを判断し、該判断
結果に応じて前記指示情報を回路群毎に出力することで
ある。
発明において、前記クリティカルパス判断手段は、前記
外部クロックの前半、後半毎、及び前記回路群毎にクリ
ティカルパスを動作させるべきか否かを判断し、該判断
結果に応じて前記指示情報を回路群毎に出力することで
ある。
【００２２】この第６の発明によれば、回路群を動作さ
せる命令から、外部クロックの前半、後半毎、及び回路
群毎にクリティカルパスを使用する命令であるか否かを
判断し、指示情報をクロック供給手段に出力する。これ
により、回路群毎に、かつクロックの前半、後半毎に基
本クロックあるいは遅延クロックを供給でき、ノイズの
軽減を切り替えることができる。
せる命令から、外部クロックの前半、後半毎、及び回路
群毎にクリティカルパスを使用する命令であるか否かを
判断し、指示情報をクロック供給手段に出力する。これ
により、回路群毎に、かつクロックの前半、後半毎に基
本クロックあるいは遅延クロックを供給でき、ノイズの
軽減を切り替えることができる。
【００２３】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。第１実施形態を図１、図２、図３を用
いて説明する。まず、図１は第１実施形態の構成を示す
回路図で、図１４で示したクロックジェネレータ（５
９）に相当するものである。この回路は、外部から入力
される基本クロック（ＣＬＫ）を遅延させる遅延回路
（１），（３）と、クロックを増幅するバッファ
（５），（７），（９）と、各メガセル及びＣＰＵに遅
延クロックを供給すべきか否かの切り替え信号ｓを保持
するＦ／Ｆ（１１）と、切り替え信号ｓに基づいて基本
クロックか遅延クロックを選択するセレクタ（１３）
（１５）により構成されている。
用いて説明する。第１実施形態を図１、図２、図３を用
いて説明する。まず、図１は第１実施形態の構成を示す
回路図で、図１４で示したクロックジェネレータ（５
９）に相当するものである。この回路は、外部から入力
される基本クロック（ＣＬＫ）を遅延させる遅延回路
（１），（３）と、クロックを増幅するバッファ
（５），（７），（９）と、各メガセル及びＣＰＵに遅
延クロックを供給すべきか否かの切り替え信号ｓを保持
するＦ／Ｆ（１１）と、切り替え信号ｓに基づいて基本
クロックか遅延クロックを選択するセレクタ（１３）
（１５）により構成されている。
【００２４】なお、今回は遅延回路（１），（３）とし
てインバータチェインを用いているが、インバータチェ
インに限らずクロックを遅延できればどの様な回路、例
えばコンデンサと抵抗を用いた回路でも構わない。ま
た、バッファ（５），（７），（９）としてインバータ
を２個使用しているが、クロックを増幅する機能があれ
ば他の手段でも構わない。更に切り替え信号ｓを保持す
る手段としてＦ／Ｆ（１１）を使用しているが、信号が
保持できれば他の手段でも構わない。
てインバータチェインを用いているが、インバータチェ
インに限らずクロックを遅延できればどの様な回路、例
えばコンデンサと抵抗を用いた回路でも構わない。ま
た、バッファ（５），（７），（９）としてインバータ
を２個使用しているが、クロックを増幅する機能があれ
ば他の手段でも構わない。更に切り替え信号ｓを保持す
る手段としてＦ／Ｆ（１１）を使用しているが、信号が
保持できれば他の手段でも構わない。
【００２５】以降、図２、図３を用いて第１実施形態の
動作について説明する。図２はＦ／Ｆ（１１）に保持さ
れている切り替え信号ｓがＬｏｗの場合であり、セレク
タ（１３），（１５）により、図１中の上側の基本クロ
ック（ＣＬＫ、遅延回路（１），（３）を通過しないク
ロック）が選択され、それぞれバッファ（５），（７）
に入力される。つまりこの場合は、図１５で示した従来
技術と同様にＣＰＵ、メガセルＡ，メガセルＢに同一タ
イミングで変化するクロックが供給される。この場合の
ノイズ発生量としては従来技術の場合と同一である。
動作について説明する。図２はＦ／Ｆ（１１）に保持さ
れている切り替え信号ｓがＬｏｗの場合であり、セレク
タ（１３），（１５）により、図１中の上側の基本クロ
ック（ＣＬＫ、遅延回路（１），（３）を通過しないク
ロック）が選択され、それぞれバッファ（５），（７）
に入力される。つまりこの場合は、図１５で示した従来
技術と同様にＣＰＵ、メガセルＡ，メガセルＢに同一タ
イミングで変化するクロックが供給される。この場合の
ノイズ発生量としては従来技術の場合と同一である。
【００２６】次に図３は切り替え信号ｓがＨｉｇｈの場
合である。この場合はセレクタ（１３）（１５）によ
り、図１中の下側のクロックが選択される。つまり、遅
延回路（１），（３）によって遅延された遅延クロック
がＣＰＵ、メガセルＡ、メガセルＢに供給される。この
場合の遅延時間は一般的にはその回路の最大動作周波数
を参考にして決定する。遅延クロックが供給されること
により、同時に動作する回路数は減少するが、回路で消
費する電流の総和（電流と時間の積：面積）は変化しな
いので、ノイズを発生している時間は増加し、図３の様
になる。一般的にノイズについてはピークを減らせば良
いとされるので、この半導体集積回路全体のノイズは軽
減される。
合である。この場合はセレクタ（１３）（１５）によ
り、図１中の下側のクロックが選択される。つまり、遅
延回路（１），（３）によって遅延された遅延クロック
がＣＰＵ、メガセルＡ、メガセルＢに供給される。この
場合の遅延時間は一般的にはその回路の最大動作周波数
を参考にして決定する。遅延クロックが供給されること
により、同時に動作する回路数は減少するが、回路で消
費する電流の総和（電流と時間の積：面積）は変化しな
いので、ノイズを発生している時間は増加し、図３の様
になる。一般的にノイズについてはピークを減らせば良
いとされるので、この半導体集積回路全体のノイズは軽
減される。
【００２７】このように第１実施形態の構成によれば、
切り替え信号ｓをＬｏｗあるいはＨｉｇｈに切り替える
ことにより、各メガセル及びＣＰＵに供給するクロック
を基本クロックと遅延クロックとで切り替えることがで
き、使用する各メガセル内の回路や動作条件など、必要
に応じてクロックスキューを無くしたり、ノイズを軽減
したりできる。
切り替え信号ｓをＬｏｗあるいはＨｉｇｈに切り替える
ことにより、各メガセル及びＣＰＵに供給するクロック
を基本クロックと遅延クロックとで切り替えることがで
き、使用する各メガセル内の回路や動作条件など、必要
に応じてクロックスキューを無くしたり、ノイズを軽減
したりできる。
【００２８】本発明の第２実施形態を図４を用いて説明
する。第２実施形態は図４のように、図１で示した構成
要素の他、図示しない外部装置から出力される制御信号
を入力する入力ピン（１７）を備え、Ｆ／Ｆ（１１）と
接続したものである。この入力ピン（１７）はＭＣＵ、
またはＣＰＵの外部とのやり取りをするピンである。第
２実施形態によれば、入力ピン（１７）を備えたことに
よって、外部装置から出力されるＬｏｗあるいはＨｉｇ
ｈ信号を切り替え信号ｓとしてＦ／Ｆ（１１）に保持さ
せることができるので、外部から自在に図３のようなノ
イズの軽減を行うことができる。
する。第２実施形態は図４のように、図１で示した構成
要素の他、図示しない外部装置から出力される制御信号
を入力する入力ピン（１７）を備え、Ｆ／Ｆ（１１）と
接続したものである。この入力ピン（１７）はＭＣＵ、
またはＣＰＵの外部とのやり取りをするピンである。第
２実施形態によれば、入力ピン（１７）を備えたことに
よって、外部装置から出力されるＬｏｗあるいはＨｉｇ
ｈ信号を切り替え信号ｓとしてＦ／Ｆ（１１）に保持さ
せることができるので、外部から自在に図３のようなノ
イズの軽減を行うことができる。
【００２９】本発明の第３実施形態を図５を用いて説明
する。第３実施形態は図５のように、図１で示した構成
要素の他、共通のデータが行き来するＢＵＳ（１９）
と、機械語命令を入力して予め決められた通りの処理に
なるように機械語命令をデコードする機械語命令デコー
ダ（２１）とを有している。これら機械語命令デコーダ
（２１）とＢＵＳ（１９）を使用して機械語命令の通常
のライト（レジスタ、メモリ等）と同様に、Ｆ／Ｆ（１
１）に切り替え信号ｓを書き込む。
する。第３実施形態は図５のように、図１で示した構成
要素の他、共通のデータが行き来するＢＵＳ（１９）
と、機械語命令を入力して予め決められた通りの処理に
なるように機械語命令をデコードする機械語命令デコー
ダ（２１）とを有している。これら機械語命令デコーダ
（２１）とＢＵＳ（１９）を使用して機械語命令の通常
のライト（レジスタ、メモリ等）と同様に、Ｆ／Ｆ（１
１）に切り替え信号ｓを書き込む。
【００３０】図６に示す動作図のように、機械語命令に
よってＭＰＵの実行途中に切り替え信号ｓをＬｏｗから
Ｈｉｇｈに変化させると、変化したタイミング以降メガ
セルＡ，メガセルＢに遅延クロックが供給され、ノイズ
が軽減する。第３実施形態により、ユーザーは通常の機
械語命令の実行によってノイズ軽減を指示することが出
来る。
よってＭＰＵの実行途中に切り替え信号ｓをＬｏｗから
Ｈｉｇｈに変化させると、変化したタイミング以降メガ
セルＡ，メガセルＢに遅延クロックが供給され、ノイズ
が軽減する。第３実施形態により、ユーザーは通常の機
械語命令の実行によってノイズ軽減を指示することが出
来る。
【００３１】本発明の第４実施形態を図７、図８、図９
を用いて説明する。第４実施形態は図７のように、図１
で示した構成要素の他、外部より入力される基本クロッ
ク（ＣＬＫ）の動作周波数を認知する周波数認知回路
（２３）を備え、周波数認知信号ｎをＦ／Ｆ（１１）へ
出力するように構成されている。この周波数認知回路
（２３）は、外部クロック（ＣＬＫ）を入力し、外部ク
ロックの動作周波数から高速動作期間と低速動作期間を
認知し、高速動作期間中はＬｏｗ信号を周波数認知信号
ｎとして出力し、低速動作期間中はＨｉｇｈ信号を出力
するものである。
を用いて説明する。第４実施形態は図７のように、図１
で示した構成要素の他、外部より入力される基本クロッ
ク（ＣＬＫ）の動作周波数を認知する周波数認知回路
（２３）を備え、周波数認知信号ｎをＦ／Ｆ（１１）へ
出力するように構成されている。この周波数認知回路
（２３）は、外部クロック（ＣＬＫ）を入力し、外部ク
ロックの動作周波数から高速動作期間と低速動作期間を
認知し、高速動作期間中はＬｏｗ信号を周波数認知信号
ｎとして出力し、低速動作期間中はＨｉｇｈ信号を出力
するものである。
【００３２】図８（Ａ）は、周波数認知回路（２３）の
構成の一例を示す回路図である。図のように、奇数個の
インバータからなる遅延回路２５が外部クロックを入力
し、その出力を入力にループさせると共に、ＡＮＤゲー
ト２７及びラッチ回路２９と接続させている。ＡＮＤゲ
ート２７の出力は、ラッチホールド時間確保用バッファ
３１とＯＲゲート３３の一端に入力され、バッファ３１
の出力はラッチ回路２９のＤ端子に入力されている。さ
らにラッチ回路２９からの出力はＯＲゲート３３の他端
に入力されており、ＯＲゲート３３からは周波数認知信
号ｎが出力されている。
構成の一例を示す回路図である。図のように、奇数個の
インバータからなる遅延回路２５が外部クロックを入力
し、その出力を入力にループさせると共に、ＡＮＤゲー
ト２７及びラッチ回路２９と接続させている。ＡＮＤゲ
ート２７の出力は、ラッチホールド時間確保用バッファ
３１とＯＲゲート３３の一端に入力され、バッファ３１
の出力はラッチ回路２９のＤ端子に入力されている。さ
らにラッチ回路２９からの出力はＯＲゲート３３の他端
に入力されており、ＯＲゲート３３からは周波数認知信
号ｎが出力されている。
【００３３】このように構成されている周波数認知回路
（２３）の各点ａ，ｂ，ｃ及び周波数認知信号ｎの動作
を図８（Ｂ）に示す。外部クロックの高速動作期間中は
周波数認知信号ｎはＬｏｗであるが、低速動作期間中の
みＨｉｇｈとすることができる。一般的に２０Ｍｈｚ動
作を想定した場合、メガセルに対してスキューが無いク
ロックを供給しないと正常動作しない場合がある。従っ
て周波数認知回路（２３）を用いて、２０Ｍｈｚ動作期
間中は周波数認知信号ｎをＬｏｗにすることにより、ノ
イズは発生するがスキューを無くすることができる。
（２３）の各点ａ，ｂ，ｃ及び周波数認知信号ｎの動作
を図８（Ｂ）に示す。外部クロックの高速動作期間中は
周波数認知信号ｎはＬｏｗであるが、低速動作期間中の
みＨｉｇｈとすることができる。一般的に２０Ｍｈｚ動
作を想定した場合、メガセルに対してスキューが無いク
ロックを供給しないと正常動作しない場合がある。従っ
て周波数認知回路（２３）を用いて、２０Ｍｈｚ動作期
間中は周波数認知信号ｎをＬｏｗにすることにより、ノ
イズは発生するがスキューを無くすることができる。
【００３４】図９に、低速動作（１０Ｍｈｚ）の時はノ
イズが少なく、高速動作（２０Ｍｈｚ）時はノイズが発
生する場合の様子を示す。このように第４実施形態によ
れば、低速動作期間中は処理スピードは遅いが、ノイズ
を軽減出来、高速動作期間中はノイズは発生するが、処
理スピードを速くすることができる。
イズが少なく、高速動作（２０Ｍｈｚ）時はノイズが発
生する場合の様子を示す。このように第４実施形態によ
れば、低速動作期間中は処理スピードは遅いが、ノイズ
を軽減出来、高速動作期間中はノイズは発生するが、処
理スピードを速くすることができる。
【００３５】本発明の第５実施形態を図１０、図１１を
用いて説明する。第５実施形態は図１０のように、図１
で示した構成要素の他、基本クロックを入力すると共
に、機械語命令を入力してデコードし、更にデコードし
て実行する命令が各メガセル内のクリティカルパスを使
用する命令であるか否かを判断するクリティカルパス判
断回路（３５）を備え、切り替え信号ｓをＦ／Ｆ（１
１）へ出力するように構成されている。一般的に各メガ
セル内でクリティカルパスを使用する場合はクロックス
キューが無いクロックを供給しないと正常に動作しな
い。
用いて説明する。第５実施形態は図１０のように、図１
で示した構成要素の他、基本クロックを入力すると共
に、機械語命令を入力してデコードし、更にデコードし
て実行する命令が各メガセル内のクリティカルパスを使
用する命令であるか否かを判断するクリティカルパス判
断回路（３５）を備え、切り替え信号ｓをＦ／Ｆ（１
１）へ出力するように構成されている。一般的に各メガ
セル内でクリティカルパスを使用する場合はクロックス
キューが無いクロックを供給しないと正常に動作しな
い。
【００３６】クリティカルパス判断回路（３５）は、デ
コードした命令が各メガセル内のクリティカルパスを使
用する命令であると判断した場合、Ｌｏｗ信号を切り替
え信号ｓとして出力し、それ以外はＨｉｇｈ信号を出力
するものである。図１１に、クリティカルパス判断回路
（３５）の機能を説明するための概念図の一例を示し
た。機械語命令が入力されると機械語命令レジスタ（３
７）を介してテーブル（３９）へ機械語命令が出力そ
れ、テーブル（３９）からマイクロＲＯＭ（４１）へマ
イクロＲＯＭ先頭アドレスが出力される。マイクロＲＯ
Ｍ（４１）からは、マイコン内へ制御信号が出力それ
る。
コードした命令が各メガセル内のクリティカルパスを使
用する命令であると判断した場合、Ｌｏｗ信号を切り替
え信号ｓとして出力し、それ以外はＨｉｇｈ信号を出力
するものである。図１１に、クリティカルパス判断回路
（３５）の機能を説明するための概念図の一例を示し
た。機械語命令が入力されると機械語命令レジスタ（３
７）を介してテーブル（３９）へ機械語命令が出力そ
れ、テーブル（３９）からマイクロＲＯＭ（４１）へマ
イクロＲＯＭ先頭アドレスが出力される。マイクロＲＯ
Ｍ（４１）からは、マイコン内へ制御信号が出力それ
る。
【００３７】テーブル（３９）には、ＭＯＶＥ、ＡＤ
Ｄ、ＣＭＰ等の命令ニーモニックと、それに対応するマ
イクロＲＯＭ先頭アドレス（０〜ｎ）と、クリティカル
パスを使用する命令であるか否かを表すデータｄ１及び
クリティカルパスを使用するデータであるか否かを表す
データｄ２が作成されている。先頭アドレスごとにＯＲ
ゲート４３によってデータｄ１とｄ２の論理和がとら
れ、その結果が切り替え信号ｓとして出力される。マイ
クロＲＯＭ（４１）にはそのアドレス（０〜ｎ）ごとに
制御コードが用意されている。この例では、命令あるい
はデータの一方がクリティカルパスを使用する場合、切
り替え信号ｓをＨｉｇｈにしてＦ／Ｆ（１１）へ出力し
ている。
Ｄ、ＣＭＰ等の命令ニーモニックと、それに対応するマ
イクロＲＯＭ先頭アドレス（０〜ｎ）と、クリティカル
パスを使用する命令であるか否かを表すデータｄ１及び
クリティカルパスを使用するデータであるか否かを表す
データｄ２が作成されている。先頭アドレスごとにＯＲ
ゲート４３によってデータｄ１とｄ２の論理和がとら
れ、その結果が切り替え信号ｓとして出力される。マイ
クロＲＯＭ（４１）にはそのアドレス（０〜ｎ）ごとに
制御コードが用意されている。この例では、命令あるい
はデータの一方がクリティカルパスを使用する場合、切
り替え信号ｓをＨｉｇｈにしてＦ／Ｆ（１１）へ出力し
ている。
【００３８】このように第５実施形態によれば、クリテ
ィカルパス動作中はノイズは発生するが正常動作させる
ことができ、それ以外の回路が動作中はノイズを軽減出
来る。
ィカルパス動作中はノイズは発生するが正常動作させる
ことができ、それ以外の回路が動作中はノイズを軽減出
来る。
【００３９】本発明の第６実施形態を図１２、図１３を
用いて説明する。第６実施形態は図１２のように、図１
０で示した第５実施形態の構成にさらにセレクタ（１
３），（１５）毎にＦ／Ｆ（１１），（１２）を備え、
クリティカルパス判断回路（４５）からそれぞれのＦ／
Ｆ（１１），（１２）に切り替え信号ｓ，ｔを出力する
ものである。すなわちクリティカルパス判断回路（４
５）は、各メガセル（Ａ），（Ｂ）毎にクリティカルパ
スを使用する命令であるかを否かを判断し、さらに基本
クロックの前半、後半毎に遅延クロックを供給すべきか
否かを判断する機能を有している。これにより、クロッ
クのデューティサイクル（ＬｏｗとＨｉｇｈの期間比）
も制御できる様になっている。
用いて説明する。第６実施形態は図１２のように、図１
０で示した第５実施形態の構成にさらにセレクタ（１
３），（１５）毎にＦ／Ｆ（１１），（１２）を備え、
クリティカルパス判断回路（４５）からそれぞれのＦ／
Ｆ（１１），（１２）に切り替え信号ｓ，ｔを出力する
ものである。すなわちクリティカルパス判断回路（４
５）は、各メガセル（Ａ），（Ｂ）毎にクリティカルパ
スを使用する命令であるかを否かを判断し、さらに基本
クロックの前半、後半毎に遅延クロックを供給すべきか
否かを判断する機能を有している。これにより、クロッ
クのデューティサイクル（ＬｏｗとＨｉｇｈの期間比）
も制御できる様になっている。
【００４０】図１３は第６実施形態の動作を示すタイミ
ングチャートである。クリティカルパス判断回路（４
５）によってメガセルＡの第３クロックの前半でクリテ
ィカルパスを使用することが分かり、切り替え信号ｓの
みが第３クロックの前半でＬｏｗになっている。この結
果、セレクタ（１３）によって基本クロックが選択さ
れ、メガセルＡに供給される。この処置によりメガセル
Ａに供給される第３クロックの前半の期間がＣＰＵ、メ
ガセルＢに供給されるクロックに比べ長くなり（ａ＝ｃ
＜ｂ）、多少のノイズの発生は防げないが、クリティカ
ルパスにも関わらず正常動作させることができる。
ングチャートである。クリティカルパス判断回路（４
５）によってメガセルＡの第３クロックの前半でクリテ
ィカルパスを使用することが分かり、切り替え信号ｓの
みが第３クロックの前半でＬｏｗになっている。この結
果、セレクタ（１３）によって基本クロックが選択さ
れ、メガセルＡに供給される。この処置によりメガセル
Ａに供給される第３クロックの前半の期間がＣＰＵ、メ
ガセルＢに供給されるクロックに比べ長くなり（ａ＝ｃ
＜ｂ）、多少のノイズの発生は防げないが、クリティカ
ルパスにも関わらず正常動作させることができる。
【００４１】
【発明の効果】以上、詳説したように本発明の半導体集
積回路を用いれば、各メガセル内で使用する回路や動作
速度などの動作条件により、必要に応じて供給すべきク
ロックを基本クロックと遅延クロックとで切り替えるこ
とができるので、多数の回路が同時に動作することによ
る同時スイッチングノイズを抑えることができる。ま
た、必要に応じて基本クロックを供給することにより、
ノイズの発生は防げないが、正常動作させることができ
るので、信頼性の高い半導体集積回路を実現することが
できる。
積回路を用いれば、各メガセル内で使用する回路や動作
速度などの動作条件により、必要に応じて供給すべきク
ロックを基本クロックと遅延クロックとで切り替えるこ
とができるので、多数の回路が同時に動作することによ
る同時スイッチングノイズを抑えることができる。ま
た、必要に応じて基本クロックを供給することにより、
ノイズの発生は防げないが、正常動作させることができ
るので、信頼性の高い半導体集積回路を実現することが
できる。
【図１】本発明の第１実施形態の構成を示す回路図。
【図２】本発明の第１実施形態の動作を説明するための
波形図。
波形図。
【図３】本発明の第１実施形態の動作を説明するための
波形図。
波形図。
【図４】本発明の第２実施形態の構成を示す回路図。
【図５】本発明の第３実施形態の構成を示す回路図。
【図６】本発明の第３実施形態の動作を説明するための
波形図。
波形図。
【図７】本発明の第４実施形態の構成を示す回路図。
【図８】第４実施形態における周波数認知回路の構成の
一例を示す回路図。
一例を示す回路図。
【図９】本発明の第４実施形態の動作を説明するための
波形図。
波形図。
【図１０】本発明の第５実施形態の構成を示す回路図。
【図１１】第５実施形態におけるクリティカルパス判断
回路の機能を説明する概念図。
回路の機能を説明する概念図。
【図１２】本発明の第６実施形態の構成を示す回路図。
【図１３】本発明の第６実施形態の動作を説明するため
の波形図。
の波形図。
【図１４】従来のＭＣＵの内部構造を説明する図。
【図１５】従来のクロックジェネレータの内部回路図。
【図１６】従来のＭＣＵの動作を説明するための波形
図。
図。
１，３ 遅延回路 ５，７，９ バッファ １１，１２ Ｆ／Ｆ １３，１５ セレクタ １７ 入力ピン １９ ＢＵＳ ２１ 機械語命令デコーダ ２３ 周波数認知回路 ２５ 遅延回路 ２７ ＡＮＤゲート ２９ ラッチ回路 ３１ ラッチホールド時間確保用バッファ ３３ ＯＲゲート ３５ クリティカルパス判断回路 ３７ 機械語命令レジスタ ３９ テーブル ４１ マイクロＲＯＭ ４３ ＯＲゲート ４５ クリティカルパス判断回路 ５１ ＭＣＵ ５３ ＣＰＵ ５５ メガセルＡ ５７ メガセルＢ ５９ クロックジェネレータ
Claims (7)
- 【請求項１】 クロックに同期して動作する複数の回路
群と、 外部クロックを入力し、前記複数の回路群それぞれに供
給すべきクロックを生成して分配するクロック供給手段
とを備えた半導体集積回路において、 前記クロック供給手段は、前記回路群に供給すべき基本
クロックと該基本クロックより遅延させた遅延クロック
を生成し、 各回路群に遅延クロックを供給すべきか否かの指示情報
に基づき、前記基本クロックあるいは遅延クロックを回
路群毎に選択して分配することを特徴とする半導体集積
回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 外部装置から出力される制御信号を前記指示情報として
入力する入力端子を備えたことを特徴とする請求項１記
載の半導体集積回路。 - 【請求項３】 請求項１記載の半導体集積回路におい
て、 機械語命令をデコードし、該デコード結果に応じて前記
指示情報を出力する機械語命令デコーダを備えたことを
特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 請求項１記載の半導体集積回路におい
て、 前記外部クロックの動作周波数を認知し、該動作周波数
に応じて前記指示情報を出力する周波数認知手段を備え
たことを特徴とする請求項１記載の半導体集積回路。 - 【請求項５】 請求項１記載の半導体集積回路におい
て、 前記各回路群内のクリティカルパスを動作させるべきか
否かを判断し、該判断結果に応じて前記指示情報を出力
するクリティカルパス判断手段を備えたことを特徴とす
る請求項１記載の半導体集積回路。 - 【請求項６】 前記クリティカルパス判断手段は、前記
外部クロックの前半、後半毎、及び前記回路群毎にクリ
ティカルパスを動作させるべきか否かを判断し、該判断
結果に応じて前記指示情報を回路群毎に出力することを
特徴とする請求項１及び５記載の半導体集積回路。 - 【請求項７】 基本クロックを発生するクロック発生回
路と、 前記クロック発生回路の出力に接続され、前記基本クロ
ックの遅延を発生させるクロック遅延回路と、 前記クロック発生回路の出力と前記クロック遅延回路の
出力の各々に接続され、前記基本クロックか前記基本ク
ロックの遅延クロックかを制御信号により選択し外部回
路に出力する選択回路と、を有することを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24625396A JP3426870B2 (ja) | 1996-09-18 | 1996-09-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24625396A JP3426870B2 (ja) | 1996-09-18 | 1996-09-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1091274A true JPH1091274A (ja) | 1998-04-10 |
| JP3426870B2 JP3426870B2 (ja) | 2003-07-14 |
Family
ID=17145781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24625396A Expired - Fee Related JP3426870B2 (ja) | 1996-09-18 | 1996-09-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3426870B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194926B1 (en) | 1998-04-16 | 2001-02-27 | Matsushita Electric Industrial Co., Ltd. | Operation timing controllable system |
| US7243244B2 (en) | 2002-05-08 | 2007-07-10 | Fujitsu Limited | Microprocessor and operation mode switching method for the microprocessor |
| JP2015201502A (ja) * | 2014-04-07 | 2015-11-12 | 三菱電機株式会社 | 半導体集積回路及びプログラム |
| JP2016063505A (ja) * | 2014-09-22 | 2016-04-25 | 日本電気株式会社 | Ｌｓｉパッケージ、および、クロック分配方法 |
-
1996
- 1996-09-18 JP JP24625396A patent/JP3426870B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194926B1 (en) | 1998-04-16 | 2001-02-27 | Matsushita Electric Industrial Co., Ltd. | Operation timing controllable system |
| US7243244B2 (en) | 2002-05-08 | 2007-07-10 | Fujitsu Limited | Microprocessor and operation mode switching method for the microprocessor |
| JP2015201502A (ja) * | 2014-04-07 | 2015-11-12 | 三菱電機株式会社 | 半導体集積回路及びプログラム |
| JP2016063505A (ja) * | 2014-09-22 | 2016-04-25 | 日本電気株式会社 | Ｌｓｉパッケージ、および、クロック分配方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3426870B2 (ja) | 2003-07-14 |
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