JP2003046388A - クロック同期装置 - Google Patents
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dram (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 漏洩電流を減少させ、チップ面積を減少させ
ることができるクロック同期装置を提供すること。 【解決手段】 外部クロック信号の位相と内部クロック
信号の位相とを比較して該比較結果に応じた信号を出力
する位相検出手段、該位相検出手段の出力信号に応じて
２進コード値を出力する２進コード発生手段、該２進コ
ード発生手段から出力される２進コード値を温度計コー
ド値に変換するコード変換手段、該コード変換手段から
出力される温度計コード値に対応する電圧を出力するデ
ィジタル／アナログ変換手段、及び該ディジタル／アナ
ログ変換手段から出力される電圧に応じて、前記外部ク
ロック信号を利用して前記内部クロック信号を生成して
出力するクロック同期制御手段を備える。
ることができるクロック同期装置を提供すること。 【解決手段】 外部クロック信号の位相と内部クロック
信号の位相とを比較して該比較結果に応じた信号を出力
する位相検出手段、該位相検出手段の出力信号に応じて
２進コード値を出力する２進コード発生手段、該２進コ
ード発生手段から出力される２進コード値を温度計コー
ド値に変換するコード変換手段、該コード変換手段から
出力される温度計コード値に対応する電圧を出力するデ
ィジタル／アナログ変換手段、及び該ディジタル／アナ
ログ変換手段から出力される電圧に応じて、前記外部ク
ロック信号を利用して前記内部クロック信号を生成して
出力するクロック同期制御手段を備える。
Description
【０００１】
【発明の属する技術分野】本発明はクロック同期装置に
関し、特に、２進加重コード（binary-weightedcode）
を温度計コード（thermometer code）に変換する変換
手段を備えて、レジスタの数を減少させることによって
漏洩電流を減少させることができるクロック同期装置に
関する。
関し、特に、２進加重コード（binary-weightedcode）
を温度計コード（thermometer code）に変換する変換
手段を備えて、レジスタの数を減少させることによって
漏洩電流を減少させることができるクロック同期装置に
関する。
【０００２】
【従来の技術】一般に、アナログ方式のクロック同期装
置（遅延同期ループ（ＤＬＬ）又は位相同期ループ（Ｐ
ＬＬ））は、ディジタル方式に比べて小さい面積を占
め、広い動作領域を有し、高い精密度と小さいジッタ特
性を有するが、非常に大きいＤＣ電流を消費する欠点が
ある。
置（遅延同期ループ（ＤＬＬ）又は位相同期ループ（Ｐ
ＬＬ））は、ディジタル方式に比べて小さい面積を占
め、広い動作領域を有し、高い精密度と小さいジッタ特
性を有するが、非常に大きいＤＣ電流を消費する欠点が
ある。
【０００３】したがって、アナログ方式とディジタル方
式が混在した方式が用いられるが、その方式の１つにデ
ィジタル／アナログ変換器（Digital to Analog Con
verter：ＤＡＣ）を用いる方法がある。
式が混在した方式が用いられるが、その方式の１つにデ
ィジタル／アナログ変換器（Digital to Analog Con
verter：ＤＡＣ）を用いる方法がある。
【０００４】この方法は、外部クロック信号と内部コー
ド値の位相差に応じたディジタルコード値を生成し、デ
ィジタル／アナログ変換器（ＤＡＣ）を用いてディジタ
ルコード値に応じたアナログ値（電圧又は電流）を生成
してクロック同期装置（ＤＬＬ／ＰＬＬ）を制御する方
法である。
ド値の位相差に応じたディジタルコード値を生成し、デ
ィジタル／アナログ変換器（ＤＡＣ）を用いてディジタ
ルコード値に応じたアナログ値（電圧又は電流）を生成
してクロック同期装置（ＤＬＬ／ＰＬＬ）を制御する方
法である。
【０００５】図１は、従来技術の温度計コードディジタ
ル／アナログ変換器（thermometercode ＤＡＣ）を用
いるクロック同期装置の概略構成を示すブロック図であ
る。
ル／アナログ変換器（thermometercode ＤＡＣ）を用
いるクロック同期装置の概略構成を示すブロック図であ
る。
【０００６】図１に示されているように、従来技術に係
るクロック同期装置は、外部クロック信号ＥＣＬＫに応
じて内部クロック信号ＩＣＬＫの位相を検出する位相検
出部１と、位相検出部１の検出信号ＳＦＴＲ、ＳＦＴＬ
に応じて温度計コードＴＣを出力するレジスタ部２と、
レジスタ部２の出力する温度計コードＴＣに対応する電
圧ＶＯＵＴを発生するディジタル／アナログ変換部３
と、ディジタル／アナログ変換部３の出力電圧ＶＯＵＴ
を利用して外部クロック信号ＥＣＬＫから内部クロック
信号ＩＣＬＫを生成して出力するクロック同期制御部４
とを備えて構成されている。
るクロック同期装置は、外部クロック信号ＥＣＬＫに応
じて内部クロック信号ＩＣＬＫの位相を検出する位相検
出部１と、位相検出部１の検出信号ＳＦＴＲ、ＳＦＴＬ
に応じて温度計コードＴＣを出力するレジスタ部２と、
レジスタ部２の出力する温度計コードＴＣに対応する電
圧ＶＯＵＴを発生するディジタル／アナログ変換部３
と、ディジタル／アナログ変換部３の出力電圧ＶＯＵＴ
を利用して外部クロック信号ＥＣＬＫから内部クロック
信号ＩＣＬＫを生成して出力するクロック同期制御部４
とを備えて構成されている。
【０００７】ここで、ディジタル／アナログ変換部３の
出力端子には、一定の出力電圧ＶＯＵＴを維持するよう
に負荷抵抗（図示せず）を接続する。
出力端子には、一定の出力電圧ＶＯＵＴを維持するよう
に負荷抵抗（図示せず）を接続する。
【０００８】クロック同期制御部４は、遅延同期ループ
回路（ＤＬＬ）に用いられる場合、電圧制御遅延ライン
（voltage controlled delay line）によって構成さ
れ、位相同期ループ回路（ＰＬＬ）に用いられる場合、
電圧制御発振器（voltage controlled oscillator）
によって構成される。
回路（ＤＬＬ）に用いられる場合、電圧制御遅延ライン
（voltage controlled delay line）によって構成さ
れ、位相同期ループ回路（ＰＬＬ）に用いられる場合、
電圧制御発振器（voltage controlled oscillator）
によって構成される。
【０００９】ディジタル／アナログ変換部３のビット数
が増加すると、レジスタ部２のシフトレジスタ（shift
register）の数は２のべき乗で増加することになって
チップ面積が増加し、これに伴って漏洩電流が増加す
る。
が増加すると、レジスタ部２のシフトレジスタ（shift
register）の数は２のべき乗で増加することになって
チップ面積が増加し、これに伴って漏洩電流が増加す
る。
【００１０】例えば、ディジタル／アナログ変換部３が
６ビットで構成されている場合、レジスタ部２には６４
個のシフトレジスタが必要である。
６ビットで構成されている場合、レジスタ部２には６４
個のシフトレジスタが必要である。
【００１１】この問題を解決するために、温度計コード
ディジタル／アナログ変換器（thermometer code Ｄ
ＡＣ）の代わりに２進加重ディジタル／アナログ変換器
（binary-weighted ＤＡＣ）を利用することができる
が、その場合グリッチ（glitch）等により線形特性（li
nearity）及び単一特性（monotony）が低下するという
新たな問題が発生する。
ディジタル／アナログ変換器（thermometer code Ｄ
ＡＣ）の代わりに２進加重ディジタル／アナログ変換器
（binary-weighted ＤＡＣ）を利用することができる
が、その場合グリッチ（glitch）等により線形特性（li
nearity）及び単一特性（monotony）が低下するという
新たな問題が発生する。
【００１２】
【発明が解決しようとする課題】本発明の目的は、クロ
ック同期装置に２進加重コードを温度計コードに変換す
る変換手段を装備してレジスタ数を減少させることによ
って、漏洩電流を減少させたクロック同期装置を提供す
ることにある。
ック同期装置に２進加重コードを温度計コードに変換す
る変換手段を装備してレジスタ数を減少させることによ
って、漏洩電流を減少させたクロック同期装置を提供す
ることにある。
【００１３】
【課題を解決するための手段】本発明に係るクロック同
期装置は、外部クロック信号の位相と内部クロック信号
の位相とを比較して該比較結果に応じた信号を出力する
位相検出手段、該位相検出手段の出力信号に応じて２進
コード値を出力する２進コード発生手段、該２進コード
発生手段から出力される２進コード値を温度計コード値
に変換するコード変換手段、該コード変換手段から出力
される温度計コード値に対応する電圧を出力するディジ
タル／アナログ変換手段、及び該ディジタル／アナログ
変換手段から出力される電圧に応じて、前記外部クロッ
ク信号を利用して前記内部クロック信号を生成して出力
するクロック同期制御手段を備えていることを特徴とす
る。
期装置は、外部クロック信号の位相と内部クロック信号
の位相とを比較して該比較結果に応じた信号を出力する
位相検出手段、該位相検出手段の出力信号に応じて２進
コード値を出力する２進コード発生手段、該２進コード
発生手段から出力される２進コード値を温度計コード値
に変換するコード変換手段、該コード変換手段から出力
される温度計コード値に対応する電圧を出力するディジ
タル／アナログ変換手段、及び該ディジタル／アナログ
変換手段から出力される電圧に応じて、前記外部クロッ
ク信号を利用して前記内部クロック信号を生成して出力
するクロック同期制御手段を備えていることを特徴とす
る。
【００１４】
【発明の実施の形態】以下、図面を参照し、本発明の実
施の形態を詳しく説明する。
施の形態を詳しく説明する。
【００１５】図２は、本発明の好ましい実施の形態に係
るクロック同期装置の概略構成を示すブロック図であ
る。
るクロック同期装置の概略構成を示すブロック図であ
る。
【００１６】図２に示されているように、本実施の形態
に係るクロック同期装置は、外部クロック信号ＥＣＬＫ
と内部クロック信号ＩＣＬＫとの位相を比較してその比
較結果を出力する位相検出部１０と、位相検出部１０の
出力信号ＩＮＣ、ＤＥＣ、ＨＯＬＤに応じて２進コード
値ＢＣを出力する２進コード発生部２０と、２進コード
発生部２０が出力する２進コード値ＢＣを温度計コード
値ＴＣに変換するコード変換部５０と、コード変換部５
０が出力する温度計コード値ＴＣに対応する電圧ＶＯＵ
Ｔを出力するディジタル／アナログ変換部３０と、ディ
ジタル／アナログ変換部３０の出力電圧ＶＯＵＴに応じ
て外部クロック信号ＥＣＬＫを使用して内部クロック信
号ＩＣＬＫを生成して出力するクロック同期制御部４０
とを含んで構成されている。
に係るクロック同期装置は、外部クロック信号ＥＣＬＫ
と内部クロック信号ＩＣＬＫとの位相を比較してその比
較結果を出力する位相検出部１０と、位相検出部１０の
出力信号ＩＮＣ、ＤＥＣ、ＨＯＬＤに応じて２進コード
値ＢＣを出力する２進コード発生部２０と、２進コード
発生部２０が出力する２進コード値ＢＣを温度計コード
値ＴＣに変換するコード変換部５０と、コード変換部５
０が出力する温度計コード値ＴＣに対応する電圧ＶＯＵ
Ｔを出力するディジタル／アナログ変換部３０と、ディ
ジタル／アナログ変換部３０の出力電圧ＶＯＵＴに応じ
て外部クロック信号ＥＣＬＫを使用して内部クロック信
号ＩＣＬＫを生成して出力するクロック同期制御部４０
とを含んで構成されている。
【００１７】ここで、ディジタル／アナログ変換部３０
の出力端子には一定の出力電圧ＶＯＵＴを維持するよう
に負荷抵抗（図示せず）が接続されている。
の出力端子には一定の出力電圧ＶＯＵＴを維持するよう
に負荷抵抗（図示せず）が接続されている。
【００１８】クロック同期制御部４０は、遅延同期ルー
プ回路（ＤＬＬ）に用いられる場合、電圧制御遅延ライ
ン（voltage controlled delay line）で構成され、
位相同期ループ回路（ＰＬＬ）に用いられる場合、電圧
制御発振器（voltage controlled oscillator）で構
成されている。
プ回路（ＤＬＬ）に用いられる場合、電圧制御遅延ライ
ン（voltage controlled delay line）で構成され、
位相同期ループ回路（ＰＬＬ）に用いられる場合、電圧
制御発振器（voltage controlled oscillator）で構
成されている。
【００１９】位相検出部１０は、内部クロック信号ＩＣ
ＬＫの位相が外部クロック信号ＥＣＬＫの位相より進ん
でいれば増加命令ＩＮＣを出力し、内部クロック信号Ｉ
ＣＬＫの位相が外部クロック信号ＥＣＬＫの位相より遅
れていれば減少命令ＤＥＣを出力する。さらに、内部ク
ロック信号ＩＣＬＫの位相と外部クロック信号ＥＣＬＫ
の位相が同じであれば、ホールド命令ＨＯＬＤを出力す
る。
ＬＫの位相が外部クロック信号ＥＣＬＫの位相より進ん
でいれば増加命令ＩＮＣを出力し、内部クロック信号Ｉ
ＣＬＫの位相が外部クロック信号ＥＣＬＫの位相より遅
れていれば減少命令ＤＥＣを出力する。さらに、内部ク
ロック信号ＩＣＬＫの位相と外部クロック信号ＥＣＬＫ
の位相が同じであれば、ホールド命令ＨＯＬＤを出力す
る。
【００２０】２進コード発生部２０は、ディジタル／ア
ナログ変換部３０が用いるビット数に相当する個数のレ
ジスタで構成されているレジスタブロック２１と、レジ
スタブロック２１のレジスタに貯蔵された値を位相検出
部１０の出力信号ＩＮＣ、ＤＥＣ、ＨＯＬＤに応じて増
加、減少又は維持するアップ／ダウンカウンター２２を
装備している。
ナログ変換部３０が用いるビット数に相当する個数のレ
ジスタで構成されているレジスタブロック２１と、レジ
スタブロック２１のレジスタに貯蔵された値を位相検出
部１０の出力信号ＩＮＣ、ＤＥＣ、ＨＯＬＤに応じて増
加、減少又は維持するアップ／ダウンカウンター２２を
装備している。
【００２１】２進コード発生部２０のアップ／ダウンカ
ウンター２２は、位相検出部１０が増加命令ＩＮＣを出
力する場合、アップカウンターとして動作して現在レジ
スタブロック２１のレジスタに記録されている２進コー
ド値を１ビット増加させ、位相検出部１０が減少命令Ｄ
ＥＣを出力する場合、ダウンカウンターとして動作して
現在レジスタブロック２１のレジスタに記録されている
２進コード値を１ビット減少させる。さらに、アップ／
ダウンカウンター２２は、位相検出部１０がホールド命
令ＨＯＬＤを出力する場合、動作せず現在レジスタブロ
ック２１のレジスタに記録されている２進コード値をそ
のまま維持する。
ウンター２２は、位相検出部１０が増加命令ＩＮＣを出
力する場合、アップカウンターとして動作して現在レジ
スタブロック２１のレジスタに記録されている２進コー
ド値を１ビット増加させ、位相検出部１０が減少命令Ｄ
ＥＣを出力する場合、ダウンカウンターとして動作して
現在レジスタブロック２１のレジスタに記録されている
２進コード値を１ビット減少させる。さらに、アップ／
ダウンカウンター２２は、位相検出部１０がホールド命
令ＨＯＬＤを出力する場合、動作せず現在レジスタブロ
ック２１のレジスタに記録されている２進コード値をそ
のまま維持する。
【００２２】２進コード発生部２０から出力された２進
コード値ＢＣは、コード変換部５０により温度計コード
ＴＣに変換される。
コード値ＢＣは、コード変換部５０により温度計コード
ＴＣに変換される。
【００２３】図３は、コード変換部５０の詳細を示す回
路図である。
路図である。
【００２４】図３に示されているように、コード変換部
５０は２進コード発生部２０のＮビットの２進コード値
ＢＣをデコードして２N個の値ＤＣを出力するデコーダ
５１と、デコーダ５１の出力値を温度計コード値ＴＣに
変換する温度計コード変換部５２とを装備している。
５０は２進コード発生部２０のＮビットの２進コード値
ＢＣをデコードして２N個の値ＤＣを出力するデコーダ
５１と、デコーダ５１の出力値を温度計コード値ＴＣに
変換する温度計コード変換部５２とを装備している。
【００２５】デコーダ５１は、Ｎビットの入力値ＢＣ＜
Ｎ−１：０＞をデコードする２N個のＮＡＮＤゲートＮ
Ｄ０〜ＮＤｊから構成されている。ここで、ｊ＝２N−
１である。
Ｎ−１：０＞をデコードする２N個のＮＡＮＤゲートＮ
Ｄ０〜ＮＤｊから構成されている。ここで、ｊ＝２N−
１である。
【００２６】また、図３において、ＮＡＮＤゲートＮＤ
０〜ＮＤｊへの入力信号を表わす０〜Ｎの数字の上のバ
ー（￣）は、Ｎビットの入力値ＢＣ＜Ｎ−１：０＞の中
の対応するビットが反転されて入力されることを表わし
ている。即ち、ＮＡＮＤゲートＮＤｉ（ｉ＝０〜ｊ）へ
の２N個の入力信号は、１０進数であるｊ−ｉを２進数
で表わした場合に、“１”のビットに対応する入力信号
が反転されて入力され、“０”のビットに対応する入力
信号はそのまま入力される。例えば、ＮＡＮＤゲートＮ
Ｄｊに対してはＢＣ＜Ｎ−１：０＞がそのまま入力さ
れ、ＮＡＮＤゲートＮＤ＜ｊ−１＞に対してはＢＣ０の
反転信号及びＢＣ＜Ｎ−１：１＞が入力される。また、
ＮＡＮＤゲートＮＤ＜ｊ−２＞に対してはＢＣ＜１：０
＞の反転信号及びＢＣ＜Ｎ−１：２＞が入力される。Ｎ
ＡＮＤゲートＮＤ＜ｊ−３＞〜ＮＤ０に関しても同様で
ある。
０〜ＮＤｊへの入力信号を表わす０〜Ｎの数字の上のバ
ー（￣）は、Ｎビットの入力値ＢＣ＜Ｎ−１：０＞の中
の対応するビットが反転されて入力されることを表わし
ている。即ち、ＮＡＮＤゲートＮＤｉ（ｉ＝０〜ｊ）へ
の２N個の入力信号は、１０進数であるｊ−ｉを２進数
で表わした場合に、“１”のビットに対応する入力信号
が反転されて入力され、“０”のビットに対応する入力
信号はそのまま入力される。例えば、ＮＡＮＤゲートＮ
Ｄｊに対してはＢＣ＜Ｎ−１：０＞がそのまま入力さ
れ、ＮＡＮＤゲートＮＤ＜ｊ−１＞に対してはＢＣ０の
反転信号及びＢＣ＜Ｎ−１：１＞が入力される。また、
ＮＡＮＤゲートＮＤ＜ｊ−２＞に対してはＢＣ＜１：０
＞の反転信号及びＢＣ＜Ｎ−１：２＞が入力される。Ｎ
ＡＮＤゲートＮＤ＜ｊ−３＞〜ＮＤ０に関しても同様で
ある。
【００２７】これによって、Ｎビットの入力値ＢＣ＜Ｎ
−１：０＞が入力された場合、２N個のＮＡＮＤゲート
ＮＤ０〜ＮＤｊの内、ＢＣ＜Ｎ−１：０＞のビットパタ
ーによって表わされる１０進数Ｍよりも１だけ小さい番
号のＮＡＮＤゲートＮＤ＜Ｍ−１＞の出力のみがローレ
ベル、即ち“０”となり、その他のＮＡＮＤゲートＮＤ
ｉ（ｉ≠Ｍ−１）の出力レベルはハイ、即ち“１”とな
る。従って、Ｎビットの入力値ＢＣ＜Ｎ−１：０＞のデ
コードが行われることとなる。
−１：０＞が入力された場合、２N個のＮＡＮＤゲート
ＮＤ０〜ＮＤｊの内、ＢＣ＜Ｎ−１：０＞のビットパタ
ーによって表わされる１０進数Ｍよりも１だけ小さい番
号のＮＡＮＤゲートＮＤ＜Ｍ−１＞の出力のみがローレ
ベル、即ち“０”となり、その他のＮＡＮＤゲートＮＤ
ｉ（ｉ≠Ｍ−１）の出力レベルはハイ、即ち“１”とな
る。従って、Ｎビットの入力値ＢＣ＜Ｎ−１：０＞のデ
コードが行われることとなる。
【００２８】温度計コード変換部５２は、ｉ＝０〜ｊ−
１に関して、デコーダ５１のＮＡＮＤゲートＮＤｉの出
力値ＤＣｉ及びＮＡＮＤゲートＮＤ＜ｉ＋１＞の出力値
ＤＣ＜ｉ＋１＞の否定論理積演算を行うＮＡＮＤゲート
ＮＤ１ｉと、ＮＡＮＤゲートＮＤ１ｉの出力値及び温度
計コード値ＴＣ＜ｉ＋１＞の否定論理和演算を行うＮＯ
ＲゲートＮＯＲｉと、ＮＯＲゲートＮＯＲｉの出力値を
反転させて温度計コード値ＴＣｉを出力するインバータ
ＩＮＶｉとを備えて構成されている。ここで、ｊ＝２N
−１であり、ＮＡＮＤゲートＮＤ１ｊの入力端子の一方
はハイレベルに設定され、ＮＯＲゲートＮＯＲｊの入力
端子の一方はローレベルに設定されている。
１に関して、デコーダ５１のＮＡＮＤゲートＮＤｉの出
力値ＤＣｉ及びＮＡＮＤゲートＮＤ＜ｉ＋１＞の出力値
ＤＣ＜ｉ＋１＞の否定論理積演算を行うＮＡＮＤゲート
ＮＤ１ｉと、ＮＡＮＤゲートＮＤ１ｉの出力値及び温度
計コード値ＴＣ＜ｉ＋１＞の否定論理和演算を行うＮＯ
ＲゲートＮＯＲｉと、ＮＯＲゲートＮＯＲｉの出力値を
反転させて温度計コード値ＴＣｉを出力するインバータ
ＩＮＶｉとを備えて構成されている。ここで、ｊ＝２N
−１であり、ＮＡＮＤゲートＮＤ１ｊの入力端子の一方
はハイレベルに設定され、ＮＯＲゲートＮＯＲｊの入力
端子の一方はローレベルに設定されている。
【００２９】図４は、本実施の形態に係るクロック同期
装置の動作を示すタイミング図であり、２進コード値Ｂ
Ｃが４ビットである場合について示している。ここで、
Ｎ＝４、ｊ＝２N−１＝１５である。
装置の動作を示すタイミング図であり、２進コード値Ｂ
Ｃが４ビットである場合について示している。ここで、
Ｎ＝４、ｊ＝２N−１＝１５である。
【００３０】図４において、ＢＣ＜３：０＞の波形は、
ＢＣ＜３：０＞の表わす１０進数が“０”から“１”ず
つ増加するように、左端の“００００”から右端の“１
１１１”までビットパターンが変化している状態を示し
ており、ＴＣ＜１５：０＞は、ＢＣ＜３：０＞の変化に
応じて温度計コード変換部５２から出力される１６ビッ
トの温度計コード値ＴＣ＜１５：０＞を示している。
ＢＣ＜３：０＞の表わす１０進数が“０”から“１”ず
つ増加するように、左端の“００００”から右端の“１
１１１”までビットパターンが変化している状態を示し
ており、ＴＣ＜１５：０＞は、ＢＣ＜３：０＞の変化に
応じて温度計コード変換部５２から出力される１６ビッ
トの温度計コード値ＴＣ＜１５：０＞を示している。
【００３１】例えば、２進コード発生部２０の出力値で
ある２進コード値ＢＣが“００１１”（図４において矢
印で示されている左から４番目の縦列で表わされるビッ
トパターン）である場合、コード変換部５０のデコーダ
５１は２進コード値ＢＣをデコードしてデコード値ＤＣ
０〜ＤＣｊとして“１１１１１１１１１１１１０１１
１”を出力する。
ある２進コード値ＢＣが“００１１”（図４において矢
印で示されている左から４番目の縦列で表わされるビッ
トパターン）である場合、コード変換部５０のデコーダ
５１は２進コード値ＢＣをデコードしてデコード値ＤＣ
０〜ＤＣｊとして“１１１１１１１１１１１１０１１
１”を出力する。
【００３２】コード変換部５０のデコーダ５１の出力値
は、温度計コード変換部５２のＮＡＮＤゲートＮＤ１０
〜ＮＤ１ｊの一方の入力端子に入力され、他方の入力端
子には１つ上位のビットのデコード値が入力される。し
たがって、温度計コード変換部５２のＮＡＮＤゲートＮ
Ｄ１ｊ〜ＮＤ１０の出力値は“０００００００００００
０１１００”になる。
は、温度計コード変換部５２のＮＡＮＤゲートＮＤ１０
〜ＮＤ１ｊの一方の入力端子に入力され、他方の入力端
子には１つ上位のビットのデコード値が入力される。し
たがって、温度計コード変換部５２のＮＡＮＤゲートＮ
Ｄ１ｊ〜ＮＤ１０の出力値は“０００００００００００
０１１００”になる。
【００３３】次いで、温度計コード変換部５２のＮＡＮ
ＤゲートＮＤ１０〜ＮＤ１ｊの出力値がＮＯＲゲートＮ
ＯＲ０〜ＮＯＲｊの一方の入力端子に入力され、他方の
入力端子には１つ上位のビットの温度計コード出力値が
入力され、インバータＩＮＶ０〜ＩＮＶｊにより反転さ
れて“０００００００００００１１１１”である温度計
コード値ＴＣ＜１５：０＞が出力される（図４参照）。
ＤゲートＮＤ１０〜ＮＤ１ｊの出力値がＮＯＲゲートＮ
ＯＲ０〜ＮＯＲｊの一方の入力端子に入力され、他方の
入力端子には１つ上位のビットの温度計コード出力値が
入力され、インバータＩＮＶ０〜ＩＮＶｊにより反転さ
れて“０００００００００００１１１１”である温度計
コード値ＴＣ＜１５：０＞が出力される（図４参照）。
【００３４】このようなコード変換方式は、一般的なコ
ード変換方法に比べて短時間でコード変換を行うことが
できる。
ード変換方法に比べて短時間でコード変換を行うことが
できる。
【００３５】コード変換部５０から出力される温度計コ
ード値ＴＣは、ディジタル／アナログ変換部３０に入力
され、温度計コード値ＴＣに対応する電圧ＶＯＵＴが生
成される。そして、クロック同期制御部４０は、電圧Ｖ
ＯＵＴに応じて外部クロックＥＣＬＫを使用して、内部
クロックＩＣＬＫを生成する。
ード値ＴＣは、ディジタル／アナログ変換部３０に入力
され、温度計コード値ＴＣに対応する電圧ＶＯＵＴが生
成される。そして、クロック同期制御部４０は、電圧Ｖ
ＯＵＴに応じて外部クロックＥＣＬＫを使用して、内部
クロックＩＣＬＫを生成する。
【００３６】以上において、本発明について、好ましい
実施の形態を基に説明したが、上記した実施の形態は、
例示を目的として開示されたものであり、当業者であれ
ば、本発明に係る技術的思想の範囲内において、種々の
改良、変更、付加等が可能であり、このような改良、変
更等も、本発明の技術的範囲に属することは言うまでも
ない。
実施の形態を基に説明したが、上記した実施の形態は、
例示を目的として開示されたものであり、当業者であれ
ば、本発明に係る技術的思想の範囲内において、種々の
改良、変更、付加等が可能であり、このような改良、変
更等も、本発明の技術的範囲に属することは言うまでも
ない。
【００３７】
【発明の効果】上記のように、本発明に係るクロック同
期装置は、２進コードを温度計コードに変換する手段に
よってクロック同期装置を制御することができ、レジス
タの数を減少させることができることから、漏洩電流及
びチップ面積を減少させることができる効果を奏する。
期装置は、２進コードを温度計コードに変換する手段に
よってクロック同期装置を制御することができ、レジス
タの数を減少させることができることから、漏洩電流及
びチップ面積を減少させることができる効果を奏する。
【図１】 従来技術に係るクロック同期装置の概略構成
を示すブロック図である。
を示すブロック図である。
【図２】 本発明の実施の形態に係るクロック同期装置
の概略構成を示すブロック図である。
の概略構成を示すブロック図である。
【図３】 図２に示したブロック図におけるコード変換
部の回路図である。
部の回路図である。
【図４】 図３に示した回路図におけるシミュレーショ
ン結果を表わすタイミング図である。
ン結果を表わすタイミング図である。
１０ 位相検出部
２０ ２進コード発生部
２１ レジスタブロック
２２ アップ／ダウンカウンター
３０ ディジタル／アナログ変換部
４０ クロック同期制御部
５０ コード変換部
５１ デコーダ
５２ 温度計コード変換部
ＮＤ０〜ＮＤｊ、ＮＤ１０〜ＮＤ１ｊ ＮＡＮＤゲー
ト ＮＯＲ０〜ＮＯＲｊ ＮＯＲゲート ＩＮＶ０〜ＩＮＶｊ インバータ
ト ＮＯＲ０〜ＮＯＲｊ ＮＯＲゲート ＩＮＶ０〜ＩＮＶｊ インバータ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J106 AA04 CC21 CC59 DD19 DD38
DD46 KK37 KK38 KK39
5K047 AA16 GG03 GG09 GG11 MM27
MM36 MM46 MM50 MM58 MM60
MM63
Claims (6)
- 【請求項１】 外部クロック信号の位相と内部クロック
信号の位相とを比較して該比較結果に応じた信号を出力
する位相検出手段、 該位相検出手段の出力信号に応じて２進コード値を出力
する２進コード発生手段、 該２進コード発生手段から出力される２進コード値を温
度計コード値に変換するコード変換手段、 該コード変換手段から出力される温度計コード値に対応
する電圧を出力するディジタル／アナログ変換手段、及
び該ディジタル／アナログ変換手段から出力される電圧
に応じて、前記外部クロック信号を利用して前記内部ク
ロック信号を生成して出力するクロック同期制御手段を
備えていることを特徴とするクロック同期装置。 - 【請求項２】 前記２進コード発生手段は、 前記ディジタル／アナログ変換手段が使用するビット数
に対応する個数のレジスタを装備しているレジスタブロ
ック、及び該レジスタブロックのレジスタに記録されて
いる値を、前記位相検出手段の出力信号に従って増加、
減少又は維持するアップ／ダウンカウンターを備えてい
ることを特徴とする請求項１に記載のクロック同期装
置。 - 【請求項３】 前記位相検出手段は、 前記内部クロック信号の位相が前記外部クロック信号の
位相よりも進んでいる場合、前記２進コード発生手段の
前記アップ／ダウンカウンターがアップカウンターとし
て動作して前記レジスタブロックの前記レジスタに記録
されている２進コード値を１だけ増加させるための増加
命令を出力し、 前記内部クロック信号の位相が前記外部クロック信号の
位相よりも遅れている場合、前記２進コード発生手段の
前記アップ／ダウンカウンターがダウンカウンターとし
て動作して前記レジスタブロックの前記レジスタに記録
されている２進コード値を１だけ減少させるための減少
命令を出力し、 前記内部クロック信号の位相と前記外部クロック信号の
位相が同じである場合、前記２進コード発生手段の前記
アップ／ダウンカウンターが動作せず前記レジスタブロ
ックの前記レジスタに記録されている２進コード値を維
持させるためのホールド命令を出力することを特徴とす
る請求項２に記載のクロック同期装置。 - 【請求項４】 前記コード変換手段は前記２進コード発
生手段から出力されるＮビットの前記２進コード値をデ
コードして２N個の値を出力するデコーダ、及び該デコ
ーダの出力値を前記温度計コード値に変換する温度計コ
ード変換手段を備えていることを特徴とする請求項１に
記載のクロック同期装置。 - 【請求項５】 前記温度計コード変換手段は、 前記デコーダの出力値がそれぞれ一方の入力端子に入力
され、他方の入力端子には前記一方の入力端子に入力さ
れる前記デコーダの出力値よりも１ビット上位のデコー
ダの出力値が入力され、これらの入力される値の否定論
理積演算を行う複数のＮＡＮＤゲート、 これらＮＡＮＤゲートの出力値がそれぞれ一方の入力端
子に入力され、他方の入力端子には対応する前記温度計
コード値よりも１ビット上位の温度計コード値が入力さ
れ、これらの入力される値の否定論理和演算を行う複数
のＮＯＲゲート、及び複数の前記ＮＯＲゲートの出力値
を反転させ、前記温度計コード値を出力する複数のイン
バータを備えていることを特徴とする請求項４に記載の
クロック同期装置。 - 【請求項６】 前記クロック同期制御手段は、 遅延同期ループ回路（ＤＬＬ）に用いられる場合、電圧
制御遅延ラインによって構成され、位相同期ループ回路
（ＰＬＬ）に用いられる場合、電圧制御発振器によって
構成されることを特徴とする請求項１に記載のクロック
同期装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0039037A KR100400316B1 (ko) | 2001-06-30 | 2001-06-30 | 클럭 동기 장치 |
| KR2001-039037 | 2001-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003046388A true JP2003046388A (ja) | 2003-02-14 |
| JP4058612B2 JP4058612B2 (ja) | 2008-03-12 |
Family
ID=19711651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002144761A Expired - Fee Related JP4058612B2 (ja) | 2001-06-30 | 2002-05-20 | クロック同期装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6583654B2 (ja) |
| JP (1) | JP4058612B2 (ja) |
| KR (1) | KR100400316B1 (ja) |
| DE (1) | DE10222691B4 (ja) |
| TW (1) | TW543296B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE10041772C2 (de) * | 2000-08-25 | 2002-07-11 | Infineon Technologies Ag | Taktgenerator, insbesondere für USB-Geräte |
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| KR101004677B1 (ko) * | 2008-12-30 | 2011-01-04 | 주식회사 하이닉스반도체 | 내부 전원 전압 생성 회로 및 내부 전원 전압 생성 방법 |
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| KR20140120047A (ko) | 2013-04-02 | 2014-10-13 | 에스케이하이닉스 주식회사 | 내부전압 생성회로 |
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Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS62119769A (ja) * | 1985-11-19 | 1987-06-01 | Matsushita Electric Ind Co Ltd | 可変段数シフト回路 |
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2001
- 2001-06-30 KR KR10-2001-0039037A patent/KR100400316B1/ko not_active IP Right Cessation
-
2002
- 2002-05-06 US US10/139,889 patent/US6583654B2/en not_active Expired - Fee Related
- 2002-05-06 TW TW091109338A patent/TW543296B/zh not_active IP Right Cessation
- 2002-05-20 JP JP2002144761A patent/JP4058612B2/ja not_active Expired - Fee Related
- 2002-05-22 DE DE10222691A patent/DE10222691B4/de not_active Expired - Fee Related
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| JP7099904B2 (ja) | 2018-08-21 | 2022-07-12 | 株式会社メガチップス | デコーダ回路およびデコーダ回路の設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10222691A1 (de) | 2003-01-16 |
| JP4058612B2 (ja) | 2008-03-12 |
| DE10222691B4 (de) | 2011-02-17 |
| TW543296B (en) | 2003-07-21 |
| US6583654B2 (en) | 2003-06-24 |
| KR100400316B1 (ko) | 2003-10-01 |
| KR20030002263A (ko) | 2003-01-08 |
| US20030001639A1 (en) | 2003-01-02 |
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Legal Events
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| A521 | Written amendment |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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