KR101004677B1 - 내부 전원 전압 생성 회로 및 내부 전원 전압 생성 방법 - Google Patents

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Abstract

본 발명은 기준전압의 레벨에 대응하는 클럭정보를 가진 제1 클럭신호와 내부전원전압의 레벨에 대응하는 클럭정보를 가진 제2 클럭신호를 비교하기 위한 클럭비교수단과, 상기 클럭비교수단의 출력신호에 대응하는 전압레벨을 가지는 구동제어전압를 생성하기 위한 제어신호생성수단, 및 상기 구동제어전압에 응답하여 내부전원전압단을 구동하기 위한 구동수단을 구비하는 내부전원전압 생성회로를 제공한다.
내부전원전압, 클럭정보, 위상, 주파수

Description

내부 전원 전압 생성 회로 및 내부 전원 전압 생성 방법{INTERNAL VOLTAGE GENERATING CIRCUIT AND MEHTOD OF OPERATION THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부 전원전압을 이용하여 내부 전원전압을 생성하는 내부전원전압 생성회로와 내부 전원전압 생성방법에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치 내에는 내부전원전압 생성회로가 탑재되어 있으며, 반도체 장치는 여기서 생성되는 다양한 레벨의 내부 전원전압을 이용하여 보다 효율적인 전력 소모 및 보다 안정적인 회로 동작을 보장받는다. 이러한 내부 전원전압에는 외부 전원전압을 다운 컨버팅(down converting)하여 생성하는 코어 전압(core voltage)과 페리 전압(peri voltage) 등이 있으며, 외부 전원전압 및 접지 전원전압을 펌핑(pumping)하여 생성하는 펌핑 전압(pumping voltage) 및 기판 바이어스 전압(substrate bias voltage) 등이 있다.
한편, 반도체 장치가 점점 고 집적화됨에 따라 내부 회로를 설계함에 있어서 서브-미크론(sub-micron)급 이하의 디자인-롤(design-rule)이 적용되고 있으며, 이와 더불어 반도체 장치의 동작 주파수는 점점 높아지고 외부 전원전압의 레벨은 점점 낮아지고 있다. 그래서, 요즈음에는 이렇게 낮아지는 외부 전원전압을 이용하여 안정적인 내부 전원전압을 생성하기 위한 노력들이 진행 중이다.
도 1 은 기존의 내부전원전압 생성회로를 설명하기 위한 도면이다.
도 1 을 참조하면, 내부전원전압 생성회로는 전압 비교부(110)와, 구동부(130)를 구비한다.
전압 비교부(110)는 기준전압(V_REF)의 레벨과 내부 전원전압(V_INT)의 레벨을 비교한다. 일반적으로, 전압 비교부(110)는 차동 증폭기(differential amplifier)를 사용하며, 제1 입력단으로 기준전압(V_REF)을 입력받고, 제2 입력단으로 내부 전원전압(V_INT)을 입력받는다.
구동부(130)는 전압 비교부(110)의 출력신호에 응답하여 내부 전원전압(V_INT)단을 구동하기 위한 것으로, PMOS 트랜지스터(PM)와, 저항(R), 및 커패시터(C)를 구비한다. 여기서, PMOS 트랜지스터(PM)는 외부 전원전압(VDD)단과 내부 전원전압(V_INT)단 사이에 소오스-드레인 경로가 형성되고, 전압 비교부(110)의 출력신호를 게이트로 입력받는다. 그리고, 저항(R)과 커패시터(C)는 내부 전원전압(V_INT)단과 접지 전원전압(VSS)단 사이에 병렬 연결된다.
이하, 기존의 내부전원전압 생성회로의 간단한 회로 동작을 살펴보기로 한다.
우선, 반도체 장치의 최초 동작시에는 내부 전원전압(V_INT)의 레벨이 기준전압(V_REF)의 레벨보다 낮기 때문에, 전압 비교부(110)는 접지 전원전압(VSS)에 대응하는 출력신호를 생성한다. 구동부(130)의 PMOS 트랜지스터(PM)는 이에 응답하여 턴 온(turn on) 되고 내부 전원전압(V_INT)단에는 외부 전원전압(VDD)에 대응하는 레벨로 풀 업(full up) 동작이 수행된다. 이러한, 풀 업 동작으로 인하여 내부 전원전압(V_INT)의 레벨은 점점 상승하게 된다. 이렇게 상승한 내부 전원전압(V_INT)은 전압 비교부(110)로 피드백(feedback)되어 기준전압(V_REF)과 다시 비교된다. 이때, 내부 전원전압(V_INT)의 레벨이 기준전압(V_REF)의 레벨 이상이 되면 전압 비교부(110)의 출력신호는 PMOS 트랜지스터(PM)를 턴 오프(turn off)하기 위한 전압 레벨이 되며, 이로 인하여 외부 전원전압(VDD)은 더 이상 내부 전원전압(V_INT)단에 공급되지 않는다. 즉, 내부 전원전압(V_INT)단에 대한 풀 업 동작이 멈추게 된다.
한편, 내부 전원전압(V_INT)은 반도체 장치의 동작에 따른 전력 소모에 의하여 그 레벨이 변한다. 즉, 어떤 동작 구간에서는 내부 전원전압(V_INT)이 기준전압(V_REF)에 대응하는 레벨을 유지하더라도, 다른 동작 구간에서는 내부 전원전압(V_INT)의 소모로 인하여 그 레벨이 낮아질 수 있다. 이때, 내부 전원전압(V_INT)은 위와 같은 동작을 통해 기준전압(V_REF)에 대응하는 레벨을 다시 유지된다. 이렇게, 내부 전원전압(V_INT)의 레벨이 기준전압(V_REF)에 대응하는 레벨보다 낮아졌다가 다시 기준전압(V_REF)으로 회복하는데 소모되는 시간을 이하, "응답 시간(response time)"이라 칭하기로 한다.
여기서, 응답 시간은 내부전원전압 생성회로를 구성하는 각 회로들의 응답 속도에 대응된다. 즉, 각 회로들의 응답 속도가 빠르다는 것은 그만큼 응답 시간이 빠르다는 것을 의미한다. 비교적 낮은 동작 주파수를 가지는 반도체 장치의 경우 응답 시간이 이슈가 되지 않았다. 하지만, 요즈음과 같이 높은 동작 주파수를 가지는 반도체 장치에서는 이러한 응답 시간이 큰 이슈가 되고 있다. 만약, 응답 시간이 반도체 장치의 동작 주파수를 따라가지 못한다면, 기준전압(V_REF)에 대응하는 내부 전원전압(V_INT)을 원하는 시간에 생성할 수 없게 되고, 동작 주파수에 따라 동작하는 내부 회로는 원하는 시간에 안정적인 내부 전원전압(V_INT)을 인가받을 수 없게 된다.
한편, 기존의 내부전원전압 생성회로의 경우 아래와 같은 이유로 응답 시간이 느리다.
우선, 구동부(130)의 PMOS 트랜지스터(PM)는 내부 전원전압(V_INT)단을 구동하는데 사용된다. 내부 전원전압(V_INT)은 다른 회로에 전원을 공급하기 위한 것이므로, PMOS 트랜지스터(PM)는 비교적 큰 사이즈(size)로 설계된다. 이는 전압 비교부(110)를 기준으로 PMOS 트랜지스터(PM)의 커패시턴스(capacitance) 값이 커진다는 것을 의미한다. 이어서, 전압 비교부(110)의 이득(gain)을 크게 하기 위해서는 큰 저항 값의 저항(R)이 반드시 필요하게 된다. 결국, 커패시턴스 값의 커짐과 저항 값의 커짐은 전압 비교부(110)의 응답 속도를 느리게 하는 요인으로 작용한다. 이렇게 늦어진 응답 속도는 나아가 내부 전원전압(V_INT)의 응답 시간을 느리게 하는 문제점을 야기한다.
이러한, 기존 내부전원전압 생성회로의 문제점은 결국 불안정한 내부 전원전압(V_INT)을 생성하며, 이를 반도체 장치의 내부 회로에 공급한다. 즉, 반도체 장치는 이로 인한 오동작을 야기한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 차동 증폭기 대신 기준전압의 레벨에 대응하는 클럭 정보와 내부 전원전압의 레벨에 대응하는 클럭 정보를 이용하여 내부 전원전압을 생성할 수 있는 내부전원전압 생성회로를 제공하는데 그 목적이 있다.
또한, 본 발명은 기준전압의 레벨과 내부 전원전압의 레벨을 위상 정보 또는 주파수 정보로 바꾸고 이를 이용하여 내부 전원전압을 생성할 수 있는 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 내부전원전압 생성회로는, 기준전압의 레벨에 대응하는 클럭정보를 가진 제1 클럭신호와 내부전원전압의 레벨에 대응하는 클럭정보를 가진 제2 클럭신호를 비교하기 위한 클럭비교수단; 상기 클럭비교수단의 출력신호에 대응하는 전압레벨을 가지는 구동제어전압를 생성하기 위한 제어신호생성수단; 및 상기 구동제어전압에 응답하여 내부전원전압단을 구동하기 위한 구동수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 내부전원전압 생성방법은, 내부전원전압의 레벨과 기준전압의 레벨을 클럭 정보로 변환하는 단계; 상기 변환된 클럭 정보를 비교하여 검출신호로서 검출하는 단계; 및 상기 검출신호 에 따라 상기 내부전원전압을 생성하는 단계를 포함한다.
본 발명에서는 기존에 사용하던 응답 속도가 느린 차동 증폭기 대신 기준전압의 레벨에 대응하는 클럭 정보와 내부 전원전압의 레벨에 대응하는 클럭 정보를 이용함으로써, 회로의 응답 속도를 개선할 수 있다. 나아가, 회로의 응답 속도 개선을 통해 내부 전원전압이 기준전압에 대응하는 레벨을 회복하는데 소모되는 응답 시간을 줄여 주는 것이 가능하다.
본 발명은 내부전원전압 생성회로의 응답 시간을 최소화할 수 있음으로써, 동작 주파수가 높은 환경의 반도체 장치에서도 원활한 동작을 수행할 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 내부 전원전압을 생성하는데 있어서 응답시간을 빠르게 해줌으로써, 이 내부 전원전압을 사용하는 다른 회로의 보다 안정적인 동작을 보장해 줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명에 따른 내부전원전압 생성회로를 설명하기 위한 블록도이다.
도 2 를 참조하면, 내부전원전압 생성회로는 클럭 비교부(210)와, 제어신호 생성부(230), 및 구동부(250)를 구비할 수 있다.
클럭 비교부(210)는 기준전압(V_REF)의 레벨에 대응하는 클럭 정보와 내부 전원전압(V_INT)의 레벨에 대응하는 클럭 정보를 비교하여 업 및 다운 검출신호(DET_UP, DET_DN)를 생성할 수 있다. 이후에 설명하겠지만, 클럭 비교부(210) 내부적으로는 기준전압(V_REF)의 레벨에 대응하는 클럭 정보를 가진 제1 클럭신호와 내부 전원전압(V_INT)의 레벨에 대응하는 클럭 정보를 가진 제2 클럭신호를 이용할 수 있다. 여기서, 기준전압(V_REF)의 레벨과 내부 전원전압(V_INT)의 레벨에 각각 대응하는 클럭 정보는 제1 및 제2 클럭신호의 펄스 폭 또는 지연 정도를 의미할 수 있다. 이에 대한 보다 자세한 설명은 아래의 도 3 과 도 4 를 통해 살펴보기로 한다.
제어신호 생성부(230)는 클럭 비교부(210)의 업 및 다운 검출신호(DET_UP, DET_DN)에 대응하는 전압레벨을 가지는 구동 제어전압(V_CTR)을 생성할 수 있다. 클럭 비교부(210)에서 생성되는 업 및 다운 검출신호(DET_UP, DET_DN)는 제1 클럭신호와 제2 클럭신호에 대응하는 펄스 폭을 가지며, 제어신호 생성부(230)는 이러한 업 및 다운 검출신호(DET_UP, DET_DN)를 전압 레벨로 변환하여 구동 제어전압(V_CTR)으로서 출력할 수 있다. 이에 대한 보다 자세한 설명은 도 5 와 도 6 을 통해 살펴보기로 한다.
구동부(250)는 구동 제어전압(V_CTR)에 응답하여 내부 전원전압(V_INT)단을 구동할 수 있다. 여기서, 내부 전원전압(V_INT)은 구동 제어전압(V_CTR)의 레벨에 따른 풀 업 동작을 통해 생성될 수 있다. 이에 대한 보다 자세한 설명은 제어신호 생성부(230)와 같이 도 5 와 도 6 을 통해 살펴보기로 한다.
도 3 은 도 2 의 클럭 비교부(210)의 제1 실시 예를 설명하기 위한 도면이다.
도 3 을 참조하면, 클럭 비교부(210)는 제1 전압제어 지연라인(310)과, 제2 전압제어 지연라인(330), 및 위상 비교부(350)를 구비할 수 있다. 여기서, 제1 및 제2 전압제어 지연라인(310, 330)은 기준전압(V_REF)과 내부 전원전압(V_INT)에 응답하여 제1 및 제2 지연 클럭신호(CLK_D1, CLK_D2)를 생성하는 클럭 발생 회로이다.
제1 전압제어 지연라인(310)은 내부 전원전압(V_INT)의 레벨에 대응하는 시간만큼 소오스 클럭신호(CLK_SRC)를 지연시켜 제1 지연 클럭신호(CLK_D1)를 생성하기 위한 것으로, 다수의 지연 셀(delay cell)을 구비할 수 있다. 여기서, 다수의 지연 셀 각각은 입력되는 신호에 대하여 단위 지연 시간을 반영할 수 있으며, 각각의 단위 지연 시간은 내부 전원전압(V_INT)의 레벨에 따라 다르게 설정될 수 있다.
제2 전압제어 지연라인(330)은 기준전압(V_REF)의 레벨에 대응하는 시간만큼 소오스 클럭신호(CLK_SRC)를 지연시켜 제2 지연 클럭신호(CLK_D2)를 생성할 수 있다. 여기서, 제2 전압제어 지연라인(330)은 기준전압(V_REF)의 레벨에 따라 단위 지연 시간이 제어되는 다수의 지연 셀을 구비할 수 있으며, 그 지연 셀의 개수는 제1 전압제어 지연라인(310)에 구비되는 지연 셀의 개수와 동일하게 설계하는 것이 바람직하다.
위상 비교부(350)는 제1 지연 클럭신호(CLK_D1)와 제2 지연 클럭신호(CLK_D2)의 위상을 비교하여 업 및 다운 검출신호(DET_UP, DET_DN)를 출력할 수 있다. 여기서, 업 및 다운 검출신호(DET_UP, DET_DN)는 제1 지연 클럭신호(CLK_D1)와 제2 지연 클럭신호(CLK_D2)의 위상 차이에 대응하는 펄스 폭(pulse width)을 가질 수 있다.
이하, 본 발명에 따른 도 3 의 제1 실시 예의 간단한 회로 동작 설명을 살펴보기로 한다. 설명에 앞서, 내부 전원전압(V_INT)은 반도체 장치의 동작에 따라 레벨이 달라질 수 있으며, 기준전압(V_REF)은 반도체 장치의 동작에 상관없이 항상 일정한 레벨을 유지하고 있음을 다시 상기한다.
반도체 장치의 동작에 따라 내부 전원전압(V_INT)을 소모하게 되면 내부 전원전압(V_INT)의 레벨은 낮아지게 된다. 내부 전원전압(V_INT)의 레벨이 낮아진다는 것은 내부 전원전압(V_INT)의 제어를 받는 제1 전압제어 지연라인(310)에서 반영되는 지연시간이 길어짐을 의미한다. 즉, 소오스 클럭신호(CLK_SRC)가 제2 전압제어 지연라인(330)에서 지연되는 정도보다 제1 전압제어 지연라인(310)에서 지연되는 정도가 크게 된다. 결국, 제1 지연 클럭신호(CLK_D1)의 위상이 제2 지연 클럭신호(CLK_D2)의 위상보다 뒤서게 된다. 이어서, 위상 비교부(350)는 제1 지연 클럭신호(CLK_D1)와 제2 지연 클럭신호(CLK_D2)의 위상을 비교하여 위상 차이에 대응하는 펄스 폭을 갖는 업 및 다운 검출신호(DET_UP, DET_DN)를 생성할 수 있다.
본 발명에 따른 클럭 비교부(210)의 제1 실시 예에서는 내부 전원전 압(V_INT)의 레벨과 기준전압(V_REF)의 레벨을 위상 정보인 제1 및 제2 지연 클럭신호(CLK_D1, CLK_D2)로 변환할 수 있고, 이후 제1 지연 클럭신호(CLK_D1)와 제2 지연 클럭신호(CLK_D2)의 위상을 비교하여 업 및 다운 검출신호(DET_UP, DET_DN)를 생성할 수 있다. 결국, 업 및 다운 검출신호(DET_UP, DET_DN)는 내부 전원전압(V_INT)의 레벨과 기준전압(V_REF)의 레벨 차이에 대한 정보를 가지게 된다.
도 4 는 도 2 의 클럭 비교부(210)의 제2 실시 예를 설명하기 위한 도면이다.
도 4 를 참조하면, 클럭 비교부(210)는 제1 전압제어 발진부(410)와, 제2 전압제어 발진부(430), 및 위상/주파수 검출부(450)를 구비할 수 있다. 여기서, 제1 및 제2 전압제어 발진부(410, 430)는 기준전압(V_REF)과 내부 전원전압(V_INT)에 응답하여 제1 및 제2 발진신호(OSC1, OSC2)를 생성하는 클럭 발생 회로이다.
제1 전압제어 발진부(410)는 내부 전원전압(V_INT)의 레벨에 대응하는 주파수의 제1 발진신호(OSC1)를 생성하기 위한 것으로, 내부 전원전압(V_INT)에 의하여 지연 시간이 제어되는 다수의 지연 셀을 구비할 수 있다. 예컨대, 제1 전압제어 발진부(410)는 마지막 지연 셀에서 출력되는 제1 발진신호(OSC1)가 첫 번째 지연 셀로 피드백되어 인가되는 오실레이터(oscillator)로 구성될 수 있다.
제2 전압제어 발진부(430)는 기준전압(V_REF)의 레벨에 대응하는 주파수의 제2 발진신호(OSC2)를 생성하기 위한 것으로, 기준전압(V_REF)에 대응하여 지연 시간이 제어되는 다수의 지연 셀을 구비할 수 있다. 제2 전압제어 발진부(430)에 구비되는 지연 셀의 개수는 제1 전압제어 발진부(410)에 구비되는 지연 셀의 개수와 동일하게 설계하는 것이 바람직하다.
위상/주파수 검출부(450)는 제1 발진신호(OSC1)와 제2 발진신호(OSC2)의 위상/주파수를 검출하여 업 및 다운 검출신호(DET_UP, DET_DN)를 출력할 수 있다. 여기서, 업 및 다운 검출신호(DET_UP, DET_DN)는 제1 발진신호(OSC1)와 제2 발진신호(OSC2)의 주파수 차이에 대응하는 펄스 폭을 가질 수 있다.
이하, 본 발명에 따른 도 4 의 제2 실시 예의 간단한 회로 동작 설명을 살펴보기로 한다.
반도체 장치의 동작에 따라 내부 전원전압(V_INT)을 소모하게 되면 내부 전원전압(V_INT)의 레벨을 낮아지게 된다. 내부 전원전압(V_INT)의 레벨이 낮아진다는 것은 내부 전원전압(V_INT)의 제어를 받는 제1 발진신호(OSC1)의 주파수가 작아지는 것을 의미한다. 즉, 기준전압(V_REF)의 제어를 받는 제2 발진신호(OSC2)의 주파수보다 제1 발진신호(OSC1)의 주파수가 작아지게 되고, 위상/주파수 검출부(450)는 제1 발진신호(OSC1)의 주파수와 제2 발진신호(OSC2)의 주파수에 따른 펄스 폭을 갖는 업 및 다운 검출신호(DET_UP, DET_DN)를 생성할 수 있다.
본 발명에 따른 클럭 비교부(210)의 제2 실시 예에서는 내부 전원전압(V_INT)의 레벨과 기준전압(V_REF)의 레벨을 주파수 정보인 제1 발진신호(OSC1)와 제2 발진신호(OSC2)로 변환할 수 있고, 이후 제1 발진신호(OSC1)의 주파수와 제2 발진신호(OSC2)의 주파수를 비교하여 업 및 다운 검출신호(DET_UP, DET_DN)를 생성할 수 있다. 결국, 업 및 다운 검출신호(DET_UP, DET_DN)는 제1 실시 예와 마찬가지로 내부 전원전압(V_INT)의 레벨과 기준전압(V_REF)의 레벨 차이에 대한 정보 를 가지게 된다.
도 5 는 도 2 의 제어신호 생성부(230)의 제1 실시 예와, 구동부(250)를 설명하기 위한 도면이다. 설명의 편의를 위하여 업 및 다운 검출신호(DET_UP, DET_DN)는 도 3 의 클럭 비교부(210)에서 생성되는 예를 들었다. 그리고, 설명에 앞서 제어신호 생성부(230)의 제1 실시 예는 차지 펌핑 회로(charge pumping circuit)로 구성될 수 있으며, 이하 제어신호 생성부(230)를 "차지 펌핑부"에 대응하여 설명하기로 한다. 또한, 클럭 비교부(210)와, 차지 펌핑부와, 구동부(250) 각각에 새로운 도면 부호 510, 530, 550 을 부여하기로 한다.
도 5 를 참조하면, 내부전원전압 생성회로는 클럭 비교부(510)와, 차지 펌핑부(530), 및 구동부(550)를 구비할 수 있다. 클럭 비교부(510)는 위에서 이미 설명한 바와 같은 동작을 통해 업 및 다운 검출신호(DET_UP, DET_DN)를 생성하는 것이 가능하다.
차지 펌핑부(530)는 업 및 다운 검출신호(DET_UP, DET_DN)에 응답하여 차지 펌핑 동작을 통해 구동 제어전압(V_CTR)을 생성할 수 있다. 즉, 클럭 비교부(510)에서 내부 전원전압(V_INT)의 레벨과 기준전압(V_REF)의 레벨에 대응하여 위상 차이가 반영된 업 및 다운 검출신호(DET_UP, DET_DN)를 생성할 수 있으며, 차지 펌핑부(530)는 예컨대, 업 검출신호(DET_UP)에 응답하여 구동 제어전압(V_CTR)의 레벨을 낮추고, 다운 검출신호(DET_DN)에 응답하여 구동 제어전압(V_CTR)의 레벨을 높일 수 있다.
구동부(550)는 구동 제어전압(V_CTR)에 응답하여 내부 전원전압(V_INT)단을 구동하기 위한 것으로, PMOS 트랜지스터(PM)와 커패시터(C)를 구비할 수 있다. 여기서, PMOS 트랜지스터(PM)는 외부 전원전압(VDD)단과 내부 전원전압(V_INT)단 사이에 소오스-드레인 경로가 형성되고 구동 제어전압(V_CTR)을 게이트로 입력받는다. 그리고, 커패시터(C)는 내부 전원전압(V_INT)단과 접지 전원전압(VSS)단 사이에 연결될 수 있다.
이하, 차지 펌핑부(530)와 구동부(550)의 간단한 동작 설명을 살펴보기로 한다.
예컨대, 차지 펌핑부(530)가 업 검출신호(DET_UP)에 응답하여 구동 제어전압(V_CTR)의 레벨을 낮추면, 구동부(550)의 PMOS 트랜지스터(PM)는 구동 제어전압(V_CTR)의 레벨에 대응하는 만큼 턴 온되어 내부 전원전압(V_INT)의 레벨을 높여주게 된다. 이후, 레벨이 높아진 내부 전원전압(V_INT)에 의하여 다운 검출신호(DET_DN)가 활성화되면, 차지 펌핑부(530)는 다운 검출신호(DET_DN)에 응답하여 구동 제어전압(V_CTR)의 레벨을 높이고, 이에 따라 구동부(550)는 내부 전원전압(V_INT)의 레벨을 낮추게 된다.
한편, 본 발명에 따른 구동부(550)에는 기존의 차동 증폭기 타입의 전압 비교부(110, 도 1 참조)를 구성하지 않기 때문에, 저항 성분을 없애주는 것이 가능하다. 또한, PMOS 트랜지스터(PM)는 구동 제어전압(V_CTR)에 의하여 제어되는 전류원으로 사용되기 때문에, 외부 전원전압(VDD)의 노이즈(noise)가 내부 전원전압(V_INT)에 주는 영향을 매우 작게 할 수 있는 특성을 가질 수 있다. 또한, 커패시터(C)는 내부 전원전압(V_INT)단의 갑작스러운 레벨 변화를 둔화시켜 줄 수 있 다.
한편, 도 5 에서는 클럭 비교부(510)를 도 3 의 제1 실시 예로 적용하여 설명하였지만, 본 발명에서는 도 3 의 제1 실시 예 대신 도 4 의 제2 실시 예를 적용하는 것도 가능하다. 이어서, 이후 설명되는 도 6 에서도 이와 같은 설계가 적용될 수 있다.
도 6 은 도 2 의 제어신호 생성부(230)의 제2 실시 예를 설명하기 위한 도면이다. 설명의 편의를 위하여 업 및 다운 검출신호(DET_UP, DET_DN)는 도 4 의 클럭 비교부(210)에서 생성되는 예를 들었다. 그리고, 설명의 편의를 위하여 클럭 비교부(210)와, 제어신호 생성부(230), 및 구동부(250) 각각에 새로운 도면 부호 610, 630, 650 을 부여하기로 한다.
도 6 을 참조하면, 내부전원전압 생성회로는 클럭 비교부(610)와, 제어신호 생성부(630), 및 구동부(650)를 구비할 수 있다. 클럭 비교부(610)와 구동부(650)는 위에서 이미 설명한 바와 같은 동작을 수행할 수 있다.
제어신호 생성부(630)는 업 및 다운 검출신호(DET_UP, DET_DN)에 대응하는 전압 레벨을 가지는 구동 제어전압(V_CTR)을 생성하기 위한 것으로, 코드화부(632)와, 디지털-아날로그 컨버팅부(634)를 구비할 수 있다.
코드화부(632)는 업 및 다운 검출신호(DET_UP, DET_DN)에 대응하는 코드(code)를 생성할 수 있다. 다시 말하면, 코드화부(632)는 업 및 다운 검출신호(DET_UP, DET_DN)에 대응하는 다수의 코드신호(S<0:N>, 여기서 N 은 자연수)를 생성할 수 있다. 여기서, 코드화부(632)는 다양한 설계가 가능하며, 이에 따라 다 수의 코드신호(S<0:N>)의 개수 또한 달라질 수 있다. 예컨대, 코드화부(632)는 업 및 다운 검출신호(DET_UP, DET_DN)에 따라 쉬프팅(shifting) 동작 또는 카운팅(counting) 동작을 통해 다수의 코드신호(S<0:N>)를 생성하는 방법이 있을 수 있으며, 도 7 과 같이 타임-디지털 컨버팅(time to digital converting) 동작을 통해 생성하는 방법이 있을 수 있다.
도 7 은 도 6 의 코드화부(632)를 설명하기 위한 도면이다. 설명의 편의를 위하여 업 및 다운 검출신호(DET_UP, DET_DN) 중 업 검출신호(DET_UP)를 일례로 설명하기로 한다.
도 7 을 참조하면, 코드화부(632)는 업 검출신호(DET_UP)를 입력받아 타임-디지털 컨버팅 동작을 수행하기 위한 것으로, 클럭지연부(710)와, 다수의 동기화부(730)를 구비할 수 있다.
클럭지연부(710)는 클럭신호(CLK)을 순차적으로 지연시키기 위한 것으로, 제1 내지 제N 지연부(712, 714, 716, 718)을 구비할 수 있다. 여기서, 제1 내지 제N 지연부(712, 714, 716, 718)는 버퍼(buffer)로 설계되는 예를 들었으며, 저항 및 커패시터로 설계되는 것도 가능하다.
다수의 동기화부(730)는 클럭신호(CLK)를 순차적으로 지연한 출력신호에 업 검출신호(DET_UP)를 동기화시켜 출력하기 위한 것으로, 제1 내지 제N 동기화부(732, 734, 736, 738)를 구비할 수 있다. 여기서, 제1 동기화부(732)는 업 검출신호(DET_UP)를 클럭신호(CLK)에 동기화시켜 제0 코드신호(S<0>)를 출력하고, 제2 동기화부(734)는 업 검출신호(DET_UP)를 제1 지연부(712)의 출력신호에 동기화시켜 제1 코드신호(S<1>)를 출력하며, 제3 동기화부(736)은 업 검출신호(DET_UP)를 제2 지연부(714)의 출력신호에 동기화시켜 제2 코드신호(S<2>)를 출력할 수 있다.
도 8 은 도 7 의 코드화부(632)의 동작 타이밍을 설명하기 위한 타이밍도이다. 설명의 편의를 위하여 도 3 에 도시된 제1 지연 클럭신호(CLK_D1)과 제2 지연 클럭신호(CLK_D2)를 참조하기로 하며, 도 7 과 마찬가지로 업 검출신호(DET_UP)를 일례로 하였다.
도 7 과 도 8 을 참조하면, 내부 전원전압(V_INT)의 레벨이 낮아진 상태에서 제1 지연 클럭신호(CLK_D1)는 제2 지연 클럭신호(CLK_D2)보다 위상이 뒤지게 된다. 그래서, 업 검출신호(DET_UP)는 제2 지연 클럭신호(CLK_D2)의 라이징 에지(rising edge)와 제1 지연 클럭신호(CLK_D1)의 라이징 에지에 대응하는 펄스 폭을 가지게 된다.
한편, 코드화부(632)의 지연부(710)는 클럭신호(CLK)를 순차적으로 지연시켜 출력하며, 다수의 동기화부(730)는 이에 응답하여 입력되는 업 검출신호(DET_UP)를 동기화시켜 다수의 코드신호(S<0:N>)를 출력한다. 즉, 다수의 동기화부(730)는 업 검출신호(DET_UP)가 논리'하이'인 구간에서 순차적으로 활성화되는 클럭신호(CLK)에 따라 해당하는 코드신호를 논리'하이'로 출력하고, 업 검출신호(DET_UP)가 논리'로우'인 구간에서 순차적으로 활성화되는 클럭신호(CLK)에 따라 해당하는 코드신호를 논리'로우'로 출력한다. 즉, 업 검출신호(DET_UP)의 펄스 폭을 시간적으로 감지하여 다수의 코드신호(S<0:2>)를 출력함으로써, 디지털-아날로그 컨버팅부(634)로 하여금 업 검출신호(DET_UP)의 펄스 폭에 따라 가중치가 반영되게끔 하는 것이 가능하다. 이러한, 타임-디지털 컨버팅 방법은 쉬프팅 동작 또는 카운팅 동작을 통해 다수의 코드신호(S<0:2>)를 생성하는 방법보다 구동 제어전압(V_CTR)을 보다 빠르게 제어하는 것이 가능하다.
다시 도 6 을 참조하면, 디지털-아날로그 컨버팅부(634)는 다수의 코드신호(S<0:N>)에 응답하여 디지털-아날로그 컨버팅(digital to analog converting) 동작을 통해 구동 제어전압(V_CTR)을 생성할 수 있다. 이때 생성되는 구동 제어전압(V_CTR)은 기준전압(V_REF)과 내부 전원전압(V_INT)의 레벨 차이에 대응하는 전압 레벨을 가질 수 있다. 이후, 구동부(650)는 구동 제어전압(V_CTR)에 응답하여 내부 전원전압(V_INT)단을 구동할 수 있다.
전술한 바와 같이, 본 발명에 따른 내부전원전압 생성회로는 기존에 사용하던 차동 증폭기 대신 기준전압(V_REF)의 레벨에 대응하는 클럭 정보와 내부 전원전압(V_INT)의 레벨에 대응하는 클럭 정보를 생성하고 이 클럭 정보를 비교하여 구동 제어전압(V_CTR)을 생성함으로써, 내부 전원전압(V_INT)단을 구동하는 것이 가능하다. 그래서, 본 발명에 따른 내부전원전압 생성회로는 기존보다 응답 속도를 개선할 수 있으며, 이를 통해 내부 전원전압(V_INT)은 기준전압(V_REF)에 대응하는 레벨로 빠르게 회복될 수 있다. 이는 반도체 장치의 내부 회로에 보다 안정적인 전압을 제공해 줄 수 있음을 의미하며, 나아가 반도체 장치의 안정적인 회로 동작을 보장해 주는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에서는 내부 전원전압(V_INT)이 반도체 장치의 동작에 따라 레벨이 달라지는 경우를 일례로 들어 설명하였지만, 본 발명은 반도체 장치의 동작뿐 아니라 공정, 전압, 온도에 따라 내부 전원전압(V_INT)이 달라지는 경우에도 적용될 수 있다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 기존의 내부전원전압 생성회로를 설명하기 위한 도면.
도 2 는 본 발명에 따른 내부전원전압 생성회로를 설명하기 위한 블록도.
도 3 은 도 2 의 클럭 비교부(210)의 제1 실시 예를 설명하기 위한 도면.
도 4 는 도 2 의 클럭 비교부(210)의 제2 실시 예를 설명하기 위한 도면.
도 5 는 도 2 의 제어신호 생성부(230)의 제1 실시 예와, 구동부(250)를 설명하기 위한 도면.
도 6 은 도 2 의 제어신호 생성부(230)의 제2 실시 예를 설명하기 위한 도면.
도 7 은 도 6 의 코드화부(632)를 설명하기 위한 도면.
도 8 은 도 7 의 코드화부(632)의 동작 타이밍을 설명하기 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 클럭 비교부
230 : 제어신호 생성부
250 : 구동부

Claims (25)

  1. 기준전압의 레벨에 대응하는 클럭정보를 가진 제1 클럭신호와 내부전원전압의 레벨에 대응하는 클럭정보를 가진 제2 클럭신호를 비교하기 위한 클럭비교수단;
    상기 클럭비교수단의 출력신호에 대응하는 전압레벨을 가지는 구동제어전압를 생성하기 위한 제어신호생성수단; 및
    상기 구동제어전압에 응답하여 내부전원전압단을 구동하기 위한 구동수단
    을 구비하는 내부전원전압 생성회로.
  2. 제1항에 있어서,
    상기 기준전압의 레벨과 상기 내부전원전압의 레벨에 각각 대응하는 클럭정보는 상기 제1 및 제2 클럭신호의 펄스 폭 또는 지연 정도를 포함하는 것을 특징으로 하는 내부전원전압 생성회로.
  3. 제1항에 있어서,
    상기 클럭비교수단의 출력신호는 상기 기준전압의 레벨과 상기 내부전원전압의 레벨의 차이에 대한 정보를 가지는 것을 특징으로 하는 내부전원전압 생성회로.
  4. 제1항에 있어서,
    상기 제어신호생성수단은 상기 클럭비교수단의 출력신호에 응답하여 차지 펌핑 동작을 통해 상기 구동제어전압을 생성하는 것을 특징으로 하는 내부전원전압 생성회로.
  5. 제1항에 있어서,
    상기 제어신호생성수단은,
    상기 클럭비교수단의 출력신호에 대응하는 다수의 코드신호를 생성하기 위한 코드화부; 및
    상기 다수의 코드신호에 응답하여 디지털-아날로그 컨버팅 동작을 통해 상기 구동제어전압을 생성하기 위한 디지털-아날로그 컨버팅부를 구비하는 것을 특징으로 하는 내부전원전압 생성회로.
  6. 제5항에 있어서,
    상기 코드화부는 상기 클럭비교수단의 출력신호에 응답하여 쉬프팅 동작 또는 카운팅 동작을 통해 상기 다수의 코드신호를 생성하는 것을 특징으로 하는 내부전원전압 생성회로.
  7. 제5항에 있어서,
    상기 코드화부는 상기 클럭비교수단의 출력신호를 타임-디지털 컨버팅하여 상기 다수의 코드신호를 생성하는 것을 특징으로 하는 내부전원전압 생성회로.
  8. 제5항에 있어서,
    상기 코드화부는,
    클럭신호를 순차적으로 지연시키기 위한 클럭지연부; 및
    상기 클럭비교수단의 출력신호를 상기 클럭지연부의 출력신호에 동기화시켜 상기 다수의 코드신호를 출력하기 위한 다수의 동기화부를 구비하는 것을 특징으로 하는 내부전원전압 생성회로.
  9. 제1항에 있어서,
    상기 구동수단은 상기 구동제어전압에 응답하여 제어되는 전류원을 구비하는 것을 특징으로 하는 내부전원전압 생성회로.
  10. 제1항에 있어서,
    상기 클럭비교수단은,
    상기 기준전압과 상기 내부전원전압에 응답하여 상기 제1 및 제2 클럭신호를 생성하기 위한 클럭발생부; 및
    상기 제1 및 제2 클럭신호를 비교하기 위한 비교부를 구비하는 것을 특징으로 하는 내부전원전압 생성회로.
  11. 제10항에 있어서,
    상기 클럭발생부는,
    상기 제1 및 제2 클럭신호 각각 대응하는 제1 및 제2 지연클럭신호를 생성하되,
    상기 내부전원전압의 레벨에 대응하는 시간만큼 소오스 클럭신호를 지연시켜 상기 제1 지연클럭신호를 생성하기 위한 제1 전압제어지연라인; 및
    상기 기준전압의 레벨에 대응하는 시간만큼 상기 소오스 클럭신호를 지연시켜 상기 제2 지연클럭신호를 생성하기 위한 제2 전압제어지연라인을 구비하는 것을 특징으로 하는 내부전원전압 생성회로.
  12. 제11항에 있어서,
    상기 비교부는 상기 제1 지연클럭신호와 상기 제2 지연클럭신호의 위상을 비 교하는 것을 특징으로 하는 내부전원전압 생성회로.
  13. 제10항에 있어서,
    상기 클럭발생부는,
    상기 제1 및 제2 클럭신호 각각 대응하는 제1 및 제2 발진신호를 생성하되,
    상기 내부전원전압의 레벨에 대응하는 주파수의 상기 제1 발진신호를 생성하기 위한 제1 전압제어발진부; 및
    상기 기준전압의 레벨에 대응하는 주파수의 상기 제2 발진신호를 생성하기 위한 제2 전압제어발진부를 구비하는 것을 특징으로 하는 내부전원전압 생성회로.
  14. 제13항에 있어서,
    상기 비교부는 상기 제1 발진신호와 상기 제2 발진신호의 위상/주파수를 검출하는 것을 특징으로 하는 내부전원전압 생성회로.
  15. 내부전원전압의 레벨과 기준전압의 레벨 각각을 클럭 정보로 변환하는 단계;
    상기 변환된 클럭 정보를 비교하여 검출신호로서 검출하는 단계; 및
    상기 검출신호에 응답하여 상기 내부전원전압의 전압레벨을 조절하는 단계
    를 포함하는 내부전원전압 생성방법.
  16. 제15항에 있어서,
    상기 클럭 정보로 변환하는 단계는,
    소오스 클럭신호를 상기 내부전원전압의 레벨에 대응하는 시간만큼 지연시켜 제1 지연클럭신호를 생성하는 단계; 및
    상기 소오스 클럭신호를 상기 기준전압의 레벨에 대응하는 시간만큼 지연켜 제2 지연클럭신호를 생성하는 단계를 포함하는 것을 특징으로 하는 내부전원전압 생성방법.
  17. 제16항에 있어서,
    상기 검출신호는 상기 제1 지연클럭신호와 상기 제2 지연클럭신호의 위상 차이에 대응하는 펄스 폭을 가지는 것을 특징으로 하는 내부전원전압 생성방법.
  18. 제15항에 있어서,
    상기 클럭 정보로 변환하는 단계는,
    상기 내부전원전압의 레벨에 대응하는 주파수의 제1 발진신호를 생성하는 단 계; 및
    상기 기준전압의 레벨에 대응하는 주파수의 제2 발진신호를 생성하는 단계를 포함하는 것을 특징으로 하는 내부전원전압 생성방법.
  19. 제18항에 있어서,
    상기 검출신호는 상기 제1 발진신호와 제2 발진신호의 주파수 차이에 대응하는 펄스 폭을 가지는 것을 특징으로 하는 내부전원전압 생성방법.
  20. 제15항에 있어서,
    상기 내부전원전압의 전압레벨을 조절하는 단계는,
    상기 검출신호에 대응하는 전압레벨을 가지는 구동제어전압을 생성하는 단계; 및
    상기 구동제어전압에 대응하여 상기 내부전원전압을 생성하는 단계를 포함하는 것을 특징으로 하는 내부전원전압 생성방법.
  21. 제20항에 있어서,
    상기 구동제어전압을 생성하는 단계는 상기 검출신호에 응답하여 차지 펌핑 동작을 수행하는 것을 특징으로 하는 내부전원전압 생성방법.
  22. 제20항에 있어서,
    상기 구동제어전압을 생성하는 단계는,
    상기 검출신호에 대응하여 다수의 코드신호를 생성하는 단계; 및
    상기 다수의 코드신호에 응답하여 디지털-아날로그 컨버팅 동작을 통해 상기 구동제어전압을 생성하는 단계를 포함하는 내부전원전압 생성방법.
  23. 제22항에 있어서,
    상기 다수의 코드신호를 생성하는 단계는 상기 검출신호에 응답하여 쉬프팅 동작 또는 카운팅 동작을 통해 상기 다수의 코드신호를 생성하는 것을 특징으로 하는 내부전원전압 생성방법.
  24. 제22항에 있어서,
    상기 다수의 코드신호를 생성하는 단계는 상기 검출신호에 응답하여 타임-디지털 컨버팅 단계을 통해 상기 다수의 코드신호를 생성하는 것을 특징으로 하는 내부전원전압 생성방법.
  25. 제24항에 있어서,
    상기 타임-디지털 컨버팅 단계는 상기 검출신호를 순차적으로 지연된 클럭신호에 동기화시켜 상기 다수의 코드신호를 출력하는 것을 특징으로 하는 내부전원전압 생성방법.
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KR20120012119A (ko) * 2010-07-30 2012-02-09 주식회사 하이닉스반도체 레이턴시 제어 회로 및 그의 동작 방법
KR101080208B1 (ko) 2010-09-30 2011-11-07 주식회사 하이닉스반도체 내부전압 발생회로 및 그를 이용한 반도체 장치
JP5730161B2 (ja) 2011-09-02 2015-06-03 ルネサスエレクトロニクス株式会社 電圧監視回路及びそのテスト方法、電圧監視システム
JP5518134B2 (ja) * 2012-07-02 2014-06-11 力晶科技股▲ふん▼有限公司 内部電圧トリミング回路及び方法、並びに半導体回路装置
WO2014051545A1 (en) 2012-09-25 2014-04-03 Arijit Raychowdhury Digitally phase locked low dropout regulator
US8810304B2 (en) * 2012-09-28 2014-08-19 Intel Corporation Adaptive power gating and regulation
KR20140126146A (ko) * 2013-04-22 2014-10-30 삼성전자주식회사 음 바이어스 온도 불안정 보상 회로를 구비하는 반도체 장치 및 그에 따른 보상 방법
KR101843277B1 (ko) * 2016-08-11 2018-05-14 삼성전기주식회사 보이스 코일 모터의 액추에이터 구동장치 및 구동방법
EP3514654B1 (en) * 2018-01-19 2020-09-30 Socionext Inc. Voltage regulator circuitry
KR102536639B1 (ko) 2018-08-14 2023-05-26 에스케이하이닉스 주식회사 메모리 장치의 버퍼 제어 회로
US20200136505A1 (en) * 2018-10-26 2020-04-30 Nxp B.V. Switched resistor dc-dc converter

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050106893A (ko) * 2004-05-06 2005-11-11 주식회사 하이닉스반도체 최적화된 내부전압을 공급할 수 있는 전원공급회로를구비하는 반도체 메모리 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3694998B2 (ja) * 1996-08-05 2005-09-14 ソニー株式会社 電圧発生回路
JP3928837B2 (ja) * 1999-09-13 2007-06-13 株式会社ルネサステクノロジ 半導体集積回路装置
KR100400316B1 (ko) * 2001-06-30 2003-10-01 주식회사 하이닉스반도체 클럭 동기 장치
JP3478284B2 (ja) * 2001-08-10 2003-12-15 ソニー株式会社 半導体装置
US6911853B2 (en) * 2002-03-22 2005-06-28 Rambus Inc. Locked loop with dual rail regulation
US6727737B2 (en) * 2002-07-19 2004-04-27 Sun Microsystems, Inc. Delay locked loop design with diode for loop filter capacitance leakage current control
US6812758B2 (en) * 2003-02-12 2004-11-02 Sun Microsystems, Inc. Negative bias temperature instability correction technique for delay locked loop and phase locked loop bias generators
US7321254B2 (en) * 2004-12-03 2008-01-22 Lsi Logic Corporation On-chip automatic process variation, supply voltage variation, and temperature deviation (PVT) compensation method
US7375593B2 (en) * 2005-01-19 2008-05-20 Paul William Ronald Self Circuits and methods of generating and controlling signals on an integrated circuit
US7634039B2 (en) * 2005-02-04 2009-12-15 True Circuits, Inc. Delay-locked loop with dynamically biased charge pump
US7501867B2 (en) * 2006-09-14 2009-03-10 Rambus, Inc. Power supply noise rejection in PLL or DLL circuits
US7714635B2 (en) * 2007-02-06 2010-05-11 International Business Machines Corporation Digital adaptive voltage supply
KR100937939B1 (ko) * 2008-04-24 2010-01-21 주식회사 하이닉스반도체 반도체 소자의 내부전압 생성회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050106893A (ko) * 2004-05-06 2005-11-11 주식회사 하이닉스반도체 최적화된 내부전압을 공급할 수 있는 전원공급회로를구비하는 반도체 메모리 장치

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