KR100945793B1 - Ｄｌｌ 회로 및 이를 포함하는 반도체 집적 회로 - Google Patents

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Abstract

본 발명의 DLL(Delay Locked Loop) 회로는, 버퍼 출력 신호와 피드백 클럭을 입력 받아 리플리카 튜닝 신호를 생성하는 리플리카 튜닝 수단; 상기 리플리카 튜닝 신호에 응답하여 지연 클럭으로부터 상기 피드백 클럭을 생성하는 리플리카 지연 수단; 및 상기 피드백 클럭과 기준 클럭의 위상을 비교하여 상기 기준 클럭을 지연시켜 상기 지연 클럭을 생성하는 지연 수단;을 포함하는 것을 특징으로 한다.
Figure R1020080033635
DLL 회로, 리플리카 튜닝, 버퍼 출력 신호

Description

ＤＬＬ 회로 및 이를 포함하는 반도체 집적 회로{DLL Circuit and Semiconductor Integrated Circuit with the Same}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는 외부 클럭을 입력 받아 내부 클럭을 생성하는 DLL(Delay Locked Loop) 회로 및 이를 포함하는 반도체 집적 회로에 관한 것이다.
일반적으로 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. DLL 회로는 반도체 집적 회로 내에서 활용되는 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 지연됨으로써 외부 클럭과의 위상차가 발생하게 되고, 그에 따라 출력 데이터 액세스 시간이 길어지는 문제점을 해결하기 위하여 사용된다. DLL 회로는 이와 같이 유효 데이터 출력 구간을 증가시키기 위해 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 제어하는 기능을 수행한다.
종래의 DLL 회로는 이와 같이 외부 클럭에 대해 소정 시간 위상이 앞선 내부 클럭을 생성하기 위해, 내부 클럭이 데이터 출력 버퍼까지 진행하는 경로에 존재하는 지연 소자들에 의한 지연값을 모델링하여, 그 지연값을 보상하는 동작을 수행하 였다. 즉, 상기 지연 소자들의 지연값을 모델링한 리플리카(Replica) 지연기를 구비하고, 이로부터 출력되는 피드백 클럭과 클럭 입력 버퍼에서 출력되는 기준 클럭의 위상을 비교한 후, 그 결과에 따라 상기 기준 클럭을 지연시킴으로써, 상기 내부 클럭을 생성하였다.
그러나 이와 같은 종래의 DLL 회로는, PVT(Process, Voltage, Temperature : 공정, 전압, 온도)의 변화에 적응성이 떨어진다는 단점을 가지고 있었다. PVT 변화에 대한 적응성을 향상시키기 위한 다양한 시도가 있었으나, 리플리카 지연기가 데이터 출력 버퍼까지의 정확한 지연 시간을 모델링하기는 용이하지 않았다. 게다가, 최근의 반도체 집적 회로는 고속 동작을 위해 점점 더 고주파의 클럭을 사용하는 추세에 있으며, 이에 따라 클럭은 각 환경에 보다 민감하게 반응하고 있어, 보다 정밀한 동작을 수행하는 DLL 회로가 요구되고 있다. 이처럼, 종래의 DLL 회로는 데이터와 클럭 간의 타이밍을 리플리카 지연기를 이용하여 간접적으로 모니터링하였고, 이에 따라 정밀한 동작을 수행하는 데에는 기술적인 어려움을 가지고 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 데이터의 출력 타이밍을 직접 모니터링하여 보다 정밀한 클럭의 지연 고정 동작을 수행하는 DLL 회로 및 이를 포함하는 반도체 집적 회로를 제공하는 데에 그 기술적 과제가 있다.
또한, 본 발명은 PVT 변화 및 외부에 존재하는 부하 등의 요인에 대한 적응성을 향상시키는 DLL 회로 및 이를 포함하는 반도체 집적 회로를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 DLL 회로는, 버퍼 출력 신호와 피드백 클럭을 입력 받아 리플리카 튜닝 신호를 생성하는 리플리카 튜닝 수단; 상기 리플리카 튜닝 신호에 응답하여 지연 클럭으로부터 상기 피드백 클럭을 생성하는 리플리카 지연 수단; 및 상기 피드백 클럭과 기준 클럭의 위상을 비교하여 상기 기준 클럭을 지연시켜 상기 지연 클럭을 생성하는 지연 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 반도체 집적 회로는, 버퍼 출력 신호를 피드백 받아 위상을 판별하고, 그 결과에 따라 기준 클럭을 지연시켜 DLL 클럭을 출력하는 DLL 회로; 상기 DLL 클럭을 전송하는 전송 라인; 및 상기 전송 라인을 통해 전달되는 상기 DLL 클럭에 동기하여 출력 신호를 버퍼링하여 상기 버퍼 출력 신 호를 생성하는 출력 버퍼;를 포함하는 것을 특징으로 한다.
본 발명의 DLL 회로 및 이를 포함하는 반도체 집적 회로는, 출력 버퍼로부터 출력되는 신호를 피드백 받아, 그 위상에 따라 리플리카 지연기의 지연량을 튜닝함으로써, DLL 클럭의 위상을 보다 정밀하게 조정하는 효과가 있다.
또한, 본 발명의 DLL 회로 및 이를 포함하는 반도체 집적 회로는, 출력 버퍼로부터 출력되는 신호를 피드백 받아 위상을 판별하고, 판별 결과에 따라 기준 클럭을 지연시켜 DLL 클럭을 생성함으로써, 출력 버퍼의 동작 타이밍을 모니터링함에 따라 보다 정밀한 클럭의 지연 고정 동작을 수행하는 효과가 있다.
아울러, 본 발명의 DLL 회로 및 이를 포함하는 반도체 집적 회로는, PVT 변화 및 외부에 존재하는 부하 등의 요인으로 인해 발생 가능한 지터 특성을 감소시킴으로써, 안정적인 동작을 지원하는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 집적 회로는, 외부 클럭(clk_ext)을 버퍼링하여 기준 클럭(clk_ref)을 생성하는 클럭 입력 버퍼(10); 버퍼 출력 신호(bout)를 피드백 받아 위상을 판별하고, 그 결과에 따라 상기 기준 클럭(clk_ref)을 지연시켜 DLL 클럭(clk_dll)을 출력하는 DLL 회로(20); 상기 DLL 클럭(clk_dll)을 전송하는 전송 라인(30); 상기 전송 라인(30)을 통해 전달되는 상기 DLL 클럭(clk_dll)에 동기하여 출력 신호(out)를 버퍼링하여 상기 버퍼 출력 신호(bout)를 생성하는 출력 버퍼(40); 및 상기 출력 버퍼(40)와 접속되는 출력 패드(50);를 포함한다.
여기에서, 상기 출력 버퍼(40)는 출력 인에이블 신호의 인에이블 구간 동안 글로벌 라인(GIO)을 통해 전달되는 출력 데이터를 버퍼링하여 출력하는 일반적인 데이터 출력 버퍼일 수 있다. 이 경우, 상기 출력 신호(out)는 글로벌 라인을 통해 전달되는 출력 데이터이고, 상기 버퍼 출력 신호(bout)는 데이터 출력 버퍼에서 버퍼링된 출력 데이터이며, 상기 출력 패드(50)는 데이터 출력 패드이다. 그러나, 상술한 내용은 하나의 실시예를 언급한 것으로서, 상기 출력 버퍼(40)는 데이터 출력 스트로브 클럭의 출력 버퍼일 수도 있음을 밝혀 둔다.
상기 전송 라인(30)에는 복수의 지연 소자들이 포함될 수 있다. 일반적인 DLL 회로는 이와 같은 전송 라인(30)의 지연량을 보상하기 위해, 내부에 리플리카 지연기를 구비하여 상기 전송 라인(30)의 지연 시간을 모델링하며, 그에 따라 상기 DLL 클럭(clk_dll)의 위상을 조정한다. 이 때, 리플리카 지연기는 전송 라인(30)의 모델링 된 지연 시간에 따라 지연 동작을 수행할 뿐, 직접 지연 시간을 모니터링하지는 않는다.
반면에, 본 발명의 일 실시예에서의 상기 DLL 회로(20)는 상기 출력 버퍼(40)에서 버퍼링된 상기 버퍼 출력 신호(bout)를 직접 피드백 받는다. 따라서, 상기 DLL 회로(20)는 상기 출력 버퍼(40)가 소요하는 동작 시간까지 고려할 수 있으므로, 보다 더 정밀한 클럭 지연 고정 동작을 수행할 수 있다. 게다가, PVT 변화에 따라 상기 전송 라인(30) 및 상기 출력 버퍼(40) 내의 소자들의 특성이 변화되어도, 변화된 지연량을 반영하여 상기 DLL 클럭(clk_dll)을 생성할 수 있다는 장점 또한 가질 수 있다.
도 2는 도 1에 도시한 DLL 회로의 상세 구성도이다.
도시한 바와 같이, 상기 DLL 회로(20)는, 상기 버퍼 출력 신호(bout)와 피드백 클럭(clk_fb)을 입력 받아 리플리카 튜닝 신호(rtun)를 생성하는 리플리카 튜닝 수단(210); 상기 리플리카 튜닝 신호(rtun)에 응답하여 지연 클럭(clk_dly)으로부터 상기 피드백 클럭(clk_fb)을 생성하는 리플리카 지연 수단(220); 상기 피드백 클럭(clk_fb)과 상기 기준 클럭(clk_ref)의 위상을 비교하여 위상 비교 신호(phcmp)를 생성하는 위상 비교 수단(230); 상기 위상 비교 신호(phcmp)에 응답하여 지연 제어 신호(dlcnt)를 생성하는 지연 제어 수단(240); 및 상기 지연 제어 신호(dlcnt)에 응답하여 상기 기준 클럭(clk_ref)을 지연시켜 상기 지연 클럭(clk_dly)을 생성하는 지연 라인(250);을 포함한다.
여기에서, 상기 위상 비교 수단(230), 상기 지연 제어 수단(240) 및 상기 지연 라인(250)은 한데 묶어 지연 수단(260)이라 이를 수 있다. 즉, 상기 지연 수단(260)은 상기 피드백 클럭(clk_fb)과 상기 기준 클럭(clk_ref)의 위상을 비교하여 상기 기준 클럭(clk_ref)을 지연시켜 상기 지연 클럭(clk_dly)을 생성한다. 상기 지연 클럭(clk_dly)은 도 1에서 설명한 DLL 클럭(clk_dll)과 같은 클럭인 것으 로 이해할 수 있다.
상기 리플리카 튜닝 수단(210)은 DLL 인에이블 신호(dllen)와 튜닝 인에이블 신호(tunen)에 응답하여 동작하며, 상기 피드백 클럭(clk_fb)과 상기 버퍼 출력 신호(bout)의 위상을 판별하여 상기 리플리카 튜닝 신호(rtun)를 생성한다. 이 때, 상기 리플리카 튜닝 신호(rtun)는 레벨 신호로서, 연속적인 레벨의 변화가 그 의미를 갖는 신호일 수 있다. 상기 DLL 인에이블 신호(dllen)는 상기 DLL 회로(20)의 동작을 지시하는 신호이다. 그리고, 상기 튜닝 인에이블 신호(tunen)는 상기 기준 클럭(clk_ref)보다 더 큰 주기를 갖는 클럭 신호로서, EMRS(Extended Mode Register Set) 회로 등을 이용하여 간단히 생성할 수 있다.
상기 리플리카 튜닝 수단(210)은 상기 리플리카 지연 수단(220)의 지연값을 설정하기 위해, 상기 DLL 회로(20)의 초기 동작시 활성화되는 것이 바람직하며, 이를 위해 상기 튜닝 인에이블 신호(tunen)는 상기 DLL 회로(20)의 지연 고정 동작이 완료되기 이전까지 활성화될 수 있다. 이 때 상기 버퍼 출력 신호(bout)는 주기적으로 토글(Toggle)하도록 설정되는 것이 바람직하며, 아직 상기 출력 버퍼(40)의 동작이 정상화되기 이전에 상기 버퍼 출력 신호(bout)가 이와 같은 형태로 구현되는 것은 당업자에게 있어 특별한 사항이 아니다. 상기 리플리카 튜닝 수단(210)은, 이처럼 상기 DLL 회로(20)의 초기 동작시 상기 버퍼 출력 신호(bout)와 상기 피드백 클럭(clk_fb)의 위상차에 따라 상기 리플리카 튜닝 신호(rtun)를 생성한다.
상기 리플리카 지연 수단(220)은 상기 리플리카 튜닝 신호(rtun)의 레벨에 따라, 상기 피드백 클럭(clk_fb)의 위상을 조정하는 동작을 수행하게 된다.
도 3은 도 2에 도시한 리플리카 튜닝 수단의 상세 구성도이다.
도시한 바와 같이, 상기 리플리카 튜닝 수단(210)은, 상기 DLL 인에이블 신호(dllen)와 상기 튜닝 인에이블 신호(tunen)에 응답하여, 상기 버퍼 출력 신호(bout)와 상기 피드백 클럭(clk_fb)의 위상차에 따라 레벨 제어 신호(lvcnt)를 생성하는 레벨 제어부(212); 및 상기 레벨 제어 신호(lvcnt)에 응답하여 외부 공급전원(VDD)을 전압 분배하여 상기 리플리카 튜닝 신호(rtun)를 생성하는 튜닝 신호 생성부(214);를 포함한다.
여기에서, 상기 레벨 제어 신호는 n비트의 디지털 신호(lvcnt<1:n>)로서 구현된다.
상기 레벨 제어부(212)는 상기 DLL 인에이블 신호(dllen)와 상기 튜닝 인에이블 신호(tunen)를 조합하여 쉬프트 제어 신호(shfcnt)를 생성하는 쉬프트 제어부(2122); 상기 피드백 클럭(clk_fb)의 제어에 따라 상기 버퍼 출력 신호(bout)의 위상을 감지하여 위상 감지 신호(phdet)를 생성하는 위상 감지부(2124); 및 상기 쉬프트 제어 신호(shfcnt)의 제어에 따라, 상기 위상 감지 신호(phdet)에 응답하여 n비트의 디지털 신호를 쉬프팅하여 상기 레벨 제어 신호(lvcnt<1:n>)로서 출력하는 쉬프트 레지스터(2126);를 포함한다.
상기 쉬프트 제어부(2122)는 도면과 같이 낸드게이트(ND)와 제 1 인버터(IV1)의 조합으로부터 용이하게 구현할 수 있다. 또한, 상기 위상 감지부(2124)는 에지 트리거(Edge Trigger) 타입으로서 구현되며, 플립플롭 회로(FF)를 이용하여 구현 가능하다. 상기 쉬프트 레지스터(2126)는 일반적인 쉬프트 레지스터의 구 성에 따른다.
상기 튜닝 신호 생성부(214)는, 상기 리플리카 튜닝 신호(rtun)가 인가되는 출력 노드(Nout); 기준 전압(Vref)과 분배 전압(Vdiv)의 레벨을 비교하여 상기 출력 노드(Nout)에 전원을 공급하는 전원 공급부(2142); 및 상기 레벨 제어 신호(lvcnt<1:n>)에 응답하여 상기 출력 노드(Nout)에 인가되는 상기 리플리카 튜닝 신호(rtun)의 전압을 분배하여 상기 분배 전압(Vdiv)을 생성하는 전압 분배부(2144);를 포함한다.
상기 기준 전압(Vref)은 반도체 집적 회로 내에서 밴드갭(Bandgap) 회로 등을 통해 생성되는 전압으로서, PVT 변화에도 일정한 레벨을 갖는 전압이다. 또한 상기 외부 공급전원(VDD)은 반도체 집적 회로 내의 각 영역의 전원 전압으로서 주로 활용되는 전압이다.
상기 전원 공급부(2142)는, 상기 기준 전압(Vref)과 상기 분배 전압(Vdiv)의 레벨을 비교하여 레벨 비교 신호(lvcmp)를 생성하는 비교기(CMP); 및 게이트 단에 상기 레벨 비교 신호(lvcmp)가 입력되고, 소스 단에 상기 외부 공급전원(VDD)이 인가되며, 드레인 단이 상기 출력 노드(Nout)에 접속되는 제 1 트랜지스터(TR1);를 포함한다.
상기 전압 분배부(2144)는, 상기 분배 전압(Vdiv)이 인가되는 제 1 노드(N1); 상기 출력 노드(Nout)와 직렬로 연결되는 n-1개의 제 1 저항(R1<1:n-1>); 상기 레벨 제어 신호(lvcnt<1:n>)의 각 비트를 각각 입력 받는 n개의 제 2 인버터(IV2<1:n>); 상기 레벨 제어 신호(lvcnt<1:n>)의 각 비트와 상기 n개의 제 2 인 버터(IV2<1:n>)의 각각의 출력 신호에 응답하여 동작하며, 상기 출력 노드(Nout) 및 상기 n-1개의 제 1 저항(R1<1:n-1>)의 사이의 각 노드와 상기 제 1 노드(N1)에 각각 접속되는 n개의 패스게이트(PG<1:n>); 및 상기 제 1 노드(N1)와 접지단 사이에 배치되는 제 2 저항(R2);을 포함한다.
이와 같은 구성에 의해, 상기 레벨 제어부(212)의 상기 위상 감지부(2124)는 상기 피드백 클럭(clk_fb)의 위상에 비해 상기 버퍼 출력 신호(bout)의 위상이 앞서는지 뒤지는지 여부를 상기 위상 감지 신호(phdet)를 통해 상기 쉬프트 레지스터(2126)에 전달한다. 상기 쉬프트 레지스터(2126)는, 상기 DLL 인에이블 신호(dllen)가 인에이블 되고 상기 튜닝 인에이블 신호(tunen)가 활성화되어 토글하게 되면, 상기 쉬프트 제어 신호(shfcnt) 또한 토글하게 되므로, 이에 동기하여 상기 n비트의 레벨 제어 신호(lvcnt<1:n>)에 대한 쉬프팅 동작을 수행한다. 상기 레벨 제어 신호(lvcnt<1:n>)는 논리값 ‘1’인 신호가 1개만 포함되는 형태로 구현될 수 있다. 이 경우, 상기 쉬프트 레지스터(2126)는 상기 위상 감지 신호(phdet)의 레벨에 따라, 논리값 ‘1’인 신호를 상위 비트 또는 하위 비트로 한 비트씩 쉬프팅시키는 동작을 수행한다.
상기 n 비트의 레벨 제어 신호(lvcnt<1:n>)는 상기 튜닝 신호 생성부(214)의 상기 전압 분배부(2144)에서, 상기 n개의 패스게이트(PG<1:n>) 중 어느 하나를 턴 온(Turn On) 시킨다. 이후, 상기 레벨 제어 신호(lvcnt<1:n>)가 갖는 논리값에 따라, 상기 출력 노드(Nout)와 상기 제 1 노드(N1) 사이에 연결되는 저항의 개수가 달라지게 된다. 상기 전원 공급부(2142)의 구성에 의해, 상기 분배 전압(Vdiv)은 상기 기준 전압(Vref)과 같은 레벨을 갖게 되므로, 상기 출력 노드(Nout)와 상기 제 1 노드(N1) 사이에 연결되는 저항의 개수에 따라 상기 리플리카 튜닝 신호(rtun)의 레벨이 조정되는 결과가 나타나게 된다.
도 4는 도 2에 도시한 리플리카 지연 수단의 상세 구성도이다.
도시한 바와 같이, 상기 리플리카 지연 수단(220)은, 상기 리플리카 튜닝 신호(rtun)에 응답하여 상기 지연 클럭(clk_dly)을 단계적으로 지연시켜 상기 피드백 클럭(clk_fb)을 생성하는 m개의 단위 지연기(UDLY<1:m>)를 포함한다.
상기 m개의 단위 지연기(UDLY<1:m>) 각각은, 각각의 출력 신호를 인가하는 제 2 노드(N2); 게이트 단에 상기 지연 클럭(clk_dly)이 앞 단의 단위 지연기까지 지연된 후 전달되는 신호가 입력되고, 소스 단에 상기 외부 공급전원(VDD)이 인가되며, 드레인 단이 상기 제 2 노드(N2)에 접속되는 제 2 트랜지스터(TR2); 게이트 단에 상기 지연 클럭(clk_dly)이 앞 단의 단위 지연기까지 지연된 후 전달되는 신호가 입력되고, 드레인 단이 상기 제 2 노드(N2)에 접속되는 제 3 트랜지스터(TR3); 및 게이트 단에 상기 리플리카 튜닝 신호(rtun)가 입력되고, 드레인 단이 상기 제 3 트랜지스터(TR3)의 소스 단에 접속되며, 소스 단이 접지되는 제 4 트랜지스터(TR4);를 포함한다.
앞서 언급하였듯이, 상기 리플리카 튜닝 신호(rtun)는 상기 버퍼 출력 신호(bout)와 상기 피드백 클럭(clk_fb)의 위상에 따라, 그 레벨이 변동하게 되는 신호이다. 상술한 리플리카 지연 수단(220)의 구성에 의해, 상기 리플리카 튜닝 신호(rtun)의 레벨이 상승하면, 상기 m개의 단위 지연기(UDLY<1:m>)가 각각 갖는 지 연값이 감소하게 되고, 상기 리플리카 튜닝 신호(rtun)의 레벨이 하강하면, 상기 m개의 단위 지연기(UDLY<1:m>)가 각각 갖는 지연값이 증가하게 된다.
상술한 바와 같이, 본 발명의 DLL 회로 및 이를 포함하는 반도체 집적 회로는, 출력 버퍼로부터 출력되는 신호를 피드백 받아, 그 위상에 따라 리플리카 지연기의 지연량을 튜닝하는 구성을 갖는다. 이처럼, 리플리카 지연기가 미리 모델링해 놓은 값에 따라 피드백 클럭을 생성하지 않고, 리플리카 지연기의 지연값을 튜닝하여 피드백 클럭을 생성하므로, DLL 회로는 보다 정밀한 클럭 지연 고정 동작을 수행할 수 있다. 게다가, 본 발명에서의 리플리카 지연기는 출력 버퍼로부터 출력되는 신호의 지연 변동량을 반영하여 피드백 클럭을 생성하므로, PVT 변화 등의 요인으로 인한 지연 소자들의 지연값 변화를 보정할 수 있어, 지터 특성을 감소시키고 반도체 집적 회로의 안정적인 동작을 보다 효과적으로 지원할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 DLL 회로의 상세 구성도,
도 3은 도 2에 도시한 리플리카 튜닝 수단의 상세 구성도,
도 4는 도 2에 도시한 리플리카 지연 수단의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
20 : DLL 회로 40 : 출력 버퍼
210 : 리플리카 튜닝 수단 220 : 리플리카 지연 수단
260 : 지연 수단

Claims (16)

  1. 버퍼 출력 신호와 피드백 클럭을 출력 받아 리플리카 튜닝 신호를 생성하는 리플리카 튜닝 수단;
    상기 리플리카 튜닝 신호에 응답하여 지연 클럭으로부터 상기 피드백 클럭을 생성하는 리플리카 지연 수단; 및
    상기 피드백 클럭과 기준 클럭의 위상을 비교하여 상기 기준 클럭을 지연시켜 상기 지연 클럭을 생성하는 지연 수단을 포함하며,
    상기 리플리카 튜닝 수단은,
    DLL 인에이블 신호와 튜닝 인에이블 신호에 응답하여, 상기 버퍼 출력 신호와 상기 피드백 클럭의 위상차에 따라 레벨 제어 신호를 생성하는 레벨 제어부; 및
    상기 레벨 제어 신호에 응답하여 외부 공급전원을 전압 분배하여 상기 리플리카 튜닝 신호를 생성하는 튜닝 신호 생성부를 포함하는 DLL(Delay Locked Loop) 회로.
  2. 제 1 항에 있어서,
    상기 버퍼 출력 신호는, 출력 버퍼에서 버퍼링된 출력 신호인 것을 특징으로 하는 DLL 회로.
  3. 제 1 항에 있어서,
    상기 리플리카 튜닝 수단은, 상기 피드백 클럭과 상기 버퍼 출력 신호의 위상차에 따라 연속적으로 전위 레벨이 변화하는 상기 리플리카 튜닝 신호를 생성하는 것을 특징으로 하는 DLL 회로.
  4. 삭제
  5. 제 1항에 있어서,
    상기 레벨 제어부는,
    상기 DLL 인에이블 신호와 상기 튜닝 인에이블 신호를 조합하여 쉬프트 제어 신호를 생성하는 쉬프트 제어부;
    상기 피드백 클럭의 제어에 따라 상기 버퍼 출력 신호의 위상을 감지하여 위상 감지 신호를 생성하는 위상 감지부; 및
    상기 쉬프트 제어 신호의 제어에 따라, 상기 위상 감지 신호에 응답하여 복수 비트의 디지털 신호를 쉬프팅하여 상기 레벨 제어 신호로서 출력하는 쉬프트 레지스터;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  6. 제 1 항에 있어서,
    상기 튜닝 신호 생성부는,
    상기 리플리카 튜닝 신호가 인가되는 출력 노드;
    기준 전압과 분배 전압의 레벨을 비교하여 상기 출력 노드에 전원을 공급하는 전원 공급부; 및
    상기 레벨 제어 신호에 응답하여 상기 출력 노드에 인가되는 상기 리플리카 튜닝 신호의 전압을 분배하여 상기 분배 전압을 생성하는 전압 분배부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  7. 제 1 항에 있어서,
    상기 리플리카 지연 수단은, 상기 리플리카 튜닝 신호에 응답하여 상기 지연 클럭을 단계적으로 지연시켜 상기 피드백 클럭을 생성하는 복수 개의 단위 지연기를 포함하고,
    상기 단위 지연기 각각은, 상기 리플리카 튜닝 신호의 전위 레벨 변화에 따라 지연값을 변동시키는 것을 특징으로 하는 DLL 회로.
  8. 제 1 항에 있어서,
    상기 지연 수단은,
    상기 피드백 클럭과 상기 기준 클럭의 위상을 비교하여 위상 비교 신호를 생성하는 위상 비교 수단;
    상기 위상 비교 신호에 응답하여 지연 제어 신호를 생성하는 지연 제어 수단; 및
    상기 지연 제어 신호에 응답하여 상기 기준 클럭을 지연시켜 상기 지연 클럭을 생성하는 지연 라인;
    을 포함하는 것을 특징으로 하는 DLL 회로.
  9. 버퍼 출력 신호를 피드백 받아 위상을 판별하는 리플리카 튜닝 수단을 포함하고, 상기 리플리카 튜닝 수단의 출력 결과에 따라 기준 클럭을 지연시켜 DLL 클럭을 출력하는 DLL(Delay Locked Loop) 회로;
    상기 DLL 클럭을 전송하는 전송 라인; 및
    상기 전송 라인을 통해 전달되는 상기 DLL 클럭에 동기하여 출력 신호를 버퍼링하여 상기 버퍼 출력 신호를 생성하는 출력 버퍼를 포함하며,
    상기 리플리카 튜닝 수단은,
    DLL 인에이블 신호와 튜닝 인에이블 신호에 응답하여, 상기 버퍼 출력 신호와 피드백 클럭의 위상차에 따라 레벨 제어 신호를 생성하는 레벨 제어부; 및
    상기 레벨 제어 신호에 응답하여 외부 공급전원을 전압 분배하여 리플리카 튜닝 신호를 생성하는 튜닝 신호 생성부를 포함하는 반도체 집적 회로.
  10. 제 9 항에 있어서,
    상기 DLL 회로는,
    상기 리플리카 튜닝 신호에 응답하여 상기 DLL 클럭으로부터 상기 피드백 클럭을 생성하는 리플리카 지연 수단; 및
    상기 피드백 클럭과 상기 기준 클럭의 위상을 비교하여 상기 기준 클럭을 지연시켜 상기 DLL 클럭을 생성하는 지연 수단을 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  11. 제 10 항에 있어서,
    상기 리플리카 튜닝 수단은, 상기 피드백 클럭과 상기 버퍼 출력 신호의 위상차에 따라 연속적으로 전위 레벨이 변화하는 상기 리플리카 튜닝 신호를 생성하는 것을 특징으로 하는 반도체 집적 회로.
  12. 삭제
  13. 제 10 항에 있어서,
    상기 리플리카 지연 수단은, 상기 리플리카 튜닝 신호에 응답하여 지연 클럭을 단계적으로 지연시켜 상기 피드백 클럭을 생성하는 복수 개의 단위 지연기를 포함하고,
    상기 단위 지연기 각각은, 상기 리플리카 튜닝 신호의 전위 레벨 변화에 따라 지연값을 변동시키는 것을 특징으로 하는 반도체 집적 회로.
  14. 제 10 항에 있어서,
    상기 지연 수단은,
    상기 피드백 클럭과 상기 기준 클럭의 위상을 비교하여 위상 비교 신호를 생성하는 위상 비교 수단;
    상기 위상 비교 신호에 응답하여 지연 제어 신호를 생성하는 지연 제어 수단; 및
    상기 지연 제어 신호에 응답하여 상기 기준 클럭을 지연시켜 지연 클럭을 생성하는 지연 라인;
    을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  15. 제 9 항에 있어서,
    상기 출력 버퍼는, 상기 DLL 클럭에 동기하여 출력 인에이블 신호의 인에이블 구간 동안 글로벌 라인을 통해 전달되는 출력 데이터를 구동하여 데이터 출력 패드에 출력하는 데이터 출력 버퍼인 것을 특징으로 하는 반도체 집적 회로.
  16. 제 9 항에 있어서,
    외부 클럭을 버퍼링하여 상기 기준 클럭을 생성하는 클럭 입력 버퍼를 추가로 포함하는 것을 특징으로 하는 반도체 집적 회로.
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