KR20070054455A - 지연동기루프 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 반도체 메모리 장치의 지연동기루프에 관한 것이다. 본 발명에 따른 지연고정루프는: 외부 클럭을 지연 제어신호에 응답하여 지연 클럭을 생성하는 지연라인; 상기 지연 클럭을 입력받아 상기 지연 클럭이 상기 반도체 메모리 장치의 최종 데이터 출력단으로 전달되는 실제 클럭경로와 동일하게 지연되는 피트백 지연 클럭을 생성하는 지연재생회로; 상기 내부 클럭과 상기 피트백 지연 클럭을 입력받아 위상차를 검출하여 출력하는 위상 검출기; 및 상기 위상 검출기에 의해 출력된 위상차를 입력받아 상기 지연 제어신호를 생성하는 제어회로를 포함하되, 상기 제어회로는 바이너리 코드와 써모미터 코드의 조합으로 상기 지연 제어신호를 생성하는 코드 발생기를 포함하는 것을 특징으로 한다. 본 발명에 따른 반도체 메모리 장치의 지연동기루프는 바이너리 코드와 써모미터 코드를 혼용한 코드 발생기를 포함하여 최상위비트 천이시 커런트 글리치 영향을 줄여 노이즈 특성을 좋게 하고 제어라인의 개수를 줄임으로 집적도를 높이게 된다.

써모미터, 바이너리, 코드 발생기, DLL

Description

지연동기루프{Delay Locked Loop}

도 1은 지연동기루프를 포함한 반도체 메모리 장치를 도시하고 있다.

도 2는 일반적인 지연동기루프를 도시하고 있다.

도 3은 본 발명에 따른 지연고정루프에 대한 블록도이다.

도 4는 본 발명에 따른 코드 발생기에 대한 실시예이다.

도 5은 본 발명에 따른 디지탈-아날로그 변환기에 대한 실시예이다.

도 6은 본 발명에 따른 지연동기루프의 지연을 제어하는 제어단계를 도시하고 있다.

지연동기루프{Delay Locked Loop}

*도면의 주요부분에 대한 부호의 설명*

100: 지연라인

200: 지연재생회로

300: 위상 검출기

420: 코드 발생기

440: DAC

442: 카운터, 424: 써말 디코더

BS1,BS2,TS1,TS2,TS3,TS4,TS5: 스위치 트랜지스터

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로 반도체 메모리 장치의 지연동기루프에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸되는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(nonvolatile memory device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다.

VLSI(Very Large Scale Integration) 기술의 발달로 시스템의 동작 주파수가 빨리지고 있다. 회로의 고집화가 이루어져 디지털 로직 게이트 수가 급증하고 있다. 따라서 클럭의 분배 시간도 증가되고 있다. 그런데 칩 외부에서 입력되는 클럭과 내부 로직의 클럭의 위상이 달라지게 되면, 클럭 동기에 있어서 타이밍 제약을 받게 된다. 이것은 오동작으로 연결될 가능성이 크다.

예를 들어 메모리 시스템이 400MHz에 동작하고 클럭의 상승 에지와 하강 에 지 모두에서 데이터를 전송하면 유효 데이터 전송 속도는 하나의 핀에 대하여 초당 800Mb가 된다. 이때 데이터 비트 시간은 1.25ns로 매우 짧은 시간이다. 이러한 엄격한 타이밍 요구를 만족하기 위해 인터페이스 회로에 외부 시스템 클럭과 내부 온칩(0n-Chip) 클럭간의 위상을 맞추는 회로가 필요하다.

외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(Clock Skew)이 발생한다. 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 만들기 위해 지연동기루프(DLL:Delay Locked Loop)가 사용되고 있다.

도 1은 지연동기루프를 포함한 반도체 메모리 장치를 도시하고 있다. 도 1을 참조하면, 지연동기루프는 외부로부터 공급되는 외부 클럭(eCLK)의 위상을 동기하고 고정하여 지연 클럭(dCLK)를 생성한다. 지연 클럭(dCLK)는 데이터 출력(DQ)을 출력하기 위한 제어 신호이다.

지연동기루프의 기술적 과제는 작은 면적과 작은 지터 그리고 빠른 록킹시간이다. 이러한 것들은 저전력, 저전압화 그리고 고속 동작화 되어가는 향후의 반도체 메모리 장치에서도 여전히 요구되고 있다.

DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러(Controller)와 같은 외부 장치로부터 입력되는 기준클럭에 동기된 내부클럭를 이용하여 외부의 장치들과 데이터 전송을 수행한다. 이는 메모리와 메모리 컨트롤러간의 안정적인 데이터 전송을 위해서는 기준클럭과 데이터간의 시간적 동기가 매우 중요하기 때문이다. 즉, 데이터의 안정적인 전송을 위 해서 데이터를 전송하는 각 구성요소들에서의 클럭으로부터 데이터가 버스에 실리는 시간을 역보상하여 데이터를 클럭의 에지(edge) 혹은 중심(center)에 정확하게 위치시켜야만 한다. 이러한 역할을 수행하는 클럭 동기회로로 위상고정루프(PLL: Phase Locked Loop)와 지연고정루프가 있다. 외부클럭의 주파수와 내부클럭의 주파수가 서로 다른 경우에는 주파수 채배 기능을 사용하여야 함으로 위상고정루프를 주로 사용한다. 그리고, 외부클럭신호의 주파수와 내부클럭신호의 주파수가 동일한 경우에는 대부분 지연고정루프를 사용한다.

지연고정루프는 출력되는 클럭이 반도체 메모리 장치 내부의 데이터 출력단까지 전달되는 과정에서 발생하는 클럭 지연성분을 보상하여 내부클럭를 생성한다. 따라서 최종 데이터 입출력에 사용되는 클럭은 외부클럭에 동기된다. 지연고정루프는 위상고정루프에 비해 잡음이 적고, 작은 면적으로 구현할 수 있는 장점이 있다. 따라서 일반적으로 반도체 메모리 장치에서는 동기회로로 지연고정루프를 더 많이 사용하고 있다. 그 중에서 레지스터 제어형 지연고정루프(Register Controlled DLL)는 가장 널리 사용되고 있다. 레지스터 제어형 지연고정루프는 고정 지연 값을 저장할 수 있는 레지스터를 구비하고 있다. 이러한 레지스터들은 전원을 차단했을 때 고정 지연 값을 저장해 두었다고, 전원이 인가되면 저장되어 있던 고정 지연 값을 로딩시켜 클럭의 지연에 사용한다. 따라서 이는 클럭을 고정하는 시간을 빠르게 한다.

도 2는 일반적인 지연동기루프를 도시하고 있다. 지연동기루프는 지연라인(100), 지연재생회로(200), 위성 검출기(300) 및 제어회로(400)를 포함하고 있다. 지연라인(100)은 외부 클럭(eCLK)을 지연시킨다. 지연재생회로(200)는 tAC(Acess Time)경로와 동일한 지연 시간을 갖도록 모델링한 것이다. 위상 검출기(300)는 외부 클럭(eCLK)과 지연재생회로를 경유한 피드백 지연클럭(dfCLK)의 위상차를 감지한다. 제어회로(400)는 위상 검출기(300)의 출력에 따라 지연라인(100)의 지연량을 결정한다. 지연라인(100)은 외부 클럭(eCLK)을 입력받아 지연 클럭(dCLK)을 생성한다.

종래의 반도체 메모리 장치에 사용되는 지연동기루프는 지연라인을 제어하는 신호를 생성하기 위한 제어회로에 코드 발생기를 포함하고 있다. 일반적으로 DDR2의 코드 발생기는 바이너리 코드를 사용하고 있다. 그러나 바이너리 코드는 최상위비트(MSB)의 이동시에 커런트 글리치(Current Glitch) 현상이 발생하고 있다. 이러한 커런트 글리치 현상을 줄여보고자 DDR3의 코드 발생기는 써모미터 코드를 사용하고 있다. 써모미터 코드는 코드별 가중치가 일정하기 때문에 최상위비트의 이동시에 커런트 글리치 현상이 바이너리 코드를 이용할 때보다 상대적으로 작다. 문제는 이러한 써모미터 코드는 콘트롤 라인을 많이 사용하는데 있다. 이는 반도체 메모리 장치의 집적도에 주요한 문제점으로 대두되고 있다.

본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 커런트 글리치가 작으면서 콘트롤 라인을 적게 사용하는 반도체 메모리 장치의 지연동기루프를 제안하는데 있다.

본 발명에 따른 반도체 메모리 장치의 지연고정루프는: 외부 클럭을 지연 제어신호에 응답하여 지연 클럭을 생성하는 지연라인; 상기 지연 클럭을 입력받아 상기 지연 클럭이 상기 반도체 메모리 장치의 최종 데이터 출력단으로 전달되는 실제 클럭경로와 동일하게 지연되는 피트백 지연 클럭을 생성하는 지연재생회로; 상기 내부 클럭과 상기 피트백 지연 클럭을 입력받아 위상차를 검출하여 출력하는 위상 검출기; 및 상기 위상 검출기에 의해 출력된 위상차를 입력받아 상기 지연 제어신호를 생성하는 제어회로를 포함하되, 상기 제어회로는 바이너리 코드와 써모미터 코드의 조합으로 상기 지연 제어신호를 생성하는 코드 발생기를 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 코드 발생기는 상기 위상 검출기로부터 상기 위상차를 입력받아 2개의 바이너리 코드값과 5개의 써모미터 코드값을 생성하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 제어회로는 상기 지연제어신호를 입력받아 상기 지연라인의 지연량을 결정하는 레지스터를 더 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 제어회로는 상기 코드 발생기의 코드값을 아날로그값으로 변환시키는 디지털-아날로그 변환기를 더 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 디지털-아날로그 변환기는 커런트 미러를 사용하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 제어회로는 상기 커런트 미러의 출력값이 상기 지연라인을 제어하기 위한 전압을 생성하기 위하여 루프필터를 더 포함하는 더 포함 하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 바이너리의 최하위비트(LSB) 천이시점은 상기 써모미터 코드의 최상위비트(MSB)의 천이시점과 동일한 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.

도 3은 본 발명에 따른 지연고정루프에 대한 블록도이다. 지연고정루프회로는 지연라인(100), 지연재생회로(200), 위상 검출기(300) 그리고 제어회로(400)를 포함하고 있다.

지연라인(100)은 복수의 지연 셀(Delay Cell)들을 포함하며, 외부의 장치로부터 입력되는 기준클럭인 외부클럭신호(CLK)를 소정시간 지연시킨 지연 클럭신호(dCLK)를 출력한다. 이때, 지연라인(100)에 의한 지연량은 제어회로(400)에서 발생하는 지연제어신호(dcCLK)에 의해 제어된다. 지연제어신호(dcCLK)는 외부클럭(eCLK)과 지연재생회로(200)를 통해 피드백된 피드백 지연클럭신호(dfCLK)의 위상차에 의해 결정된다.

지연재생회로(200)는 지연클럭(dCLK)이 반도체 메모리 장치의 최종 데이터 출력단으로 전달되는 실제 클럭경로(Clock Path; 일명 tSAC path)와 동일한 지연 조건을 가지도록 구성된 회로이다. 이를 일반적으로 레플리카(Replica) 회로라고 불린다. 지연재생회로(200)는 지연클럭(dCLK)을 입력받아 피드백지연클럭(dfCLK)을 생성한다. 피드백지연클럭(dfCLK)은 반도체 메모리 장치의 최종 데이터 출력단에 전달되는 클럭과 동일한 위상을 갖는다.

위상 검출기(300)는 외부클럭(eCLK)와 지연재생회로(200)로부터 피드백된 피트백지연클럭(dfCLK)의 위상을 비교한다. 비교된 위상차는 제어회로(400)로 입력된다.

제어회로(400)는 코드 발생기(420)과 디지탈-아날로그변환기(440)을 포함하고 있다. 제어회로(400)는 위상 검출기(300)로부터 입력되는 위상 검출결과에 따라 지연라인(100)의 지연량에 대한 증감(UP/DN)을 결정한다. 그 결과를 레지스터에 입력한다. 도시되어 있지는 않지만 레지스터는 복수의 쉬프트 레지스터들을 포함하며, 제어회로(400)로부터의 지연량 증감 정보(UP/DN)에 따라 지연라인(100)의 지연량을 제어한다. 또한, 레지스터는 전원이 차단되는 경우 최종 고정 지연값을 레지스터에 저장하였다가 다시 전원이 인가되면, 레지스터에 저장된 고정 지연값을 이용하여 지연클럭(dCLK)의 고정을 수행함으로써 최초 클럭 고정에 소요되는 시간을 줄일 수 있다.

지연고정루프는 반도체 메모리 장치의 최종 데이터 입출력단에 사용되는 클럭신호의 위상이 외부클럭(eCLK)에 동기되도록 지연클럭신호(dCLK)를 고정시킨다. 즉, 지연고정루프에 의해 지연된 지연클럭(dCLK)이 최종 데이터 입출력단까지 전달되는 과정에서 발생하는 지연시간을 지연재생회로(200)를 통해 재생하여 피드백시킨다. 외부클럭(eCLK)와 피드백된 피드백지연클럭(dfCLK)의 위상차를 이용하여 지연라인(100)의 지연량을 제어하여 지연클럭(dCLK)를 고정한다. 따라서 최종 데이터 입출력에 사용되는 클럭신호의 위상은 외부클럭신호(eCLK)에 동기되게 한다.

도 4는 본 발명에 따른 코드 발생기에 대한 실시예이다. 코드 발생기(420)은 카운터(422)와 써말 디코더(424)를 포함하고 있다. 카운터(422)는 4비트 카운터 위상 검출기(300)로부터 지연라인(100)의 지연량을 결정하는 업 혹은 다운 신호를 입력받는다. 카운터(422)는 입력받은 업 혹은 다운신호로부터 바이너리 코드들(B0,B1,B2,B3)를 생성해 낸다. 바이너리 코드(B1)의 가중치는 바이너리 코드(B0)의 가중치의 2배이다. 써말 디코더(424)는 바이너리 신호들(B2,B3)를 입력받아 써모미터 코드들(C0,C1,C2,C3,C4)를 생성한다. 써모미터 코들들(C0,C1,C2,C3,C4)의 가중치는 모두 동일하다. 여기서 써모미터 코드의 가중치는 바이너리 코드(B0)의 가중치의 4배이다.

도 5은 본 발명에 따른 디지탈-아날로그 변환기에 대한 실시예이다. 디지탈-아날로그 변환기(Digital-Analog Converter:DAC 이하 DAC)(440)는 코드 발생기(420)에서 생성된 코드값(B0,B1,C0,C1,C2,C3,C4)에 따라 스위치되어 지연제어신호(dcCLK)를 생성한다. 일반적으로 DAC은 전하펌프와 루프필터를 포함하고 있다. 도 5를 참조하면, DAC(440)은 간단하게 커런트 미러로 구현되고 있다. DAC(440)은 커런트 미러의 드레인단에 스위치 트랜지스터들(BS1,BS2,TS1,TS2,TS3,TS4,TS5)이 연결되어 있다.

코드 발생기(420)에서 발생한 코드값(B0,B1,C0,C1,C2,C3,C4)에 의해 스위치 트랜지스터들(BS1,BS2,TS1,TS2,TS3,TS4,TS5)은 턴온되거나 턴오프된다. 바이너리 코드값이 입력되는 스위치 트랜지스터들(BS1,BS2)은 서로 다른 이진 가중치를 갖도록 설계된다. 써모미터 코드값이 입력되는 스위치 트랜지스터들(TS1~TS5)은 동일한 크기를 갖도록 설계된다. 커런트 미러는 코드 발생기(420)에서 생성된 코드값(B0,B1,C0,C1,C2,C3,C4)에 따라 선택적으로 턴온되는 스위치 트랜지스터들(BS1,BS2,TS1,TS2,TS3,TS4,TS5)을 통해 출력 전류(Iout)를 제어한다. DAC(440)의 출력 전류(Iout)의 값은 지연라인(100)의 지연량을 제어하게 된다. 도시되어 있지는 않지만 제어회로(400)는 루프필터와 전압 레귤레이터를 포함하고 있다. DAC(440)의 출력 전류(Iout)는 루프필터를 거쳐 제어 전압을 형성한다. 제어 전압은 도시되어 있지는 않지만 제어회로(400)의 레지스터에 전원을 공급하여 지연라인(100)의 지연량을 결정하게 된다.

도 6은 본 발명에 따른 지연동기루프의 지연을 제어하는 제어단계를 도시하고 있다. 지연제어신호(dcCLK)는 24단계로 구분되어 진다. 지연동기회로는 2개의 바이너리 코드와 5개의 써모미터 코드값을 구비하여, 총 14개의 제어라인을 포함하고 있다.

일반적으로 DDR2의 지연동기루프에서 코드 발생기는 바이너리 코드만을 사용하고 있다. 이때 최상위비트(MSB)의 천이시에 커런트 글리치가 심하다. 만약 5개의 바이너리 코드를 사용하고 있다면, 지연라인을 제어하기 위한 제어단계는 총 32개 존재한다. 최상위비트(MSB)의 천이시 즉 제어단계 제 15에서 제 16으로 바뀔 때 전류 변화량은 16배나 급격하게 증가한다. 그러나 본 발명에 따른 지연동기루프는 상대적으로 최상위비트 천이시 커런트 글리치가 작다. 도 6를 참조하면 최상위비트(MSB)의 천이시는 급격한 전류 변화가 존재하지 않는다. 최상위비트가 하이에서 로우로 천이할 때 4배의 전류가 증가한다.

일반적으로 DDR3의 지연동기루프에서 코드 발생기는 써모미터 코드만을 사용하고 있다. DDR3의 지연동기루프는 지연라인을 제어하기 위한 제어단계는 24개이다. 따라서 제어라인은 48개를 필요로 한다. 반면 본 발명에 따른 지연동기루프는 2개의 바이너리 코드와 5개의 써모미터 코드에 해당하는 14개의 제어라인을 구비하게 된다. 각 코드별로 2배의 제어라인을 구비한 이유는 정상신호와 반전신호를 고려한 것이다.

따라서, 본 발명에 따른 지연동기루프는 최상위비트 천이시 커런트 글리치로 인한 노이즈를 작게 하고, 제어라인 개수를 줄이게 되어 집적도를 높일 수 있게 된다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명에 따른 반도체 메모리 장치의 지연동기루프는 바이너리 코드와 써모미터 코드를 혼용한 코드 발생기를 포함하여 최상위비트 천이시 커런트 글리치 영향을 줄여 노이즈 특성을 좋게 하고 제어라인의 개수를 줄임으로 집적도를 높이게 된다.

Claims (7)

1. 반도체 메모리 장치의 지연고정루프에 있어서:

   외부 클럭을 지연제어신호에 응답하여 지연 클럭을 생성하는 지연라인;

   상기 지연 클럭을 입력받아 상기 지연 클럭이 상기 반도체 메모리 장치의 최종 데이터 출력단으로 전달되는 실제 클럭 경로와 동일하게 지연되는 피트백 지연 클럭을 생성하는 지연재생회로;

   상기 외부 클럭과 상기 피트백 지연 클럭을 입력받아 위상차를 검출하여 출력하는 위상 검출기; 및

   상기 위상 검출기에 의해 출력된 위상차를 입력받아 상기 지연 제어신호를 생성하는 제어회로를 포함하되, 상기 제어회로는 바이너리 코드와 써모미터 코드의 조합으로 상기 지연 제어신호를 생성하는 코드 발생기를 포함하는 것을 특징으로 하는 지연고정루프.
2. 제 1 항에 있어서,

   상기 코드 발생기는 상기 위상 검출기로부터 상기 위상차를 입력받아 2개의 바이너리 코드값과 5개의 써모미터 코드값을 생성하는 것을 특징으로 하는 지연고정루프.
3. 제 1항에 있어서,

   상기 제어회로는 상기 지연제어신호를 입력받아 상기 지연라인의 지연량을 결정하는 레지스터를 더 포함하는 것을 특징으로 하는 지연고정루프.
4. 제 1 항에 있어서,

   상기 제어회로는 상기 코드 발생기의 코드값을 아날로그값으로 변환시키는 디지털-아날로그 변환기를 더 포함하는 것을 특징으로 하는 지연고정루프.
5. 제 4 항에 있어서,

   상기 디지털-아날로그 변환기는 커런트 미러를 사용하는 것을 특징으로 하는 지연고정루프.
6. 제 5 항에 있어서,

   상기 제어회로는 상기 커런트 미러의 출력값이 상기 지연라인을 제어하기 위한 전압을 생성하기 위하여 루프필터를 더 포함하는 더 포함하는 것을 특징으로 하는 지연고정루프.
7. 제 1항에 있어서,

   상기 바이너리의 최하위비트(LSB) 천이시점은 상기 써모미터 코드의 최상위비트(MSB)의 천이시점과 동일한 것을 특징으로 하는 지연고정루프.

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