KR20140120047A

KR20140120047A - 내부전압 생성회로

Info

Publication number: KR20140120047A
Application number: KR1020130035576A
Authority: KR
Inventors: 최민석
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2013-04-02
Filing date: 2013-04-02
Publication date: 2014-10-13
Also published as: US9047931B2; US20140292397A1; US9509287B2; US20150236680A1

Abstract

내부전압 생성회로는 외부클럭과 인가전압의 레벨에 따라 주파수가 조절되는 내부클럭의 주파수 차이에 대응되는 레벨조합을 갖는 입력코드신호를 생성하는 코드신호생성부 및 상기 입력코드신호의 레벨조합에 따라 선택적으로 활성화되어 내부전압을 구동하는 내부전압생성부를 포함한다.

Description

내부전압 생성회로{INTERNAL VOLTAGE GENERATION CIRCUIT}

본 발명은 내부전압을 생성하는 내부전압 생성회로에 관한 것이다.

통상적으로 반도체 메모리 장치는 외부로부터 전원전압(VDD)과 접지전압(VSS)을 공급받아 내부동작에 필요한 내부전압을 생성하여 사용하고 있다. 반도체 메모리 장치의 내부동작에 필요한 전압으로는 메모리 코어영역에 공급하는 코어전압(VCORE), 워드라인을 구동하거나 오버드라이빙 시에 사용되는 고전압(Vpp), 코어영역의 앤모스트랜지스터의 벌크(BULK)전압으로 공급되는 백바이어스전압(VBB) 등이 있다.

여기서, 코어전압(VCORE)은 외부에서 입력되는 전원전압(VDD)을 일정한 레벨로 감압하여 공급하면 되나, 고전압(Vpp)은 외부로부터 입력되는 전원전압(VDD)보다 높은 레벨의 전압을 가지며, 백바이어스전압(VBB)은 외부로부터 입력되는 접지전압(VSS)보다 낮은 레벨의 전압을 유지하기 때문에, 고전압(Vpp)과 백바이어스전압(VBB)을 공급하기 위해서는 각각 고전압(Vpp)과 백바이어스전압(VBB)을 위해 전하를 공급하는 전하펌프회로가 필요하다.

한편, 반도체 메모리 장치는 외부에서 입력되는 클럭(Clock)의 주파수를 증가시켜 고속동작 하도록 구현되는데, 고속동작을 수행하기 위해서는 내부전압의 사용량이 증가하게 된다.

따라서, 반도체 메모리 장치는 고속동작에 필요한 내부전압을 생성하기 위하여 다수의 내부전압 생성회로가 활성화되어 내부전압을 구동하도록 설계된다.

하지만, 반도체 메모리 장치가 고속동작하지 않는 경우에도 다수의 내부전압 생성회로는 모두 활성화되어 내부전압을 구동하게 되므로 불필요한 전류소모가 발생한다.

본 발명은 외부클럭의 주파수에 따라 내부전압을 구동하는 구동력을 조절할 수 있는 내부전압 생성회로를 제공한다.

이를 위해 본 발명은 외부클럭과 인가전압의 레벨에 따라 주파수가 조절되는 내부클럭의 주파수 차이에 대응되는 레벨조합을 갖는 입력코드신호를 생성하는 코드신호생성부 및 상기 입력코드신호의 레벨조합에 따라 선택적으로 활성화되어 내부전압을 구동하는 내부전압생성부를 포함하는 내부전압 생성회로를 제공한다.

또한, 본 발명은 외부클럭과 인가전압의 레벨에 따라 주파수가 조절되는 내부클럭의 주파수 차이에 따라 인에이블되는 구간폭이 조절되는 주파수차이신호를 생성하는 비교부 및 상기 주파수차이신호에 응답하여 카운팅신호를 카운팅하고, 상기 카운팅신호로부터 내부전압을 구동하는 구동력을 조절하기 위한 입력코드신호를 생성하는 코드변환부를 포함하는 내부전압 생성회로를 제공한다.

또한, 본 발명은 외부클럭과 인가전압의 레벨에 따라 주파수가 조절되는 내부클럭의 주파수 차이에 따라 토글링되는 주기가 조절되는 주파수차이신호를 생성하는 비교부 및 상기 주파수차이신호가 토글링되는 주기에 따라 카운팅신호를 생성하고, 상기 카운팅신호로부터 내부전압을 구동하는 구동력을 조절하기 위한 입력코드신호를 생성하는 코드변환부를 포함하는 내부전압 생성회로를 제공한다.

본 발명에 의하면 외부클럭의 주파수에 따라 내부전압을 구동하기 위한 구동력을 조절함으로써, 외부클럭의 주파수가 빠른 고속동작에서 불필요한 전류소모를 방지할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 내부전압 생성회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 내부전압 생성회로에 포함된 코드신호생성부의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3 및 4 는 도 2에 도시된 코드신호생성부의 동작을 설명하기 위한 도면이다.
도 5는 도 1에 도시된 내부전압 생성회로에 포함된 제1 내부전압생성부의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 제1 내부전압생성부에 포함된 액티브주기신호생성부의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 7은 도 6에 도시된 액티브주기신호생성부에 포함된 제1 지연조절부의 일 실시예에 따른 회로도이다.
도 8은 도 6에 도시된 액티브주기신호생성부에 포함된 제1 레지스터부의 일 실시예에 따른 회로도이다.
도 9는 도 6에 도시된 액티브주기신호생성부동작을 설명하기 위한 타이밍도이다.
도 10은 도 1에 도시된 내부전압 생성회로에 포함된 제2 내부전압생성부의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 11은 도 10에 도시된 제2 내부전압 생성부에 포함된 액티브구동신호생성부의 일 실시예에 따른 구성을 도시한 블럭도이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 1에 도시된 바와 같이, 본 실시예에 따른 내부전압생성회로는 코드신호생성부(1), 제1 내부전압생성부(2) 및 제2 내부전압생성부(3)를 포함한다. 코드신호생성부(1)는 외부클럭(ECLK)과 인가전압(OCV)의 레벨에 따라 주파수가 조절되는 내부클럭(RCLK)의 주파수 차이에 대응되는 레벨조합을 갖는 제1 내지 제4 입력코드신호(TO<1:4>)를 생성한다. 제1 내부전압생성부(2)는 제1 내지 제4 입력코드신호(TO<1:4>)의 레벨조합에 따라 제1 내부전압(VINT1)을 구동하기 위한 구동력이 조절되어 제1 내부전압(VINT1)을 구동한다. 여기서, 제1 내부전압(VINT1)은 외부로부터 입력되는 전원전압(VDD)보다 높은 레벨을 갖는 고전압(Vpp) 또는 접지전압(VSS)보다 낮은 레벨을 갖는 백바이어스전압(VBB)으로 펌프회로에 의해 생성되는 내부전압이다. 제2 내부전압생성부(3)는 제1 내지 제4 입력코드신호(TO<1:4>)의 레벨조합에 따라 제2 내부전압(VINT2)을 구동하기 위한 구동력이 조절되어 제2 내부전압(VINT2)을 구동한다. 여기서, 제2 내부전압(VINT2)은 전원전압(VDD)보다 낮은 레벨을 갖는 코어전압(VCORE)으로 전원전압(VDD)을 감압하여 생성되는 전압이다.

도 2를 참고하면 코드신호생성부(1)는 내부클럭생성부(11), 비교부(12) 및 코드변환부(13)를 포함한다. 내부클럭생성부(11)는 외부에서 입력되는 인가전압(OCV)의 레벨에 따라 주파수가 조절되는 내부클럭(RCLK)을 생성한다. 여기서, 인가전압(OCV)은 컨트롤러나 테스트장비 등과같은 외부장치로부터 입력되는 전압이다. 또한, 내부클럭(RCLK)의 주파수는 실시예에 따라 인가전압(OCV)의 레벨이 증가할수록 빠르게 생성되거나 느리게 생성할 수 있다. 그리고, 내부클럭생성부(11)는 파워업구간에서 리셋신호(RST)를 입력받아 내부클럭(RCLK)을 초기화하고, 파워업구간이후 인에이블신호(EN)를 입력받아 구동된다. 여기서, 파워업구간은 반도체 메모리 장치가 동작하기 위해 전원전압(VDD)이 0V로부터 시작하여 기 설정된 레벨까지 상승하는 구간이다. 비교부(12)는 외부클럭(ECLK)과 내부클럭(RCLK)의 주파수차이에 따라 인에이블되는 구간폭이 조절되는 주파수차이신호(FD)를 생성한다. 여기서, 주파수차이신호(FD)가 인에이블되는 구간폭은 외부클럭(ECLK)과 내부클럭(RCLK)의 주파수차이가 클 수록 길게 설정되는것이 바람직하다. 또한, 비교부(12)는 외부클럭(ECLK)과 내부클럭(RCLK)의 주파수차이에 따라 토글링되는 주기가 조절되는 주파수차이신호(FD)을 생성하도록 구현될 수 있다. 여기서, 주파수차이신호(FD)가 토글링되는 주기는 외부클럭(ECLK)과 내부클럭(RCLK)의 주파수차이가 클 수록 짧게 설정되는 것이 바람직하다. 코드변환부(13)는 주파수차이신호(FD)가 인에이블되는 구간폭동안 카운팅되는 제1 및 제2 카운팅신호(CNT<1:2>)의 레벨조합이 외부클럭(ECLK)과 내부클럭(RCLK)의 주파수 차이에 대응되는 레벨조합인 경우 제1 및 제2 카운팅신호(CNT<1:2>)로 부터 제1 내지 제4 입력코드신호(T0<1:4>)를 생성한다. 또한, 코드변환부(13)는 주파수차이신호(FD)가 토글링되는만큼 카운팅되는 제1 및 제2 카운팅신호(CNT<1:2>)의 레벨조합이 외부클럭(ECLK)과 내부클럭(RCLK)의 주파수 차이에 대응되는 레벨조합인 경우 제1 및 제2 카운팅신호(CNT<1:2>)로 부터 제1 내지 제4 입력코드신호(T0<1:4>)를 생성한다.

좀더 구체적으로 코드변환부(13)는 카운터(131), 래치신호생성부(132), 래치부(133) 및 디코더(134)를 포함한다. 카운터(131)는 주파수차이신호(FD)가 인에이블되는 구간폭 동안 제1 및 제2 카운팅신호(CNT<1:2>)를 순차적으로 카운팅한다. 또한, 카운터(131)는 주파수차이신호(FD)가 토글링되는만큼 제1 및 제2 카운팅신호(CNT<1:2>)를 순차적으로 카운팅하도록 구현될 수 있다. 래치신호생성부(132)는 제1 및 제2 카운팅신호(CNT<1:2>)의 레벨조합이 외부클럭(ECLK)과 내부클럭(RCLK)의 주파수 차이에 대응되는 레벨조합인 경우 인에이블되는 래치신호(LATEN)를 생성한다. 래치부(133)는 래치신호(LATEN)가 인에이블되는 경우의 제1 및 제2 카운팅신호(CNT<1:2>)를 래치하고, 래치된 제1 및 제2 카운팅신호(CNT<1:2>)를 제1 및 제2 전치코드신호(RO<1:2>)로 출력한다. 디코더(134)는 제1 및 제2 전치코드신호(RO<1:2>)를 디코딩하여 제1 내지 제4 입력코드신호(TO<1:4>)를 생성한다.

이상 살펴본 바와 같이 구성된 코드변환부의 동작을 도 3 및 도 4를 참고하여 살펴보되, 외부클럭(ECLK)과 내부클럭(RCLK)의 주파수 차이가 △400MHZ인 경우의 예를 설명하면 다음과 같다.

우선, T1시점에 카운터(131)는 제1 카운팅신호(CNT<1>) 'L'와 제2 카운팅신호(CNT<2>) 'L'를 생성한다. 이때, 제1 카운팅신호(CNT<1>) 'L'와 제2 카운팅신호(CNT<2>) 'L'의 레벨조합은 외부클럭(ECLK)과 내부클럭(RCLK)의 주파수 차이가 △0MHz인 경우이다.

다음으로, T2시점에 카운터(131)는 제1 및 제2 카운팅(CNT<1:2>)를 업카운팅하여 제1 카운팅신호(CNT<1>) 'H'와 제2 카운팅신호(CNT<2>) 'L'를 생성한다. 이때, 제1 카운팅신호(CNT<1>) 'H'와 제2 카운팅신호(CNT<2>) 'L'의 레벨조합은 외부클럭(ECLK)과 내부클럭(RCLK)의 주파수 차이가 200MHz인 경우이다.

다음으로, T3시점에 카운터(131)는 제1 및 제2 카운팅(CNT<1:2>)를 업카운팅하여 제1 카운팅신호(CNT<1>) 'L'와 제2 카운팅신호(CNT<2>) 'H'를 생성한다. 이때, 제1 카운팅신호(CNT<1>) 'L'와 제2 카운팅신호(CNT<2>) 'H'의 레벨조합은 외부클럭(ECLK)과 내부클럭(RCLK)의 주파수 차이가 400MHz인 경우이다.

다음으로, T4시점에 카운터(131)는 제1 및 제2 카운팅(CNT<1:2>)를 업카운팅하여 제1 카운팅신호(CNT<1>) 'H'와 제2 카운팅신호(CNT<2>) 'H'를 생성한다. 이때, 제1 카운팅신호(CNT<1>) 'H'와 제2 카운팅신호(CNT<2>) 'H'의 레벨조합은 외부클럭(ECLK)과 내부클럭(RCLK)의 주파수 차이가 600MHz인 경우이다.

다음으로, T5시점에 카운터(131)는 제1 및 제2 카운팅(CNT<1:2>)를 다운카운팅하여 제1 카운팅신호(CNT<1>) 'L'와 제2 카운팅신호(CNT<2>) 'H'를 생성한다. 이때, 제1 카운팅신호(CNT<1>) 'L'와 제2 카운팅신호(CNT<2>) 'H'의 레벨조합은 외부클럭(ECLK)과 내부클럭(RCLK)의 주파수 차이가 400MHz인 경우이다.

다음으로, T6시점에 카운터(131)는 제1 및 제2 카운팅(CNT<1:2>)를 업카운팅하여 제1 카운팅신호(CNT<1>) 'H'와 제2 카운팅신호(CNT<2>) 'H'를 생성한다. 이때, 제1 카운팅신호(CNT<1>) 'H'와 제2 카운팅신호(CNT<2>) 'H'의 레벨조합은 외부클럭(ECLK)과 내부클럭(RCLK)의 주파수 차이가 600MHz인 경우이다.

다음으로, T7시점에 카운터(131)는 제1 및 제2 카운팅(CNT<1:2>)를 다운카운팅하여 제1 카운팅신호(CNT<1>) 'L'와 제2 카운팅신호(CNT<2>) 'H'를 생성한다. 이때, 제1 카운팅신호(CNT<1>) 'L'와 제2 카운팅신호(CNT<2>) 'H'의 레벨조합은 외부클럭(ECLK)과 내부클럭(RCLK)의 주파수 차이가 400MHz인 경우이다.

다음으로, T8시점에 카운터(131)는 제1 및 제2 카운팅(CNT<1:2>)를 업카운팅하여 제1 카운팅신호(CNT<1>) 'H'와 제2 카운팅신호(CNT<2>) 'H'를 생성한다. 이때, 제1 카운팅신호(CNT<1>) 'H'와 제2 카운팅신호(CNT<2>) 'H'의 레벨조합은 외부클럭(ECLK)과 내부클럭(RCLK)의 주파수 차이가 600MHz인 경우이다.

다음으로, T9시점에 카운터(131)는 제1 및 제2 카운팅(CNT<1:2>)를 다운카운팅하여 제1 카운팅신호(CNT<1>) 'L'와 제2 카운팅신호(CNT<2>) 'H'를 생성한다. 이때, 제1 카운팅신호(CNT<1>) 'L'와 제2 카운팅신호(CNT<2>) 'H'의 레벨조합은 외부클럭(ECLK)과 내부클럭(RCLK)의 주파수 차이가 400MHz인 경우이다.

이와 같이 카운터(131)는 T4 ~ T9시점까지 제1 및 제2 카운팅신호(CNT<1:2>)를 업카운팅 및 다운카운팅을 반복 수행한다. 여기서, 제1 및 제2 카운팅신호(CNT<1:2>)의 레벨조합인 'L,H'는 제1 카운팅신호(CNT<1>)가 'L'이고, 제2 카운팅신호(CNT<2>)가 'H'임을 의미한다.

래치신호생성부(132)는 T4 ~ T9시점까지 제1 및 제2 카운팅신호(CNT<1:2>)의 업카운팅과 다운카운팅이 3번 반복되므로 T9시점에 래치신호(LATEN)를 로직하이레벨로 생성한다. 즉, 래치신호생성부(132)는 제1 및 제2 카운팅신호(CNT<1:2>)의 레벨조합이 외부클럭(ECLK)과 내부클럭(RCLK)의 주파수 차이가 400MHz에 대응되는 레벨조합에 수렴하므로 래치신호(LATEN)를 로직하이레벨로 생성한다.

래치부(133)은 로직하이레벨의 래치신호(LATEN)를 입력받아 제1 카운팅신호(CNT<1>) 'L'와 제2 카운팅신호(CNT<2>)를 'H'를 래치하고, 래치된 제1 카운팅신호(CNT<1>) 'L'를 제1 전치코드신호(RO<1>)로 출력하고, 제2 카운팅신호(CNT<2>) 'H'를 제2 전치코드신호(RO<2>)로 출력한다.

디코더(134)는 제1 전치코드신호(RO<1>) 'L'와 제2 전치코드신호(RO<2>) 'H'를 디코딩하여 제1 내지 제4 입력코드신호(TO<1:4>) 'H,H,H,L'를 생성한다. 즉, 디코더(134)는 외부클럭(ECLK)과 내부클럭(RCLK)의 주파수 차이가 400MHz에 대응되는 제1 내지 제4 입력코드신호(TO<1:4>) 'H,H,H,L'를 생성한다.

도 5를 참고하면 제1 내부전압생성부(2)는 감지부(21), 오실레이터(22), 액티브주기신호생성부(23) 및 제1 내지 제5 펌프(24~28)를 포함한다.

감지부(21)는 제1 내부전압(VINT1)의 레벨이 기 설정된 레벨보다 낮은 레벨인 경우 로직하이레벨로 인에이블되는 감지신호(DET)를 생성한다. 여기서, 감지신호(DET)는 제1 내부전압(VINT1)의 레벨이 기 설정된 레벨 이상인 경우 로직로우레벨로 생성된다. 오실레이터(22)는 로직하이레벨의 감지신호(DET)를 입력받아 주기적으로 토글링되는 주기신호(OSC)를 생성한다. 액티브주기신호생성부(23)는 제1 내지 제4 입력코드신호(TO<1:4>)의 레벨조합에 따라 주기신호(OSC)를 버퍼링하여 선택적으로 인에이블되는 제1 내지 제4 액티브주기신호(ACTOSC<1:4>)를 생성한다. 여기서, 제1 내지 제4 액티브주기신호(ACTOSC<1:4>)는 주기적으로 토글링되는 신호이다. 제1 내지 제4 펌프(24~27)는 제1 내지 제4 액티브주기신호(ACTOSC<1:4>)가 토글링되는 경우 제1 내부전압(VINT1)을 펌핑한다. 제5 펌프(28)는 주기신호(OSC)를 입력받아 제1 내부전압(VINT1)을 펌핑한다. 여기서, 제1 내지 제4 펌프(24~28)는 제1 내지 제4 액티브주기신호(ACTOSC<1:4>)에 따라 선택적으로 활성화되어 제1 내부전압(VINT1)을 펌핑하고, 제5 펌프(28)는 주기신호(OSC)를 입력받아 제1 내부전압(VINT1)을 펌핑한다.

좀더 구체적으로 도 6을 참고하여 액티브주기신호생성부(23)의 구성을 살펴보면 다음과 같다.

액티브주기신호생성부(23)는 제1 스트로브신호생성부(231), 제1 지연조절부(232), 제1 레지스터부(233) 및 논리부(234)를 포함한다. 제1 스트로브신호생성부(231)는 파워업구간에서 인에이블되는 리셋신호(RST)를 입력받아 초기화되고, 파워업구간이후 인에이블되는 인에이블신호(EN)를 입력받아 외부클럭(ECLK)에 동기되어 발생되는 펄스를 포함한 제1 스트로브신호(STR<1>)를 생성한다. 제1 지연조절부(232)는 외부로부터 선택신호(SEL)를 입력받아 제1 내지 제4 입력코드신호(TO<1:4>)또는 제1 내지 제4 외부코드신호(EVDC<1:4>)의 레벨조합에 따라 지연량이 조절되는 제1 내지 제4 지연신호(DCO<1:4>)를 생성한다. 여기서, 제1 내지 제4 지연신호(DCO<1:4>)의 지연량은 선택신호(SEL)가 인에이블되는 경우 제1 내지 제4 입력코드신호(TO<1:4>)의 레벨조합에 따라 지연량이 조절되고, 선택신호(SEL)가 디스에이블되는 경우 제1 내지 제4 외부코드신호(EVDC<1:4>)의 레벨조합에 따라 지연량이 조절된다. 제1 레지스터부(233)는 제1 스트로브신호(STR<1>)의 펄스가 입력되는 시점에 제1 내지 제4 지연신호(DCO<1:4>)를 순차적으로 래치하고, 래치된 제1 내지 제4 지연신호(DCO<1:4>)를 제1 내지 제4 전치액티브신호(SRO<1:4>)로 출력한다. 논리부(234)는 제1 내지 제4 전치액티브신호(SRO<1:4>)의 레벨조합에 따라 주기신호(OSC)를 버퍼링하여 제1 내지 제4 액티브주기신호(ACTOSC<1:4>)를 생성한다.

좀더 구체적으로 도 7을 참고하여 제1 지연조절부(232)의 구성을 살펴보면 다음과 같다.

제1 지연조절부(232)는 제1 내지 제4 지연부(2321~2324)를 포함한다.

제1 지연부(2321)는 선택신호(SEL)가 로직하이레벨로 인에이블되는 경우 제1 입력코드신호(TO<1>)를 제1 제어신호(CON<1>)로 전달하고, 선택신호(SEL)가 로직로우레벨로 디스에이블되는 경우 제1 외부코드신호(EVDC<1>)를 제1 제어신호(CON<1>)로 전달하는 멀티플렉서(M21), 인에이블신호(EN)가 로직하이레벨로 입력되는 경우 제4 지연신호(DCO<4>)가 반전된 신호를 반전버퍼링하는 낸드게이트(ND21), 낸드게이트(ND21)의 출력신호를 반전버퍼링하는 인버터(IV21), 낸드게이트(ND21)와 인버터(IV21) 사이에 연결되는 저항(R21), 저항(R21)과 병렬연결되고 제1 제어신호(CON<1>)가 로직하이레벨인 경우 턴온되는 NMOS트랜지스터(N21)로 구성된다. 즉, 제1 지연부(2321)는 제1 제어신호(CON<1>)가 로직하이레벨인 경우 제4 지연신호(DCO<1>)가 반전된 신호를 제1 지연량으로 지연시켜 제1 지연신호(DCO<1>)를 생성하고, 제1 제어신호(CON<1>)가 로직로우레벨인 경우 제4 지연신호(DCO<4>)가 반전된 신호를 제2 지연량으로 지연시켜 제1 지연신호(DCO<1>)를 생성한다.

제2 지연부(2322)는 선택신호(SEL)가 로직하이레벨로 인에이블되는 경우 제2 입력코드신호(TO<2>)를 제2 제어신호(CON<2>)로 전달하고, 선택신호(SEL)가 로직로우레벨로 디스에이블되는 경우 제2 외부코드신호(EVDC<2>)를 제2 제어신호(CON<2>)로 전달하는 멀티플렉서(M22), 제1 지연신호(DCO<1>)를 반전버퍼링하는 인버터(IV22), 인버터(IV22)의 출력신호를 반전버퍼링하는 인버터(IV23), 인버터(IV22)와 인버터(IV23) 사이에 연결된 저항(R22), 저항(R22)과 병렬연결되고 제2 제어신호(CON<2>)가 로직하이레벨인 경우 턴온되는 NMOS트랜지스터(N22)로 구성된다. 즉, 제2 지연부(2322)는 제2 제어신호(CON<2>)가 로직하이레벨인 경우 제1 지연신호(DCO<1>)를 제1 지연량으로 지연시켜 제2 지연신호(DCO<2>)를 생성하고, 제2 제어신호(CON<2>)가 로직로우레벨인 경우 제1 지연신호(DCO<1>)를 제2 지연량으로 지연시켜 제2 지연신호(DCO<2>)를 생성한다.

제3 지연부(2323)는 선택신호(SEL)가 로직하이레벨로 인에이블되는 경우 제3 입력코드신호(TO<3>)를 제3 제어신호(CON<3>)로 전달하고, 선택신호(SEL)가 로직로우레벨로 디스에이블되는 경우 제3 외부코드신호(EVDC<3>)를 제3 제어신호(CON<3>)로 전달하는 멀티플렉서(M23), 제2 지연신호(DCO<2>)를 반전버퍼링하는 인버터(IV24), 인버터(IV24)의 출력신호를 반전버퍼링하는 인버터(IV25), 인버터(IV24)와 인버터(IV25) 사이에 연결된 저항(R23), 저항(R23)과 병렬연결되고 제3 제어신호(CON<3>)가 로직하이레벨인 경우 턴온되는 NMOS트랜지스터(N23)로 구성된다. 즉, 제3 지연부(2323)는 제3 제어신호(CON<3>)가 로직하이레벨인 경우 제2 지연신호(DCO<2>)를 제1 지연량으로 지연시켜 제3 지연신호(DCO<3>)를 생성하고, 제3 제어신호(CON<3>)가 로직로우레벨인 경우 제2 지연신호(DCO<2>)를 제2 지연량으로 지연시켜 제3 지연신호(DCO<3>)를 생성한다.

제4 지연부(2324)는 선택신호(SEL)가 로직하이레벨로 인에이블되는 경우 제4 입력코드신호(TO<4>)를 제4 제어신호(CON<4>)로 전달하고, 선택신호(SEL)가 로직로우레벨로 디스에이블되는 경우 제4 외부코드신호(EVDC<4>)를 제4 제어신호(CON<4>)로 전달하는 멀티플렉서(M24), 제3 지연신호(DCO<3>)를 반전버퍼링하는 인버터(IV26), 인버터(IV26)의 출력신호를 반전버퍼링하는 인버터(IV27), 인버터(IV26)와 인버터(IV27) 사이에 연결된 저항(R24), 저항(R24)과 병렬연결되고 제4 제어신호(CON<4>)가 로직하이레벨인 경우 턴온되는 NMOS트랜지스터(N24)로 구성된다. 즉, 제4 지연부(2324)는 제4 제어신호(CON<4>)가 로직하이레벨인 경우 제3 지연신호(DCO<3>)를 제1 지연량으로 지연시켜 제4 지연신호(DCO<4>)를 생성하고, 제4 제어신호(CON<4>)가 로직로우레벨인 경우 제3 지연신호(DCO<3>)를 제2 지연량으로 지연시켜 제4 지연신호(DCO<4>)를 생성한다.

여기서, 제1 내지 제4 지연부에 포함된 낸드게이트(ND21)와 인버터들(IV21~IV27)의 지연량은 동일하게 구현되고, 저항들(R21~R24)의 저항값은 동일하게 구현되는 것이 바람직하다. 또한, 제1 지연량은 제2 지연량보다 지연량이 적게 설정된다.

좀더 구체적으로 도 8을 참고하여 제1 레지스터부(233)의 구성을 살펴보면 다음과 같다.

제1 레지스터부(233)는 전달신호생성부(2331) 및 전치액티브신호생성부(2336)를 포함한다.

전달신호생성부(2331)는 제1 스트로브신호(STR<1>)의 펄스가 입력되는 경우 접지전압(VSS)을 제1 전달신호(Q1)로 출력하고, 제1 전달신호(Q1)가 반전된 제1 반전전달신호(QB1)를 생성하는 제1 플립플롭(2332), 제1 스트로브신호(STR<1>)의 펄스가 입력되는 경우 제1 전달신호(Q1)를 제2 전달신호(Q2)로 전달하고, 제2 전달신호(Q2)가 반전된 제2 반전전달신호(QB2)를 생성하는 제2 플립플롭(2333), 제1 스트로브신호(STR<1>)의 펄스가 입력되는 경우 제2 전달신호(Q2)를 제3 전달신호(Q3)로 전달하고, 제3 전달신호(Q3)가 반전된 제3 반전전달신호(QB3)를 생성하는 제3 플립플롭(2334) 및 제1 스트로브신호(STR<1>)의 펄스가 입력되는 경우 제3 전달신호(Q3)를 제4 전달신호(Q4)로 전달하고, 제4 전달신호(Q4)가 반전된 제4 반전전달신호(QB4)를 생성하는 제4 플립플롭(2335)로 구성된다. 여기서, 제1 플립플롭(2332)는 파워업구간에서 로직하이레벨로 입력되는 리셋신호(RST)를 입력받아 제1 전달신호(Q1)를 로직하이레벨로 생성하고, 제1 반전전달신호(QB1)를 로직로우레벨로 생성한다. 또한, 제2 내지 제4 플립플롭(2333~2335)는 파워업구간에서 로직하이레벨로 입력되는 리셋신호(RST)를 입력받아 제1 내지 제4 전달신호(Q1~Q4)를 로직로우레벨로 생성하고, 제1 내지 제4 반전전달신호(QB1~QB4)를 로직하이레벨로 생성한다.

전치액티브신호생성부(2336)는 제1 전달신호(Q1)가 로직하이레벨에서 로직로우레벨로 천이하는 시점에 제1 지연신호(DCO<1>)를 래치하여 제1 전치액티브신호(SRO<1>)를 생성하는 제1 버퍼부(2337), 제2 전달신호(Q2)가 로직하이레벨에서 로직로우레벨로 천이하는 시점에 제2 지연신호(DCO<2>)를 래치하여 제2 전치액티브신호(SRO<2>)를 생성하는 제2 버퍼부(2338), 제3 전달신호(Q3)가 로직하이레벨에서 로직로우레벨로 천이하는 시점에 제3 지연신호(DCO<3>)를 래치하여 제3 전치액티브신호(SRO<3>)를 생성하는 제3 버퍼부(2339) 및 제4 전달신호(Q4)가 로직하이레벨에서 로직로우레벨로 천이하는 시점에 제4 지연신호(DCO<4>)를 래치하여 제4 전치액티브신호(SRO<4>)를 생성하는 제4 버퍼부(2340)로 구성된다.

이상 살펴본 바와 같이 구성된 액티브주기신호생성부의 동작을 도 9를 참고하여 살펴보되, 제1 내지 제4 입력코드신호(TO<1:4>)의 레벨조합이 'H,H,H,L'로 생성되어 제1 내지 제4 전치액티브신호(SRO<1:4>)를 생성하는 동작을 살펴보면 다음과 같다.

우선, T11시점에 제어신호생성부(2331)는 리셋신호(RST)를 입력받아 제1 전달신호(Q1)를 로직하이레벨로 생성한다.

다음으로, T12시점에 제1 지연조절부(232)의 제1 지연부(2321)는 제1 입력코드신호(TO<1>)가 로직하이레벨이므로 제1 지연신호(DCO<1>)를 T1시점으로부터 제1 지연량(d1)만큼 지연하여 로직하이레벨의 제1 지연신호(DCO<1>)를 생성한다.

다음으로, T13시점에 제어신호생성부(2331)는 제1 스트로브신호(STR<1>)의 펄스를 입력받아 제1 전달신호(Q1)를 로직로우레벨로 생성하고, 제2 전달신호(Q2)를 로직하이레벨로 생성한다. 제1 레지스터부(233)는 T12시점에서 로직하이레벨로 생성된 제1 지연신호(DCO<1>)를 래치하여 로직하이레벨의 제1 전치액티브신호(SR0<1>)를 생성한다.

다음으로, T14시점에 제1 지연조절부(232)의 제2 지연부(2322)는 제2 입력코드신호(TO<2>)가 로직하이레벨이므로 제2 지연신호(DCO<2>)를 T13시점으로부터 제1 지연량(d1)만큼 지연하여 로직하이레벨의 제2 지연신호(DCO<2>)를 생성한다.

다음으로, T15시점에 제어신호생성부(2331)는 제1 스트로브신호(STR<1>)의 펄스를 입력받아 제2 전달신호(Q2)를 로직로우레벨로 생성하고, 제3 전달신호(Q3)를 로직하이레벨로 생성한다. 제1 레지스터부(233)는 T14시점에서 로직하이레벨로 생성된 제2 지연신호(DCO<2>)를 래치하여 로직하이레벨의 제2 전치액티브신호(SRO<2>)를 생성한다.

다음으로, T16시점에 제1 지연조절부(232)의 제3 지연부(2323)는 제3 입력코드신호(TO<3>)가 로직하이레벨이므로 제3 지연신호(DCO<3>)를 T15시점으로부터 제1 지연량(d1)만큼 지연하여 로직하이레벨의 제3 지연신호(DCO<3>)를 생성한다.

다음으로, T17시점에 제어신호생성부(2331)는 제1 스트로브신호(STR<1>)의 펄스를 입력받아 제3 전달신호(Q3)를 로직로우레벨로 생성하고, 제4 전달신호(Q4)를 로직하이레벨로 생성한다. 제1 레지스터부(233)는 T16시점에서 로직하이레벨로 생성된 제3 지연신호(DCO<3>)를 래치하여 로직하이레벨의 제3 전치액티브신호(SRO<3>)를 생성한다.

다음으로, T19시점에 제어신호생성부(2331)는 제1 스트로브신호(STR<1>)의 펄스를 입력받아 제4 전달신호(Q4)를 로직로우레벨로 생성한다. 제1 지연조절부(232)의 제4 지연부(2324)는 제4 입력코드신호(TO<4>)가 로직로우레벨이므로 제4 지연신호(DCO<4>)를 T17시점으로부터 제2 지연량(d2)만큼 지연하여 로직하이레벨의 제4 지연신호(DCO<4>)를 생성한다. 제1 레지스터부(233)는 T18시점에서 로직로우레벨로 생성된 제4 지연신호(DCO<4>)를 래치하여 로직하이레벨의 제4 전치액티브신호(SRO<4>)를 생성한다. 즉, 제1 레지스터부(233)는 제1 내지 제4 전치액티브신호(SRO<1:4>)의 레벨조합을 'H,H,H,L'로 생성한다. 여기서, 제1 내지 제4 전치액티브신호(SRO<1:4>)의 레벨조합 'H,H,H,L'는 제1 전치액티브신호(SRO<1>)가 로직하이레벨이고, 제2 전치액티브신호(SRO<2>)가 로직하이레벨이며, 제3 전치액티브신호(SRO<3>)가 로직하이레벨이고, 제4 전치액티브신호(SRO<4>)가 로직로우레벨임을 의미한다.

도 10을 참고하면 제2 내부전압생성부(3)는 기준전압생성부(31), 구동신호생성부(32), 액티브구동신호생성부(33) 및 제1 내지 제5 구동부(34~38)를 포함한다.

기준전압생성부(31)는 PVT특성변화에 둔감하고 일정한 레벨을 갖는 기준전압(VREF)을 생성한다. 구동신호생성부(32)는 기준전압(VREF)의 레벨을 조절하여 구동신호(DRV)를 생성한다. 액티브구동신호생성부(33)는 제1 내지 제4 입력코드신호(TO<1:4>)의 레벨조합에 따라 선택적으로 인에이블되는 제1 내지 제4 액티브구동신호(ACTDRV<1:4>)를 생성한다. 제1 내지 제4 구동부(34~37)는 제1 내지 제4 액티브구동신호(ACTDRV<1:4>)가 인에이블되는 경우 제2 내부전압(VINT2)을 구동한다. 제5 구동부(38)는 구동신호(DRV)를 입력받아 제2 내부전압(VINT2)을 구동한다. 여기서, 제1 내지 제4 구동부(34~37)는 제1 내지 제4 액티브구동신호(ACTDRV<1:4>)에 따라 선택적으로 활성화되어 제2 내부전압(VINT2)을 구동하고, 제5 구동부(38)는 구동신호(DRV)를 입력받아 제2 내부전압(VINT2)을 구동한다.

좀더 구체적으로 도 11을 참고하여 액티브구동신호생성부(33)의 구성을 살펴보면 다음과 같다.

액티브구동신호생성부(33)는 제2 스트로브신호생성부(331), 제2 지연조절부(332), 제2 레지스터부(333) 및 드라이버(334)를 포함한다. 제2 스트로브신호생성부(331)는 파워업구간에서 인에이블되는 리셋신호(RST)를 입력받아 초기화되고, 파워업구간이후 인에이블되는 인에이블신호(EN)를 입력받아 외부클럭(ECLK)에 동기되어 발생하는 펄스를 포함하는 제2 스트로브신호(STR<2>)를 생성한다. 제2 지연조절부(332)는 외부로부터 선택신호(SEL)를 입력받아 제1 내지 제4 입력코드신호(TO<1:4>) 또는 제1 내지 제4 외부코드신호(EVDC<1:4>)의 레벨조합에 따라 지연량이 조절되는 제5 내지 제8 지연신호(DCO<5:8>)를 생성한다. 여기서, 제5 내지 제8 지연신호(DCO<5:8>)의 지연량은 선택신호(SEL)가 인에이블되는 경우 제1 내지 제4 입력코드신호(TO<1:4>)의 레벨조합에 따라 지연량이 조절되고, 선택신호(SEL)가 디스에이블되는 경우 제1 내지 제4 외부코드신호(EVDC<1:4>)의 레벨조합에 따라 지연량이 조절된다. 제2 레지스터부(333)는 제2 스트로브신호(STR<2>)의 펄스가 입력되는 시점에 제5 내지 제8 지연신호(DCO<5:8>)를 순차적으로 래치하고, 래치된 제5 내지 제8 지연신호(DCO<5:8>)를 제5 내지 제8 전치액티브신호(SRO<5:8>)로 출력한다. 드라이버(334)는 제5 내지 제8 전치액티브신호(SRO<5:8>)를 버퍼링하여 제1 내지 제4 액티브구동신호(ACTDRV<1:4>)를 생성한다. 여기서, 제2 지연조절부(332)는 도 6에 도시된 제1 지연조절부(232)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다. 또한, 제2 레지스터부(333)는 도 7에 도시된 제1 레지스터부(233)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.

이와 같이 구성된 내부전압 생성회로의 동작을 도1 내지 도 11을 참고하여 살펴보되, 외부클럭(ECLK)와 내부클럭(RCLK)의 주파수 차이가 △400MHz인 경우 제1 내부전압을 구동하는 동작을 예를들어 살펴보면 다음과 같다.

코드신호생성부(1)의 내부클럭생성부(11)는 인가전압(OCV)의 레벨에 따라 내부클럭(RCLK)을 생성한다. 비교부(12)는 외부클럭(ECLK)과 내부클럭(RCLK)의 주파수를 비교하여 주파수차이신호(FD)가 인에이블되는 구간폭을 조절한다. 코드변환부(13)는 주파수차이신호(FD)가 인에이블되는 구간폭 동안 제1 및 제2 카운팅신호(CNT<1:2>)를 카운팅하여 제1 및 제2 카운팅신호(CNT<1:2>)의 레벨조합을 'L,H'로 생성한다. 그리고, 코드변환부(13)는 제1 및 제2 카운팅신호(CNT<1:2>)의 레벨조합 'L,H'를 디코딩하여 제1 내지 제4 입력코드신호(TO<1:4>)의 레벨조합을 'H,H,H,L'로 생성한다. 여기서, 제1 및 제2 카운팅신호(CNT<1:2>)의 레벨조합 'L,H'는 제1 카운팅신호(CNT<1>)가 로직로우레벨이고, 제2 카운팅신호(CNT<2>)가 로직하이레벨임을 의미한다. 또한, 제1 내지 제4 입력코드신호(TO<1:4>)의 레벨조합 'H,H,H,L'는 제1 입력코드신호(TO<1>)가 로직하이레벨이고, 제2 입력코드신호(TO<2>)가 로직하이레벨이며, 제3 입력코드신호(TO<3>)가 로직하이레벨이고, 제4 입력코드신호(TO<4>)가 로직로우레벨임을 의미한다.

제1 내부전압생성부(2)의 액티브주기신호생성부(23)는 제1 내지 제4 입력코드신호(TO<1:4>)의 레벨조합이 'H,H,H,L'로 생성되므로 제1 내지 제4 액티브주기신호(ACTOSC<1:4>)의 레벨조합을 'H,H,H,L'로 생성한다. 여기서, 제 내지 제4 액티브주기신호(ACTOSC<1:4>)의 레벨조합 'H,H,H,L'는 제1 액티브주기신호(ACTOSC<1>)가 로직하이레벨이고, 제2 액티브주기신호(ACTOSC<2>)가 로직하이레벨이며, 제3 액티브주기신호(ACTOSC<3>)가 로직하이레벨이고, 제4 액티브주기신호(ACTOSC<4>)가 로직로우레벨임을 의미한다. 이때, 주기신호(OSC)는 주기적으로 토글링되어 생성된다. 따라서, 제1 내지 제3 펌프(24~26)와 제5 펌프(28)는 활성화되어 제1 내부전압(VINT1)을 펌핑하고, 제4 펌프(27)는 활성화되지 않는다.

이와 같이 구성된 내부전압생성회로는 외부클럭(ECLK)의 주파수에 따라 내부전압을 생성하는 펌프 및 구동부를 선택적으로 활성화하여 내부전압을 구동하므로 외부클럭(ECLK)의 주파수가 높게 입력되어 고속동작하는 경우에도 불필요한 전류소모를 방지 할수 있다.

1. 코드신호생성부 2. 제1 내부전압생성부
3. 제2 내부전압생성부 11. 내부클럭생성부
12. 비교부 13. 코드변환부
21. 감지부 22. 오실레이터
23. 액티브주기신호생성부 24 ~ 28: 제1 내지 제5 펌프
131. 카운터 132. 래치신호생성부
133. 래치부 134. 디코더
231. 제1 스트로브신호생성부 232. 제1 지연조절부
233. 제1 레지스터부 234. 논리부
2321 ~ 2324: 제1 내지 제4 지연부 2331. 전달신호생성부
2332 ~ 2335: 제1 내지 제4 플립플롭 2336. 전치액티브신호생성부
2337 ~ 2340: 제1 내지 제4 버퍼부

Claims

외부클럭과 인가전압의 레벨에 따라 주파수가 조절되는 내부클럭의 주파수 차이에 대응되는 레벨조합을 갖는 입력코드신호를 생성하는 코드신호생성부; 및
상기 입력코드신호의 레벨조합에 따라 선택적으로 활성화되어 내부전압을 구동하는 내부전압생성부를 포함하는 내부전압 생성회로.
제 1 항에 있어서, 상기 내부전압생성부는 상기 입력코드신호의 레벨조합에 따라 상기 내부전압을 구동하는 구동력이 조절되는 내부전압 생성회로.
제 1 항에 있어서, 상기 코드신호생성부는
외부에서 입력되는 상기 인가전압의 레벨에 응답하여 상기 내부클럭을 생성하는 내부클럭생성부;
상기 외부클럭과 상기 내부클럭의 주파수 차이에 따라 인에이블되는 구간폭이 조절되는 주파수차이신호를 생성하는 비교부; 및
상기 주파수차이신호에 응답하여 카운팅되는 카운팅신호의 레벨조합이 상기 외부클럭과 상기 내부클럭의 주파수 차이에 대응되는 레벨조합인 경우 상기 카운팅신호로부터 상기 입력코드신호를 생성하는 코드변환부를 포함하는 내부전압 생성회로.
제 3 항에 있어서, 상기 코드변환부는
상기 주파수차이신호가 인에이블되는 구간폭 동안 상기 카운팅신호를 카운팅하는 카운터;
상기 카운팅신호의 레벨조합이 상기 외부클럭과 상기 내부클럭의 주파수 차이에 대응되는 레벨조합인 경우 인에이블되는 래치신호를 생성하는 래치신호생성부;
상기 래치신호에 응답하여 상기 카운팅신호를 래치하고, 래치된 상기 카운팅신호를 전치코드신호로 출력하는 래치부; 및
상기 전치코드신호를 디코딩하여 상기 입력코드신호를 생성하는 디코더를 포함하는 내부전압 생성회로.
제 4 항에 있어서, 상기 래치신호는 상기 카운팅신호의 레벨조합이 동일한 레벨조합으로 기 설정횟수 이상 생성되는 경우 인에이블되는 신호인 내부전압 생성회로.
제 1 항에 있어서, 상기 내부전압구동부는
상기 내부전압의 레벨이 기 설정된 레벨보다 낮은 레벨인 경우 인에이블되는 감지신호를 생성하는 감지부;
상기 감지신호에 응답하여 주기적으로 토글링되는 주기신호를 생성하는 오실레이터;
상기 주기신호에 응답하여 상기 입력코드신호의 레벨조합에 따라 선택적으로 인에이블되는 액티브주기신호를 액티브주기신호생성부; 및
상기 액티브주기신호의 레벨조합에 따라 선택적으로 활성화되어 상기 내부전압을 구동하는 다수의 펌프를 포함하는 내부전압 생성회로.
제 6 항에 있어서, 상기 액티브주기신호생성부는
파워업구간이후 상기 외부클럭에 응답하여 주기적으로 발생되는 펄스를 포함하는 스트로브신호를 생성하는 스트로브신호생성부;
외부에서 입력되는 선택신호에 응답하여 상기 입력코드신호 또는 외부코드신호의 레벨조합에 따라 지연량이 조절되는 지연신호를 생성하는 지연조절부;
상기 스트로브신호의 펄스에 응답하여 상기 지연신호를 래치하고, 래치된 상기 지연신호를 전치액티브신호로 출력하는 레지스터부; 및
상기 전치액티브신호의 레벨조합에 따라 상기 주기신호를 버퍼링하여 상기 액티브주기신호를 생성하는 논리부를 포함하는 내부전압 생성회로.
제 7 항에 있어서, 상기 레지스터부는
접지전압을 입력받아 상기 스트로브신호에 응답하여 순차적으로 인에이블되는 전달신호를 생성하는 전달신호생성부; 및
상기 전달신호에 응답하여 상기 지연신호를 래치하여 상기 전치액티브신호를 생성하는 전치액티브신호생성부를 포함하는 내부전압 생성회로.
외부클럭과 인가전압의 레벨에 따라 주파수가 조절되는 내부클럭의 주파수 차이에 따라 인에이블되는 구간폭이 조절되는 주파수차이신호를 생성하는 비교부; 및
상기 주파수차이신호에 응답하여 카운팅신호를 카운팅하고, 상기 카운팅신호로부터 내부전압을 구동하는 구동력을 조절하기 위한 입력코드신호를 생성하는 코드변환부를 포함하는 내부전압 생성회로.
제 9 항에 있어서,
외부에서 인가되는 상기 인가전압의 레벨에 응답하여 주기적으로 토글링하는 상기 내부클럭을 생성하는 내부클럭생성부를 더 포함하는 내부전압 생성회로.
제 10 항에 있어서, 상기 내부클럭은 상기 인가전압의 레벨에 따라 토글링되는 횟수가 조절되는 내부전압 생성회로.
제 9 항에 있어서, 상기 코드변환부는
상기 주파수차이신호가 인에이블되는 구간폭 동안 상기 카운팅신호를 카운팅하는 카운터;
상기 카운팅신호의 레벨조합이 상기 외부클럭과 상기 내부클럭의 주파수 차이에 대응되는 레벨조합인 경우 인에이블되는 래치신호를 생성하는 래치신호생성부;
상기 래치신호에 응답하여 상기 카운팅신호를 래치하고, 래치된 상기 카운팅신호를 전치코드신호로 출력하는 래치부; 및
상기 전치코드신호를 디코딩하여 상기 입력코드신호를 생성하는 디코더를 포함하는 내부전압 생성회로.
제 12 항에 있어서, 상기 래치신호는 상기 카운팅신호의 레벨조합이 동일한 레벨조합으로 기 설정횟수 이상 생성되는 경우 인에이블되는 신호인 내부전압 생성회로.
제 12 항에 있어서,
상기 입력코드신호의 레벨조합에 따라 선택적으로 활성화되어 상기 내부전압을 구동하는 구동력이 조절되는 내부전압생성부를 더 포함하는 내부전압 생성회로.
외부클럭과 인가전압의 레벨에 따라 주파수가 조절되는 내부클럭의 주파수 차이에 따라 토글링되는 주기가 조절되는 주파수차이신호를 생성하는 비교부; 및
상기 주파수차이신호가 토글링되는 주기에 따라 카운팅신호를 생성하고, 상기 카운팅신호로부터 내부전압을 구동하는 구동력을 조절하기 위한 입력코드신호를 생성하는 코드변환부를 포함하는 내부전압 생성회로.
제 15 항에 있어서,
외부에서 인가되는 상기 인가전압의 레벨에 응답하여 주기적으로 토글링하는 상기 내부클럭을 생성하는 내부클럭생성부를 더 포함하는 내부전압 생성회로.
제 16 항에 있어서, 상기 내부클럭은 상기 인가전압의 레벨에 따라 토글링하는 횟수가 조절되는 내부전압 생성회로.
제 15 항에 있어서, 상기 코드변환부는
상기 주파수차이신호가 토글링되는 횟수만큼 상기 카운팅신호를 카운팅하는 카운터;
상기 카운팅신호의 레벨조합이 상기 외부클럭과 상기 내부클럭의 주파수 차이에 대응되는 레벨조합인 경우 인에이블되는 래치신호를 생성하는 래치신호생성부;
상기 래치신호에 응답하여 상기 카운팅신호를 래치하고, 래치된 상기 카운팅신호를 전치코드신호로 출력하는 래치부; 및
상기 전치코드신호를 디코딩하여 상기 입력코드신호를 생성하는 디코더를 포함하는 내부전압 생성회로.
제 18 항에 있어서, 상기 래치신호는 상기 카운팅신호의 레벨조합이 동일한 레벨조합으로 기 설정횟수 이상 생성되는 경우 인에이블되는 신호인 내부전압 생성회로.
제 18 항에 있어서,
상기 입력코드신호의 레벨조합에 따라 선택적으로 활성화되어 상기 내부전압을 구동하는 구동력이 조절되는 내부전압생성부를 더 포함하는 내부전압 생성회로.