KR101138027B1 - 반도체 디바이스, 이를 포함하는 모듈, 및 데이터 프로세싱 시스템 - Google Patents
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Abstract
본 발명은, 기록 레벨링 모드에서 활성화되는 스큐 검출 회로 및 ODT 신호를 이용함으로써 데이터 스트로브 단자에 연결된 종단 저항 회로를 활성화시키는 ODT 제어 회로를 포함하는 반도체 메모리 디바이스를 제공하기 위한 것이다. ODT 제어 회로는, 동적 ODT 가 기록 레벨링 모드에서 미사용 상태에 있을 때 제 1 저항 모드를 선택하고, 동적 ODT 가 기록 레벨링 모드에서 사용 상태에 있을 때 제 2 저항 모드를 선택한다. 이 구성을 통해서, 동적 ODT 의 사용 상태의 저항 및 동적 ODT 의 미사용 상태의 저항이 실제 기록 동작에서 재생될 수 있다. 결과적으로, 더욱 정확한 기록 레벨링 동작이 수행될 수 있다.
Description
본 발명은 반도체 디바이스에 관한 것이고, 더욱 상세하게는, 클록 신호와 데이터 스트로브 신호 사이의 스큐 (skew) 를 측정하기 위한 기록 레벨링 모드를 갖는 반도체 디바이스에 관한 것이다. 또한, 본 발명은 이러한 메모리 디바이스를 포함하는 모듈 및 데이터 프로세싱 시스템에 관한 것이다.
반도체 메모리 디바이스 (예를 들어, DRAM (Dynamic Random Access Memory)) 와 메모리 제어기 사이에서 판독 데이터 및 기록 데이터의 송신 및 수신은 데이터 스트로브 신호에 동기하여 수행될 수도 있다. 예를 들어, 기록 동작에서, 메모리 제어기는 데이터 스트로브 신호 및 기록 데이터를 반도체 메모리 디바이스에 공급하고, 반도체 메모리 디바이스는 데이터 스트로브 신호에 동기하여 기록 데이터를 페치 (fetch) 한다.
그러나, 반도체 메모리 디바이스에 의해 페치된 기록 데이터는 데이터 스트로브 신호와는 상이한 클록 신호에 동기하여 메모리 셀 어레이에 전달된다. 따라서, 데이터 스트로브 신호와 클록 신호 사이에 스큐가 존재하는 경우, 기록 동작은 정확하게 수행될 수 없다. 이 문제를 해결하기 위해, 반도체 메모리 디바이스는 종종 클록 신호와 데이터 스트로브 신호 사이의 스큐를 측정하기 위한 기록 레벨링 모드를 포함한다 (JEDEC SOLID STATE TECHNOLOGY ASSOCIATION <URL:http://www.jedec.org/download/search/JESD79-3B.pdf> 에서 2008년 4월의 JEDEC STANDARD, DDR3 SDRAM 규격, JESD79-3B(2007년 9월의 JESD79-3A 의 개정판) 참조).
본 발명에서는, 앞서 언급된 비특허 문헌의 개시물이 본 명세서에 참조로서 통합된다는 것에 유의해야 한다.
기록 레벨링 모드로 들어갈 때, 반도체 메모리 디바이스는 메모리 제어기로부터 공급된 데이터 스트로브 신호의 상승 에지 (rising edge) 의 타이밍에 클록 신호를 샘플링하고, 샘플링된 클록 신호를 데이터 단자로부터 출력한다. 이러한 구성을 통해서, 메모리 제어기는 데이터 스트로브 신호와 클록 신호 사이의 스큐의 양을 취득할 수 있다. 그 결과, 메모리 제어기는 그 양을 고려하여 데이터 스트로브 신호의 출력 타이밍을 조절할 수 있다.
앞서 언급한 기록 레벨링 동작이 기록 동작 시에 데이터 스트로브 신호와 클록 신호 사이의 스큐를 측정하는 동작이기 때문에, 실제 기록 동작과 가능한 한 동일한 조건하에서 이 기록 레벨링 동작을 수행하는 것이 바람직하다.
한편, 몇몇 반도체 메모리 디바이스는 소위 동적 ODT (On Die Termination) 기능을 갖는다. 동적 ODT 기능에 따르면, 반도체 메모리 디바이스에 통합된 종단 저항 회로의 저항을 동적으로 변경하는 것이 가능하게 되고, 반도체 메모리 디바이스가 기록 동작을 수행할 때의 저항과 동일한 버스에 연결된 다른 반도체 메모리 디바이스가 판독 동작을 수행할 때의 저항 사이의 상이한 값으로 종단 저항 회로의 저항을 변경하는 것이 가능하게 된다. 따라서, 동적 ODT 기능이 활성일 때, 기록 커맨드의 발행에 응답하여 종단 저항 회로의 저항이 변경된다.
그러나, 기록 레벨링 동작 동안 어떠한 기록 커맨드도 발행되지 않기 때문에, 종단 저항 회로의 저항은 대응 반도체 메모리 디바이스가 기록 동작을 수행할 때의 저항으로서 설정되지 않고, 동일한 버스에 연결된 다른 반도체 메모리 디바이스가 판독 동작을 수행할 때의 저항으로서 설정된다. 이러한 이유로, 종래의 반도체 메모리 디바이스에 따르면, 동적 ODT 기능이 활성일 때, 기록 레벨링 시에 종단 저항 회로의 저항이 기록 동작 시의 저항과는 상이하여, 이에 따라, 정확한 기록 레벨링 동작이 수행될 수 없다.
일 실시형태에서, 클록 신호가 입력되는 클록 단자, 기록 데이터의 입력 타이밍을 나타내는 데이터 스트로브 신호가 입력되는 데이터 스트로브 단자, 데이터 스트로브 신호에 동기하여 기록 데이터를 수신하는 정규 동작 모드로서 그리고 클록 신호와 데이터 스트로브 신호 사이의 스큐를 측정하는 기록 레벨링 모드로서 설정될 수 있는 모드 레지스터, 데이터 스트로브 단자에 연결된 종단 저항 회로, 종단 저항 회로의 활성화 여부를 지시하는 ODT 신호가 입력되는 커맨드 단자, 기록 레벨링 모드에서 활성화되고 클록 신호와 데이터 스트로브 신호 사이의 스큐를 측정하고 그 측정 결과를 출력하는 스큐 검출 회로 (skew detecting circuit), 및 ODT 신호를 이용함으로써 종단 저항 회로를 활성화시키는 ODT 제어 회로를 포함하는 반도체 디바이스가 제공되는데, 여기서 모드 레지스터는 종단 저항 회로의 저항을 동적으로 변경하는 동적 ODT 기능의 이용 여부를 지시하는 레지스터를 갖고, 종단 저항 회로는 제 1 저항으로서 설정된 제 1 저항 모드 및 제 1 저항과는 다른 제 2 저항으로서 설정된 제 2 저항 모드를 갖고, 그리고 ODT 제어 회로는 동적 ODT 기능이 기록 레벨링 모드에서 미사용 상태일 때 제 1 저항 모드를 선택하고 동적 ODT 기능이 기록 레벨링 모드에서 사용 상태일 때 제 2 저항 모드를 선택한다.
다른 실시형태에서, 기판상에 탑재된 전술한 것과 같은 복수의 반도체 디바이스들을 갖는 모듈이 제공되는데, 여기서 반도체 디바이스들에 제공된 클록 단자는 기판 상에 제공된 동일한 버스에 플라이바이(flyby)-연결된다.
다른 실시형태에서, 전술한 것과 같은 모듈 및 그 모듈에 연결된 제어기를 포함하는 데이터 프로세싱 시스템이 제공되는데, 여기서 제어기는 반도체 디바이스들에 소정의 사이클로 외부 커맨드를 발행함으로써 반도체 디바이스들이 기록 레벨링 모드로 이행하도록 함으로써, 반도체 디바이스들 각각에 대해 클록 신호 및 데이터 스트로브 신호 사이의 스큐를 측정하고 그 측정 결과에 기초하여 데이터 스트로브 신호의 공급 타이밍을 조절한다.
본 발명의 반도체 디바이스에 따르면, 기록 레벨링 모드에서 종단 저항 회로의 저항은 동적 ODT 가 사용되는지의 여부에 기초하여 변경된다. 따라서, 기록 커맨드가 발행되지 않을 때에도, 동적 ODT 가 사용 상태일 때의 저항 및 동적 ODT 가 미사용 상태일 때의 저항이 재생될 수 있다. 이에 따라, 반도체 디바이스가 동적 ODT 기능을 가질 때조차도, 기록 레벨링 시에 종단 저항 회로의 저항이 기록 동작시의 저항과 매칭될 수 있기 때문에, 이 디바이스는 더욱 정확한 기록 레벨링 동작을 수행할 수 있다.
본 발명의 모듈에 따르면, 반도체 디바이스들에 제공된 클록 단자들이 플라이바이-연결될 때조차도, 이러한 구성으로 인해 발생된 스큐는 정확하게 조절될 수 있다.
본 발명의 데이터 프로세싱 시스템에 따르면, 이 디바이스가 시스템의 시작 이후 동작 도중에 기록 레벨링 모드로 정기적으로 또는 주기적으로 들어갈 때조차도, 스큐는 매번 정확하게 조절될 수 있다.
본 발명의 전술한 특징 및 이점이 첨부된 도면과 관련하여 취해진 특정한 바람직한 실시형태들의 이하의 설명으로부터 더욱 명백해질 것이다.
도 1 은 본 발명의 바람직한 실시형태에 따른 데이터 프로세싱 시스템의 구성.
도 2 는 반도체 메모리 디바이스의 구성을 나타내는 블록도.
도 3 은 기록 레벨링 동작과 관련된 모드 레지스터의 부분을 나타내는 도면.
도 4 는 데이터-스트로브-신호 입/출력 회로의 관련 부분을 나타내는 회로도.
도 5 는, 동적 ODT 기능이 활성일 때 기록 레벨링 모드의 반도체 메모리 디바이스의 동작을 나타내는 타이밍도.
도 6 은, 동적 ODT 기능이 불활성일 때 기록 레벨링 모드의 반도체 메모리 디바이스의 동작을 나타내는 타이밍도.
도 7 은 각각의 동작 모드에서 ODT 임피던스 및 레이턴시를 나타내는 표.
도 1 은 본 발명의 바람직한 실시형태에 따른 데이터 프로세싱 시스템의 구성.
도 2 는 반도체 메모리 디바이스의 구성을 나타내는 블록도.
도 3 은 기록 레벨링 동작과 관련된 모드 레지스터의 부분을 나타내는 도면.
도 4 는 데이터-스트로브-신호 입/출력 회로의 관련 부분을 나타내는 회로도.
도 5 는, 동적 ODT 기능이 활성일 때 기록 레벨링 모드의 반도체 메모리 디바이스의 동작을 나타내는 타이밍도.
도 6 은, 동적 ODT 기능이 불활성일 때 기록 레벨링 모드의 반도체 메모리 디바이스의 동작을 나타내는 타이밍도.
도 7 은 각각의 동작 모드에서 ODT 임피던스 및 레이턴시를 나타내는 표.
본 발명의 바람직한 실시형태는 첨부된 도면을 참조하여 상세하게 설명될 것이다.
도 1 은 본 발명의 바람직한 실시형태에 따른 데이터 프로세싱 시스템의 구성을 나타낸다.
도 1 에 도시된 데이터 프로세싱 시스템은 메모리 모듈 (2) 및 메모리 모듈 (2) 에 연결된 메모리 제어기 (4) 를 포함한다. 메모리 모듈 (2) 은 모듈 기판 (6) 상에 탑재된 복수의 반도체 메모리 디바이스들 (10; DRAM0 내지 DRAM7) 을 갖는다. 도 1 에 도시된 메모리 모듈 (2) 은 모듈 기판 (6) 상에 DRAM0 내지 DRAM7 의 8 개의 DRAM 을 갖지만, 모듈 기판 (6) 상에 탑재되는 반도체 메모리 디바이스 (10) 의 수는 이에 한정되지 않는다. 반도체 메모리 디바이스 (10) 는 모듈 기판 (6) 의 일측 또는 양측에 탑재될 수 있다. 모듈 기판 (6) 의 구조 및 재료는 특별히 제한되지 않는다.
또한, 반도체 메모리 디바이스 (10) 의 유형은 특별히 제한되지 않는다. 본 실시형태에서, DDR3 (Double Data Rate 3) DRAM 이 이용된다. DDR3 DRAM 에서, 메모리 모듈 (2) 과 메모리 제어기 (4) 사이의 연결 구성은, DDR2 DRAM 의 전원 전압 보다 약 17% 만큼 감소 (1.8V 에서 1.5V 로 감소) 시키면서 DDR2 DRAM 의 주파수의 2 배의 주파수에서 DRAM 이 동작할 수 있도록, 변화된다.
구체적으로, 도 1 에 도시된 바와 같이, 데이터 (DQ) (판독 데이터 및 기록 데이터) 및 데이터 스트로브 신호 (DQS 및 /DQS) 는 메모리 모듈 (2) 과 메모리 제어기 (4) 사이에서 실질적으로 동일한 길이로 그리고 또한 가장 짧은 거리로 연결되고, 이에 따라, 2.1Gbps 까지의 고속 데이터 전송을 달성한다. 한편, 클록 신호 (CK 및 /CK), 어드레스 신호 (ADD), 및 커맨드 신호 (CMD) 는 모듈 기판 (6) 상에 제공된 동일한 버스 (8) 에 의해 플라이바이-연결된다. 플라이바이-연결은 소위 트래버서블 연결 (traversable connection) 을 의미한다. 플라이바이 연결에 따라서, 모듈 기판 (6) 내의 전체 배선 길이 및 배선의 수는 DDR2 의 등거리 경로 (equidistance routing) 의 전체 배선 길이 및 배선의 수로부터 감소될 수 있다. 결과적으로, 버스 (8) 의 레이아웃 제한이 완화될 수 있고, 고품질의 배선 레이아웃이 달성될 수 있다. 그 결과, 1.067 Gbps (DQ, DQS 의 1/2) 까지의 고속 어드레스-커맨드 전송이 달성된다.
그러나, 플라이바이 시스템이 이용되는 경우, 데이터 스트로브 신호 (DQS) 및 클록 신호 (CK) 사이의 스큐는 모듈 기판 (6) 상의 반도체 메모리 디바이스 (10) 의 탑재 위치에 기초하여 매우 상이해진다. 도 1 에 도시된 예시에서, 스큐는 메모리 제어기 (4) 에서 제일 가까운 DRAM0 에서 가장 작고, 메모리 제어기 (4) 로부터 가장 멀리 있는 DRAM7 에서 스큐가 가장 크다. 따라서, DRAM1 내지 DRAM7 에서, DRAM0 의 스큐를 매칭시키기 위해 데이터 스트로브 신호 (DQS) 가 출력되는 경우, 클록 신호 (CK) 가 데이터 스트로브 신호 (DQS) 로부터 지연되고, 이러한 지연은 DRAM7 에서 가장 크게 된다. 한편, DRAM0 내지 DRAM6 에서는, DRAM7 의 스큐를 매칭시키기 위해 데이터 스트로브 신호 (DQS) 가 출력되는 경우, 클록 신호 (CK) 는 데이터 스트로브 신호 (DQS) 보다 더 빠르게 되고, 이러한 진전 (advance) 은 DRAM0 에서 가장 크게 된다.
따라서, 데이터 스트로브 신호 (DQS) 의 출력 타이밍은 DRAM0 내지 DRAM7 각각에 대해 조절될 필요가 있다. 이러한 조절에 필요한 스큐의 양을 측정하는 동작이 "기록 레벨링 동작 (write leveling operation)" 이다. 메모리 제어기 (4) 는, DRAM0 내지 DRAM7 이 시스템 시작 시간 이외에 시스템 시동 이후의 동작에서 기록 레벨링 모드로 주기적으로 들어가게 하고, 이에 따라, 온도 및 전원 전압과 같은 동작 환경에 따라서 변경되는 스큐를 정기적으로 모니터링하고 데이터 스트로브 신호 (DQS) 의 출력 타이밍을 조절한다.
DRAM0 내지 DRAM7 이 기록 레벨링 모드로 들어갈 때, DRAM0 내지 DRAM7 는 메모리 제어기로부터 공급된 데이터 스트로브 신호 (DQS) 의 상승 에지시에 클록 신호 (CK) 를 샘플링하고, 샘플링한 클록 신호를 데이터 단자로부터의 데이터 (DQ) 로서 출력한다. 이에 따라, 메모리 제어기 (4) 는 데이터 스트로브 신호 (DQS) 와 클록 신호 (CK) 사이의 스큐의 양을 취득할 수 있고, 이 스큐의 양을 고려함으로써 데이터 스트로브 신호 (DQS) 의 출력 타이밍을 조절할 수 있다.
도 2 는 반도체 메모리 디바이스 (10) 의 구성을 나타내는 블록도이다.
본 실시형태에 따른 반도체 메모리 디바이스 (10) 는 전술한 바와 같이 DDR3 DRAM 이고, 클록 단자 (11a 및 11b), 커맨드 단자 (12a 내지 12e), 어드레스 단자 (13), 데이터 입/출력 단자 (14), 및 데이터 스트로브 단자 (15a 및 15b) 를 포함하는 외부 단자를 갖는다. 또한, 반도체 메모리 디바이스 (10) 는 전원 단자 등을 포함하지만, 이러한 엘리먼트들은 도 2 에 도시되지 않는다.
클록 단자 (11a 및 11b) 각각에는 클록 신호 (CK 및 /CK) 가 공급된다. 클록 단자 (11a 및 11b) 는 수신된 클록 신호 (CK 및 /CK) 를 클록 입력 회로 (21) 에 공급한다. 본 명세서에서, 신호 명칭의 헤드에 "/" 를 갖는 신호는 대응 신호의 반전 신호이다. 따라서, 클록 신호 (CK 및 /CK) 는 상호 보완적인 신호 (mutually complimentary signal) 이다.
클록 입력 회로 (21) 로부터 출력된 클록 신호 (PCLK) 는 타이밍 발생 회로 (22), DLL (Delay Lock Loop) 회로 (23), 및 데이터-스트로브-신호 입/출력 회로 (100) 로 공급된다. 타이밍 발생 회로 (22) 는 다양한 종류의 내부 클록 (ICLK) 를 발생시키고, 이러한 내부 클록을 다양한 내부 회로로 공급한다. DLL 회로 (23) 는 출력 클록 (LCLK) 를 발생시키고, 출력 클록 (LCLK) 를 데이터 입/출력 회로 (80) 및 후술하는 데이터-스트로브-신호 입/출력 회로 (100) 에 공급한다.
클록 신호 (PCLK) 의 위상은 외부로부터 공급된 클록 신호 (CK 및 /CK) 의 위상과 실질적으로 일치한다. 한편, DLL 회로 (23) 에 의해 발생된 출력 클록 (LCLK) 은 클록 신호 (CK 및 /CK) 의 위상-제어 신호이고, 출력 클록 (LCLK) 의 위상은, 판독 데이터 (DQ) 의 위상과 데이터 스트로브 신호 (DQS 및 /DQS) 의 위상이 클록 신호 (CK 및 /CK) 의 위상과 일치하도록 클록 신호 (CK 및 /CK) 의 위상으로부터 약간 앞선다.
DLL 회로 (23) 의 이용 여부는 모드 레지스터 (54) 에 대한 설정 콘텐츠에 따라서 결정된다. 즉, 모드 레지스터 (54) 에 대해 "DLL 온 모드 (DLL on mode)" 가 설정되면, DLL 회로 (23) 는 사용 상태로서 설정되고, 출력 클록 (LCLK) 은 클록 신호 (CK 및 /CK) 에 대해 위상-제어된다. 한편, 모드 레지스터 (54) 에 대해 "DLL 오프 모드 (DLL off mode)" 가 설정되면, DLL 회로 (23) 는 미사용 상태로서 설정되고, 출력 클록 (LCLK) 은 클록 신호 (CK 및 /CK) 에 대해 위상-제어되지 않는다. 따라서, DLL 오프 모드에서, 출력 클록 (LCLK) 은 그 위상이 클록 신호 (CK) 의 위상보다 지연되는 신호가 된다.
커맨드 단자 (12a 내지 12e) 에는 로우-어드레스 스트로브 신호 (/RAS), 컬럼-어드레스 스트로브 신호 (/CAS), 기록 인에이블 신호 (/WE), 칩 선택 신호 (/CS), 및 ODT 신호가 공급된다. 커맨드 단자 (12a 내지 12e) 는 수신된 커맨드 신호 (CMD) 를 커맨드 입력 회로 (31) 로 공급한다. 커맨드 입력 회로 (31) 는 수신된 커맨드 신호 (CMD) 를 커맨드 디코더 (32) 에 공급한다. 커맨드 디코더 (32) 는 내부 클록 (ICLK) 에 동기하여 커맨드 신호를 홀딩하고, 디코딩하고, 카운팅하여, 이에 따라, 다양한 내부 커맨드 (ICMD) 를 발생시킨다. 발생된 내부 커맨드는 로우-시스템 제어 회로 (51), 컬럼-시스템 제어 회로 (52), 판독/기록 제어 회로 (53), 및 모드 레지스터 (54) 로 공급된다. ODT 신호는 후술하는 종단 저항 회로의 활성화 여부를 지시한다.
어드레스 단자 (13) 에는 어드레스 신호 (ADD) 가 공급된다. 어드레스 단자 (13) 는 수신된 어드레스 신호 (ADD) 를 어드레스 입력 회로 (41) 로 공급한다. 어드레스 입력 회로 (41) 의 출력은 어드레스 래치 회로 (42) 로 공급된다. 어드레스 래치 회로 (42) 는 내부 클록 (ICLK) 에 동기하여 어드레스 신호 (ADD) 를 래치한다. 어드레스 래치 회로 (42) 에 의해 래칭된 어드레스 신호들 (ADD) 중에서, 로우 어드레스는 로우-시스템 제어 회로 (51) 로 공급되고, 컬럼 어드레스는 컬럼-시스템 제어 회로 (52) 로 공급된다. 모드 레지스터 설정으로의 도입 도중에, 어드레스 신호 (ADD) 는 모드 레지스터 (54) 로 공급되고, 이에 따라, 모드 레지스터 (54) 의 콘텐츠를 변화시킨다.
로우-시스템 제어 회로 (51) 의 출력은 로우 디코더 (61) 로 공급된다. 로우 디코더 (61) 는 메모리 셀 어레이 (70) 에 포함된 임의의 워드 라인 (WL) 을 선택한다. 메모리 셀 어레이 (70) 내에서, 복수의 워드 라인 (WL) 및 복수의 비트 라인 (BL) 은 서로 교차하고, 메모리 셀 (MC) 은 이러한 워드 라인과 비트 라인의 교차점에 배치된다 (도 2 는 하나의 워드 라인 (WL), 하나의 비트 라인 (BL), 및 하나의 메모리 셀 (MC) 만을 도시한다). 비트 라인 (BL) 은 대응 감지 증폭기 (63) 에 연결된다.
컬럼-시스템 제어 회로 (52) 의 출력은 컬럼 디코더 (62) 에 공급된다. 컬럼 디코더 (62) 는 임의의 감지 증폭기 (63) 를 선택한다. 컬럼 디코더 (62) 에 의해 선택된 감지 증폭기 (63) 는 데이터 증폭기 (64) 에 연결된다. 판독 동작시에, 데이터 증폭기 (64) 는 감지 증폭기 (63) 에 의해 증폭된 판독 데이터를 더 증폭하고, 이렇게 증폭된 판독 데이터를 데이터 입/출력 회로 (80) 에 공급한다. 한편, 기록 동작시에, 데이터 증폭기 (64) 는 데이터 입/출력 회로 (80) 로부터 수신된 기록 데이터를 증폭하고, 이렇게 증폭된 기록 데이터를 감지 증폭기 (63) 에 공급한다. 판독/기록 제어 회로 (53) 는 데이터 증폭기 (64) 및 데이터 입/출력 회로 (80) 를 제어한다.
데이터 입/출력 단자 (14; 데이터 단자) 는 판독 데이터 (DQ) 를 출력하고, 기록 데이터 (DQ) 를 입력하며, 데이터 입/출력 회로 (80) 로 연결된다. 출력 클록 (LCLK) 및 내부 데이터 스트로브 신호 (PDQS) 는 데이터 입/출력 회로 (80) 로 공급된다. 판독 동작시에, 데이터 입/출력 회로 (80) 는 출력 클록 (LCLK) 에 동기하여 판독 데이터를 출력한다. 기록 동작시에, 데이터 입/출력 회로 (80) 는 내부 데이터 스트로브 신호 (PDQS) 에 동기하여 기록 데이터를 페치한다. 기록 레벨링 모드에서, 데이터 입/출력 회로 (80) 는 데이터-스트로브-신호 입/출력 회로 (100) 로부터 스큐 검출 신호 (SKEW) 를 수신하고, 이러한 데이터를 출력 클록 (LCLK) 에 동기하지 않고 출력한다.
데이터 스트로브 단자 (15a 및 15b) 는 데이터 스트로브 신호 (DQS) 및 /DQS 를 각각 입력 및 출력하고, 데이터-스트로브-신호 입/출력 회로 (100) 에 연결된다. 도 2 에 도시된 바와 같이, 데이터-스트로브-신호 입/출력 회로 (100) 는 ODT 제어 회로 (200) 를 포함한다. ODT 제어 회로 (200) 는 내부 커맨드 (ICMD) 에 함유된 내부 ODT 신호 (PODT) 및 기록 신호 (Write) 에 기초하여 데이터-스트로브-신호 입/출력 회로 (100) 에 포함된 (출력 버퍼로서도 기능하는) 종단 저항 회로를 활성화한다. 내부 ODT 신호 (PODT) 는 ODT 신호에 링크된다. 기록 신호 (Write) 는 커맨드 신호 (CMD) 가 기록 커맨드를 나타낼 때 활성화된다. ODT 제어 회로 (200) 는 이하 상세하게 설명된다.
데이터-스트로브-신호 입/출력 회로 (100) 는 스큐 검출 회로 (110) 를 포함한다. 스큐 검출 회로 (100) 는 기록 레벨링 모드에서 데이터 스트로브 신호 (DQS) 와 클록 신호 (PCLK) 사이의 스큐를 검출한다. 스큐 검출 회로 (110) 로부터 출력된 스큐 검출 신호 (SKEW) 는 데이터 입/출력 회로 (80) 에 공급된다.
본 실시형태에 따른 반도체 메모리 디바이스 (10) 의 전반적인 구성은 전술한 바와 같다. 기록 레벨링 동작과 관련된 회로는 이하 상세하게 설명된다.
도 3 은 기록 레벨링 동작과 관련된 모드 레지스터 (54) 의 부분을 나타낸다.
도 3 에 도시된 바와 같이, 모드 레지스터 (54) 는 적어도 레지스터 (54a 내지 54f) 를 포함한다.
레지스터 (54a) 는 프리차지 전력 다운 타임 (precharge power down time) 시에 DLL 회로 (23) 의 이용 여부를 지시한다. 구체적으로, 레지스터 (54a) 에 대해서 "1" 이 설정될 경우, "프리차지 전력 다운 타임시에 DLL 온 모드가 설정되고", 프리차지 전력 다운 타임시에 DLL 회로 (23) 가 이용된다. 한편, 레지스터 (54a) 에 대해 "0" 이 설정될 경우, "프리차지 전력 다운 타임시에 DLL 오프 모드가 설정되고", 프리차지 전력 다운 타임시에 DLL 회로 (23) 는 이용되지 않는다. 레지스터 (54a) 의 설정값은 인버터 (INV) 에 의해 반전되고, 비동기-ODT 모드 신호 (SlowPD) 로서 출력된다.
레지스터 (54b) 는 CAS 기록 레이턴시 (CWL) 를 설정한다. CAS 기록 레이턴시는, 기록 신호 (Write) 가 활성화되는 때로부터 기록 데이터가 입력될 때까지의 클록수이다.
레지스터 (54c) 는 추가적인 레이턴시 (AL) 를 설정한다. 추가적인 레이턴시는, 각각의 반도체 메모리 디바이스 (10) 내에서 기록 커맨드가 발행되는 때로부터 기록 신호 (Write) 가 활성화될 때까지의 클록수이다. 따라서, 기록 커맨드의 발행으로부터 기록 데이터 (DQ) 의 입력까지의 클록수는 AL + CWL 로 정의된다.
레지스터 (54d) 는 기록 레벨링 모드로의 이행 (entrance) 을 설정한다. 구체적으로는, 레지스터 (54d) 에 대해 "0" 이 설정된 경우, "정규 동작 모드" 가 설정되고, 레지스터 (54d) 에 대해 "1" 이 설정된 경우, "기록 레벨링 모드" 가 설정된다. 레지스터 (54d) 의 설정값은 기록 레벨링 신호 (WriteLev) 로서 출력된다.
레지스터 (54e) 는 임피던스 코드 (Rtt_Nom) 를 설정한다. 임피던스 코드 (Rtt_Nom) 는, 종단 저항 회로가 제 1 저항 모드에서 동작될 때의 저항을 나타내고, 동일한 버스에 연결된 다른 반도체 메모리 디바이스 (10) 가 판독 동작을 수행할 때의 종단 저항을 나타낸다. 후술하는 동적 ODT 기능이 이용되지 않는 경우, 종단 저항 회로는 제 1 저항 모드에서 동작하고, 반도체 메모리 디바이스 (10) 가 기록 동작을 수행할 때조차도 저항은 임피던스 코드 (Rtt_Nom) 에 의해 나타내는 제 1 저항으로서 설정된다.
레지스터 (54f) 는 동적 ODT 기능 및 임피던스 코드 (Rtt_WR) 의 사용을 설정한다. 임피던스 코드 (Rtt_WR) 는, 종단 저항 회로가 제 2 저항 모드에서 동작할 때의 저항을 나타내고, 대응 반도체 메모리 디바이스 (10) 가 기록 동작을 수행할 때의 종단 저항을 나타낸다. 동적 ODT 기능이 레지스터 (54f) 의 설정 값에 의해 이용 상태로서 설정되는 경우, 동적 ODT 인에이블 신호 (DODTE) 는 하이 레벨로 활성화된다.
동적 ODT 는 종단 저항 회로의 저항을 동적으로 변경시키는 기능이다. 동적 ODT 기능이 활성인 경우, 종단 저항 회로는 동일한 버스에 연결된 다른 반도체 디바이스 (도 1 참조) 가 판독 동작을 수행할 때 제 1 저항 모드로 되고, 저항은 임피던스 코드 (Rtt_WR) 로 표시된 제 1 저항으로서 설정된다. 한편, 대응 반도체 메모리 디바이스 (10) 가 기록 동작을 수행할 때, 종단 저항 회로는 제 2 저항 모드로 되고, 저항은 임피던스 코드 (Rtt_RW) 로 나타내는 제 2 저항으로서 설정된다.
모드 레지스터 (54) 의 설정 값은, "모드 레지스터 설정 (MRS)" 을 나타내는 커맨드 신호 (CMD) 가 발행되는 상태로 어드레스 단자 (13) 를 통해서 원하는 설정 값을 입력함으로써 변경될 수 있다.
도 4 는 데이터-스트로브-신호 입/출력 회로 (100) 의 관련 부분을 나타내는 회로도이다.
도 4 에 도시된 바와 같이, 데이터-스트로브-신호 입/출력 회로 (100) 는, 데이터 스트로브 단자 (15a) 로부터 데이터 스트로브 신호 (DQS) 를 수신하는 입력 수신기 (101) 및 데이터 스트로브 단자 (15a) 를 통해서 데이터 스트로브 신호 (DQS) 를 출력하는 출력 버퍼 (102) 를 포함한다.
입력 수신기 (101) 는 데이터 스트로브 신호 (DQS) 의 레벨을 기준 전위 (VREF) 와 비교하여, 이에 따라서, 내부 데이터 스트로브 신호 (PDQS) 를 발생시킨다. 따라서, 내부 데이터 스트로브 신호 (PDQS) 의 위상은 입력 데이터 스트로브 신호 (DQS) 의 위상과 실질적으로 일치한다. 도 2 에 도시된 바와 같이, 내부 데이터 스트로브 신호 (PDQS) 는 데이터 입/출력 회로 (80) 로 공급되고, 이에 따라, 기록 데이터의 입력 타이밍을 조절한다. 또한, 내부 데이터 스트로브 신호 (PDQS) 는 스큐 검출 회로 (110) 로 공급된다.
스큐 검출 회로 (110) 는 기록 레벨링 신호 (WriteLev) 에 의해 활성화되고, 클록 신호 (PCLK) 와 데이터 스트로브 신호 (DQS) 사이의 스큐를 측정한다. 전술한 바와 같이, 클록 신호 (PCLK) 의 위상이 입력 클록 신호 (CK) 의 위상과 실질적으로 일치하기 때문에, 스큐 검출 회로 (110) 로부터 출력된 스큐 검출 신호 (SKEW) 는 클록 신호 (CK) 와 데이터 스트로브 신호 (DQS) 사이의 스큐를 정확하게 나타낸다. 도 2 에 도시된 바와 같이, 스큐 검출 신호 (SKEW) 는 데이터 입/출력 회로 (80) 로 공급되고, 출력 클록 (LCLK) 에 동기하지 않는 데이터 입/출력 단자 (14) 로부터 출력된다.
출력 버퍼 (102) 는 판독 신호 (Read), 및 내부 ODT 신호 (PODTa_Nom 및 PODTa_WR) 에 기초하여 활성화되고, 출력 클록 (LCLK) 에 동기하여 동작된다. 판독 신호 (Read) 는 판독/기록 제어 회로 (53) 로부터 공급되고, 내부 ODT 신호 (PODTa_Nom 및 PODTa_WR) 는 커맨드 디코더 (32) 로부터 공급된다.
판독 신호 (Read) 는 데이터 스트로브 단자 (15a) 로부터 출력되는 데이터 스트로브 신호 (DQS) 의 로직 레벨을 나타내는 내부 신호이다. 판독 신호 (Read) 가 동작하는 동안, 출력 버퍼 (102) 의 임피던스는 임피던스 코드 (Ron) 으로 나타내는 임피던스로서 설정된다.
내부 ODT 신호 (PODTa_Nom) 는 종단 저항 회로로서 출력 버퍼 (102) 를 사용하는 제 1 제어 신호이다. 내부 ODT 신호 (PODTa_Nom) 가 활성화된 경우, 출력 버퍼 (102) 는 제 1 저항 모드로 되고, 출력 버퍼 (102) 의 임피던스는 임피던스 코드 (Rtt_Nom) 로 나타내는 제 1 저항으로서 설정된다. 그러나, 내부 ODT 신호 (PODTa_Nom) 가 활성화된 경우에도, 내부 ODT 신호 (PODTa_Nom) 는 AND 회로 (103) 에 의해 인터럽트되고, 내부 ODT 신호 (PODTa_WR) 가 활성화될 때 비활성 상태로 된다. 내부 ODT 신호 (PODTa_WR) 는, 동적 ODT 기능을 이용하는 경우 ODT 신호가 커맨드 단자 (12e) 로부터 입력될 때 그리고 기록 신호 (Write) 가 활성화되지 않을 때에 제 1 경우로서 활성화되고, 동적 ODT 기능을 이용하지 않는 경우 ODT 신호가 커맨드 단자 (12e) 로부터 입력되는 때에 제 2 경우로서 활성화된다.
내부 ODT 신호 (PODTa_WR) 는 종단 저항 회로로서 출력 버퍼 (102) 를 이용하는 제 2 제어 신호이다. 내부 ODT 신호 (PODTa_WR) 가 활성화될 때, 출력 버퍼 (102) 는 제 2 저항 모드로 되고, 출력 버퍼 (102) 의 임피던스가 임피던스 코드 (Rtt_WR) 로 나타내는 제 2 저항으로서 설정된다. 동적 ODT 기능을 이용할 경우 커맨드 단자 (12e) 로부터 ODT 신호가 출력될 때, 그리고 기록 신호 (Write) 가 활성화될 때, 내부 ODT 신호 (PODTa_WR) 가 활성화된다.
전술한 바와 같이, 출력 버퍼 (102) 는 데이터 스트로브 단자 (15a) 로부터 판독 신호 (Read) 를 출력하도록 기능하고, 종단 저항 회로로서 기능한다.
도 4 에 도시된 바와 같이, ODT 제어 회로 (200) 는 내부 ODT 신호 (PODT), 기록 신호 (Write), 기록 레벨링 신호 (WriteLev), 및 동적 ODT 인에이블 신호 (DODTE) 를 수신하고 내부 ODT 신호 (PODT_Nom 및 PODT_WR) 를 발생시키는 게이트 회로 (210) 를 갖는다. 기록 레벨링 신호 (WriteLev) 는, 반도체 메모리 디바이스가 기록 레벨링 모드로 들어갈 때 활성화되고, 이 신호는 모드 레지스터 (54) 로부터 공급된다. 동적 ODT 인에이블 신호 (DODTE) 는 동적 ODT 기능이 활성일 때 활성화되고, 이 신호는 모드 레지스터 (54) 로부터 공급된다.
전술한 구성에 대해 세부적으로 설명한다. 게이트 회로 (210) 는, 기록 레벨링 신호 (WriteLev), 및 동적 ODT 인에이블 신호 (DODTE) 를 수신하는 AND 회로 (211), 및 내부 ODT 신호 (PODT) 및 AND 회로 (211) 의 반전된 출력을 수신하는 AND 회로 (212), 기록 신호 (Write) 및 AND 회로 (211) 의 출력을 수신하는 OR 회로 (213), 및 내부 ODT 신호 (PODT) 및 OR 회로 (213) 의 출력을 수신하는 AND 회로 (214) 를 포함한다.
전술한 회로 구성에서, 내부 ODT 신호 (PODT) 가 하이 레벨 (활성 상태) 에 있을 때 그리고 또한 기록 레벨링 신호 (WriteLev) 및 동적 ODT 인에이블 신호 (DODTE) 중 적어도 하나가 로우 레벨 (비활성 상태) 에 있을 때, 내부 ODT 신호 (PODT_Nom) 는 하이 레벨로 활성화된다. 한편, 내부 ODT 신호 (PODT) 가 하이 레벨 (활성 상태) 에 있을 때 하이 레벨로 활성화되고, 또한 기록 신호 (Write) 가 하이 레벨 (활성 상태) 에 있거나 또는 기록 레벨링 신호 (WriteLev) 및 동적 ODT 인에이블 신호 (DODTE) 모두가 하이 레벨 (활성 상태) 에 있을 때, 내부 ODT 신호 (PODT_WR) 는 하이 레벨로 활성화된다.
게이트 회로 (210) 에 의해 발생된 내부 ODT 신호 (PODT_Nom 및 PODT_WR) 는 카운터 (220 및 230) 로 각각 공급된다. 카운터 (220 및 230) 는 소정의 횟수동안 출력 클록 (LCLK) 을 카운팅하고, 이에 따라, 내부 ODT 신호 (PODT_Nom 및 PODT_WR) 각각을 지연시킨다. 카운터 (220 및 230) 에 의한 카운트 수는 모드 레지스터 (54) 에서 설정된 CAS 기록 레이턴시 (CWL) 및 추가 레이턴시 (AL) 에 의해 결정된다.
카운터 (220 및 230) 의 출력은 멀티플렉서 (221 및 231) 로 각각 공급된다. 또한, 카운터 (220 및 230) 를 바이패싱한 내부 ODT 신호 (PODT_Nom 및 PODT_WR) 는 각각 멀티플렉서 (221 및 231) 에 직접 공급되고, 이 신호들 중 임의의 하나의 신호가 선택된다. 선택된 신호는 내부 ODT 신호 (PODTa_Nom 또는 PODTa_WR) 로 되고, 임피던스 코드 (Rtt_Nom 또는 Rtt_WR) 를 활성상태로 되게 한다.
멀티플렉서 (221) 의 선택은 비동기-ODT 모드 신호 (SlowPD) 및 기록 레벨링 신호 (WriteLev) 의 논리합 출력에 의해 결정된다. 구체적으로, 비동기-ODT 모드 신호 (SlowPD) 및 기록 레벨링 신호 (WriteLev) 모두가 로우 레벨 (비활성 상태) 에 있을 때, 멀티플렉서 (221) 의 0-측 입력이 선택된다. 그 결과, 카운터 (220) 를 통과한 내부 ODT 신호 (PODT_Nom) 는 내부 ODT 신호 (PODTa_Nom) 로서 출력된다. 한편, 비동기-ODT 모드 신호 (SlowPD) 및 기록 레벨링 신호 (WriteLev) 중 적어도 하나가 하이 레벨 (활성 상태) 에 있을 때, 멀티플렉서 (221) 의 1-측 입력이 선택된다. 그 결과, 카운터 (220) 를 바이패싱한 내부 ODT 신호 (PODT_Nom) 는 내부 ODT 신호 (PODTa_Nom) 로서 직접 출력된다.
멀티플렉서 (231) 의 선택은 기록 레벨링 신호 (WriteLev) 에 의해 결정된다. 구체적으로, 기록 레벨링 신호 (WriteLev) 가 로우 레벨 (비활성 상태) 에 있을 때, 멀티플렉서 (231) 의 0-측 입력이 선택된다. 그 결과, 카운터 (230) 를 통과한 내부 ODT 신호 (PODT_WR) 가 내부 ODT 신호 (PODTa_WR) 로서 출력된다. 한편, 기록 레벨링 신호 (WriteLev) 가 하이 레벨 (활성 상태) 에 있을 때, 멀티플렉서 (231) 의 1-측 입력이 선택된다. 그 결과, 카운터 (230) 를 바이패싱한 내부 ODT 신호 (PODT_WR) 는 내부 ODT 신호 (PODTa_WR) 로서 직접 출력된다.
전술한 구성에 기초하여, 정규 동작 모드에서, 카운터 (220 및 230) 에 의해 지연된 내부 ODT 신호 (PODT_Nom 및 PODT_WR) 가 선택된다. 한편, 카운터 (220 및 230) 를 바이패싱한 내부 ODT 신호 (PODT_Nom 및 PODT_WR) 가 선택된다.
본 실시형태에 따른 반도체 메모리 디바이스 (10) 의 구성은 전술한 바와 같다. 본 실시형태에 따른 반도체 메모리 디바이스 (10) 의 동작이 후술된다.
도 5 는, 기록 레벨링 모드에서의 본 실시형태에 따른 반도체 메모리 디바이스 (10) 의 동작을 나타내는 타이밍도이다. 도 5 는, 동적 ODT 기능이 활성 (DODTE=H) 일 때의 동작의 예시를 나타낸다.
도 5 에 도시된 예시에서, 모드 레지스터 커맨드 (MRS) 가 클록 신호 (CK) 의 활성 에지 0 에 동기하여 발행된다. 따라서, 반도체 메모리 디바이스는 기록 레벨링 모드로 들어간다. 이 예시에서, 동적 ODT 기능이 활성이기 때문에, 기록 레벨링 신호 (WriteLev) 및 동적 ODT 인에이블 신호 (DODTE) 모두는 하이 레벨로 된다. 따라서, 도 4 에 도시된 OR 회로 (213) 의 출력은 강제적으로 하이 레벨로 된다.
ODT 신호가 클록 신호 (CK) 의 활성 에지 2 에 동기하여 활성화될 때, 내부 ODT 신호 (PODT) 가 활성화된다. 이때, 기록 레벨링 모드에 대한 기록 신호 (Write) 는 OR 회로 (213) 의 출력이 이미 하이 레벨에 있기 때문에 활성화되지 않지만, 내부 ODT 신호 (PODT_WR) 는 활성화된다. 내부 ODT 신호 (PODT_WR) 가 카운터 (230) 를 바이패싱한 출력 버퍼 (102) 로 즉시 공급되기 때문에, 출력 버퍼 (102) 의 종단 저항은 최소 시간 (tAONPD) 에서 임피던스 코드 (Rtt_WR) 로 나타내는 제 2 저항으로서 설정된다. 즉, 제 2 저항 모드가 즉시 설정된다.
출력 버퍼 (102) 가 제 2 저항 모드로 되는 상태는, 동적 ODT 기능이 활성일 때의 기록 동작시에서와 동일한 조건을 갖는다. 따라서, 동적 ODT 기능이 활성일 때의 스큐는 정확하게 재생될 수 있다. 도 5 에 도시된 예시에서, 데이터 스트로브 신호 (DQS) 는 메모리 제어기 (4) 로부터 시작되고, 대응 클록 신호 (CK) 의 활성 에지 (5) 와의 위상 비교가 수행된다. 도 4 에 나타난 스큐 검출 회로 (110) 가 이 위상 비교를 수행한다. 따라서, 스큐 검출 신호 (SKEW) 가 발생되고, 데이터 입/출력 회로 (80) 는 출력 클록 (LCLK) 에 동기하지 않는 판독 데이터 (DQ) 를 출력한다.
그후, ODT 신호가 클록 신호 (CK) 의 활성 에지 6 에 동기하여 비활성화될 때, 출력 버퍼 (102) 의 종단 저항은 최소의 시간 (tAOFPD) 에서 하이 임피던스 상태로 전환한다. 출력 버퍼 (102) 가 하이 임피던스 상태로 될 때, 출력 버퍼 (102) 의 전력 소모는 실질적으로 제로가 된다.
도 6 은 기록 레벨링 모드에서 본 실시형태에 따른 반도체 메모리 디바이스 (10) 의 동작을 나타내는 다른 타이밍도이다. 도 6 은, 동적 ODT 기능이 비활성 (DODTE=L) 일 때의 동작의 예시를 나타낸다.
도 6 에 도시된 동작 타이밍은 도 5 에 도시된 동작 타이밍과 기본적으로 동일하다. 그러나, 도 6 의 예시에서, 동적 ODT 기능이 비활성 (동작가능하지 않은) 이기 때문에, 내부 ODT 신호 (PODT) 가 활성화되더라도, 내부 ODT 신호 (PODT_WR) 는 활성화되지 않고, 대신에 내부 ODT 신호 (PODT_Nom) 가 활성화된다. 내부 ODT 신호 (PODT_Nom) 가 카운터 (220) 를 바이패싱한 이후에 즉시 출력 버퍼 (102) 로 공급되기 때문에, 출력 버퍼 (102) 의 종단 저항은 최소 시간 (tAONPD) 에서 임피던스 코드 (Rtt_Nom) 로 나타내는 제 1 저항으로서 설정된다. 즉, 제 1 저항 모드가 즉시 설정된다.
출력 버퍼 (102) 가 제 1 저항 모드로 된 상태는, 동적 ODT 기능이 비활성일 때의 기록 동작시와 동일한 조건을 갖는다. 따라서, 동적 ODT 기능이 비활성일 때의 스큐는 정확하게 재생될 수 있다.
이하, ODT 신호가 클록 신호 (CK) 의 활성 에지 6 에 동기하여 비활성화될 때, 출력 버퍼 (102) 의 종단 저항은 최소의 시간 (tAOFPD) 에서 하이 임피던스 상태로 된다.
도 7 은 각각의 동작 모드에서 레이턴시 및 ODT 임피던스를 나타내는 표이다.
도 7 에 도시된 바와 같이, 기록 데이터 (DQ) 의 입력 레이턴시는 정규 동작 모드시의 기록 동작에서 "AL+CWL" 이다. 데이터 스트로브 신호 (DQS) 는 기록 프리앰블 주기 (1tCK) 만큼 일찍 먼저 입력된다. 즉, 데이터 스트로브 신호 (DQS) 의 레이턴시는 "AL+CWL-1" 이다. 이는, DRAM 코어의 동작 속도가 크게 개선되지 않기 때문에, 판독 동작시의 레이턴시 (AL+CL) 가 증가될 필요가 있고 그후 동작 주파수의 스피드-업이 뒤따른다. 기록 동작시의 레이턴시가 이에 따라서 동시에 증가되지 않는 경우, 기록에서 판독까지의 주기 또는 판독에서 기록까지의 주기 동안에 데이터 스트로브 신호 (DQS) 와 판독/기록 데이터 (DQ) 가 충돌한다. 따라서, 기록 커맨드 및 ODT 신호를 동시에 입력하기 위해서, ODT 신호에 대한 종단 저항 회로의 동작 레이턴시 (ODT 레이턴시) 는 "AL+CWL-2" 로 설정된다.
한편, 판독 커맨드의 입력은 기록 레벨링 모드에서 필요하지 않다. 따라서, 데이터 스트로브 신호 (DQS) 의 입력 레이턴시는 0 이다. 그 결과, ODT 레이턴시도 0 일 수 있다. 그러나, 종래의 반도체 메모리 디바이스에 따르면, ODT 신호를 바이패싱하는 어떠한 루트도 없다. 따라서, 기록 동작시에서와 동일한 ODT 레이턴시 (=AL+CWL-2) 의 경과를 대기할 필요가 있다.
한편, 본 실시형태에 따르면, ODT 신호는 전술한 바와 같이 기록 레벨링 모드에서 바이패싱된다. 따라서, 종단 저항 회로는 ODT 신호를 활성화한 후에 최소의 시간 (tAONPD) 에서 활성화될 수 있고, 종단 저항 회로는 ODT 신호를 비활성화한 후 최소의 시간 (tAONPD) 에서 비활성화될 수 있다.
기록 레벨링 모드에서, 기록 커맨드는 발행되지 않는다. 따라서, 종래의 반도체 메모리 디바이스에 따르면, 기록 레벨링 모드시의 종단 저항은 임피던스 코드 (Rtt_Nom) 로 나타내는 제 1 저항에 고정된다.
한편, 이미 설명된 바와 같이, 본 실시형태에 따르면, 동적 ODT 기능이 기록 레벨링 모드에서 이용될 때, 종단 저항은 임피던스 코드 (Rtt_WR) 로 나타내는 제 2 저항으로서 설정될 수 있다.
전술한 바와 같이, 본 실시형태에 따르면, 카운터 (220 및 230) 가 기록 레벨링 모드에서 바이패싱되기 때문에, 출력 버퍼 (102) 는 ODT 신호의 변화에 응답한 후 즉시 종단 저항 회로로서 기능하게 될 수 있다. 따라서, 종래의 반도체 메모리 디바이스와는 다르게, 종단 저항 회로가 기록 레벨링 모드에서 활성화될 때까지 ODT 레이턴시의 경과를 대기할 필요가 없고, 본 실시형태의 반도체 메모리 디바이스는 고속으로 기록 레벨링 동작을 수행할 수 있다. 그 결과, 반도체 메모리 디바이스가 시스템 기동 이후에 동작의 기록 레벨링 모드로 정기적으로 또는 주기적으로 들어갈 때조차도, 시스템의 성능 감소가 최소화될 수 있다.
또한, 본 발명의 실시형태에 따르면, 종단 저항 회로의 저항이 동적 ODT 기능의 이용 여부에 대응하여 변경되기 때문에, 정규 동작 모드에서 동적 ODT 기능의 사용 상태 및 미사용 상태는 기록 레벨링 모드에서 정확하게 재생될 수 있다. 결과적으로, 스큐는 정확하게 측정될 수 있고, 기록 레벨링 동작이 고정밀도로 수행될 수 있다.
예시적인 실시형태가 전술되지만, 본 발명은 이에 제한되지 않는다. 본 발명의 범위를 벗어나지 않고 본 실시형태의 다양한 변형이 이루어질 수 있고, 이러한 변형은 본 발명의 범위 내에 포함된다.
예를 들어, 전술한 실시형태에서, DRAM 에 대한 본 발명의 적용이 설명되었지만, 본 발명의 적용 타겟은 비휘발성 메모리로 한정되지 않는다. 또한, 본 발명은 PRAM (phase change memory) 과 같은 비휘발성 메모리와 같은 다른 유형의 반도체 메모리 디바이스에 적용될 수 있다.
전술한 실시형태에서, 카운터 (220 및 230) 가 DLL 회로에 의해 위상-제어된 출력 클록 (LCLK) 을 이용함으로써 동작되지만, DLL 회로와 같은 내부-클록 발생 회로의 이용은 본 발명에서 필수적이지는 않다. 따라서, ODT 신호는 내부 클록 대신에 외부 클록을 카운팅함으로써 지연될 수 있다.
전술한 실시형태에서, 출력 버퍼 (102) 는 종단 저항 회로를 구성하지만, 종단 저항 회로가 본 발명의 출력 버퍼로서도 기능하는 것이 필수적이지는 않다. 따라서, 출력 버퍼 및 종단 저항 회로는 별개의 회로일 수 있다.
또한, 전술한 실시형태에서, ODT 신호를 지연시키는 카운터 (220 및 230) 가 기록 레벨링 모드에서 바이패싱되지만, 카운터 (220 및 230) 를 바이패싱하는 것은 본 발명에서 필수적이지는 않다. 또한, ODT 신호를 지연시키는 카운터의 제공도 또한 필수적이지 않다.
본 발명에 따르면, 본 발명은 다양한 주요 기능들의 반도체 디바이스들에 통합될 수 있다. 즉, 본 발명은 CPU (Central Processing Unit), MCU (Micro Control Unit), DSP (Digital Signal Processor), ASIC (Application Specific Integrated Circuit), ASSP (Application Specific Standard Circuit) 와 같은 반도체 관련 제품에 적용될 수 있고, 이들 각각은 첨부된 청구범위의 특징을 포함하는 반도체 메모리 유닛 (부분) 을 포함한다. 본 발명이 적용되는 디바이스들은 SOC (System on Chip), MCP (Multi Chip Package), POP (Package on Package) 와 같은 반도체 디바이스들에 적용가능할 수 있다. 또한, 메모리 셀 및 로직 회로에 이용된 트랜지스터가 FET (Field Effect Transistor) 임을 만족시키고, 이 트랜지스터가 MOS (Metal Oxide Semiconductor) 뿐만 아니라 MIS (Metal-Insulator Semiconductor) 및 TFT (Thin Film Transistor) 와 같은 다양한 FET 들에 적용될 수 있다. 몇몇 트랜지스터들은 FET 이외의 것일 수 있다. 소위 CMOS 로직 회로를 구성하는 P-채널 트랜지스터 또는 PMOS 트랜지스터는 제 1-도전성 트랜지스터의 예시이고, N-채널 트랜지스터 또는 NMOS 트랜지스터는 제 2-도전성 트랜지스터의 예시이다. 또한, P-형 반도체 기판뿐만 아니라, 트랜지스터는 N-형 반도체 기판, SOI (Silicon On Insulator) 구조의 반도체 기판, 또는 다른 유형의 반도체 기판일 수 있다.
2 : 메모리 모듈 4 : 메모리 제어기
6 : 모듈 기판 11a, 11b : 클록 단자
12a ~ 12e : 커맨드 단자 13 : 어드레스 단자
14 : 데이터 입/출력 단자 15a, 15b : 데이터 스트로브 단자
21 : 클록 입력 회로 22 : 타이밍 발생 회로
23 : DLL 회로 31 : 커맨드 입력 회로
32 : 커맨드 디코더 41 : 어드레스 입력 회로
42 : 어드레스 래치 회로 51 : 로우-시스템 제어 회로
52 : 컬럼-시스템 제어 회로 53 : 판독/기록 제어 회로
54 : 모드 레지스터 61 : 로우 디코더
62 : 컬럼 디코더 63 : 감지 증폭기
64 : 데이터 증폭기 80 : 데이터 입/출력 회로
100 : 데이터-스트로브-신호 입/출력 회로
101 : 입력 수신기 102 : 출력 버퍼
110 : 스큐 검출 회로 200 : ODT 제어 회로
6 : 모듈 기판 11a, 11b : 클록 단자
12a ~ 12e : 커맨드 단자 13 : 어드레스 단자
14 : 데이터 입/출력 단자 15a, 15b : 데이터 스트로브 단자
21 : 클록 입력 회로 22 : 타이밍 발생 회로
23 : DLL 회로 31 : 커맨드 입력 회로
32 : 커맨드 디코더 41 : 어드레스 입력 회로
42 : 어드레스 래치 회로 51 : 로우-시스템 제어 회로
52 : 컬럼-시스템 제어 회로 53 : 판독/기록 제어 회로
54 : 모드 레지스터 61 : 로우 디코더
62 : 컬럼 디코더 63 : 감지 증폭기
64 : 데이터 증폭기 80 : 데이터 입/출력 회로
100 : 데이터-스트로브-신호 입/출력 회로
101 : 입력 수신기 102 : 출력 버퍼
110 : 스큐 검출 회로 200 : ODT 제어 회로
Claims (12)
- 클록 신호가 공급되는 클록 단자;
기록 데이터의 입력 시간을 나타내는 데이터 스트로브 신호가 공급되는 데이터 스트로브 단자;
상기 데이터 스트로브 신호에 동기하여 상기 기록 데이터를 수신하는 정규 동작 모드로서 그리고 상기 클록 신호와 상기 데이터 스트로브 신호 사이의 스큐 (skew) 를 측정하는 기록 레벨링 모드로서 설정될 수 있는 모드 레지스터;
상기 데이터 스트로브 단자에 연결된 종단 저항 회로;
상기 종단 저항 회로의 활성화 여부를 지시하는 ODT (On-Die Termination) 신호가 공급되는 커맨드 단자;
상기 기록 레벨링 모드에서 활성화되고 상기 클록 신호와 상기 데이터 스트로브 신호 사이의 스큐를 측정하고 상기 스큐의 측정 결과를 출력하는 스큐 검출 회로;
상기 ODT 신호에 기초하여 상기 종단 저항 회로를 활성화시키는 ODT 제어 회로를 포함하고,
상기 모드 레지스터는, 상기 종단 저항 회로의 저항을 동적으로 변경시키는 동적 ODT 기능의 사용 여부를 지시하는 레지스터를 갖고,
상기 종단 저항 회로는 제 1 저항으로서 설정된 제 1 저항 모드, 및 상기 제 1 저항과는 상이한 제 2 저항으로서 설정된 제 2 저항 모드를 갖고,
상기 ODT 제어 회로는, 상기 동적 ODT 기능이 상기 기록 레벨링 모드에서 미사용 상태에 있을 때 상기 제 1 저항 모드를 선택하고, 상기 동적 ODT 기능이 상기 기록 레벨링 모드에서 사용 상태에 있을 때 상기 제 2 저항 모드를 선택하는, 반도체 디바이스. - 제 1 항에 있어서,
상기 동적 ODT 기능이 상기 정규 동작 모드에서 사용 상태에 있는 경우,
상기 ODT 제어 회로는, 동일한 버스를 통해서 상기 반도체 디바이스에 연결된 다른 반도체 디바이스가 판독 동작을 수행할 때 상기 제 1 저항 모드를 선택하고, 상기 다른 반도체 디바이스가 기록 동작을 수행할 때 상기 제 2 저항 모드를 선택하는, 반도체 디바이스. - 제 1 항에 있어서,
상기 제 1 저항 및 상기 제 2 저항은 상기 모드 레지스터의 설정 값에 의해 결정되는, 반도체 디바이스. - 제 1 항에 있어서,
상기 기록 데이터가 공급되는 데이터 단자를 더 포함하고,
상기 스큐 검출 회로는 상기 데이터 단자를 통해서 상기 스큐의 측정 결과를 외부로 출력하는, 반도체 디바이스. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 ODT 제어 회로는, 소정의 횟수 동안 상기 클록 신호 또는 상기 클록 신호에 동기하는 내부 클록 신호를 카운팅함으로써 상기 ODT 신호를 지연시키는 카운터 회로를 포함하고, 상기 정규 동작 모드에서 상기 카운터 회로를 통과한 상기 ODT 신호를 사용함으로써 상기 종단 저항 회로를 활성화시키는, 반도체 디바이스. - 제 5 항에 있어서,
상기 카운터 회로에 의한 카운트 수는 상기 모드 레지스터의 설정 값에 의해 결정되는, 반도체 디바이스. - 제 5 항에 있어서,
상기 클록 신호에 동기하는 상기 내부 클록 신호를 발생시키는 DLL (Delay Locked Loop) 회로를 더 포함하고,
상기 ODT 제어 회로에 포함된 상기 카운터 회로는 소정의 횟수 동안 상기 내부 클록 신호를 카운팅함으로써 상기 ODT 신호를 지연시키는, 반도체 디바이스. - 제 7 항에 있어서,
상기 DLL 회로의 이용 여부는 상기 모드 레지스터의 설정 값에 의해 결정되고,
상기 ODT 제어 회로는, 상기 DLL 회로가 이용되지 않는 경우, 상기 카운터 회로를 바이패싱한 상기 ODT 신호를 이용함으로써 상기 종단 저항 회로를 활성화시키는, 반도체 디바이스. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 종단 저항 회로는 판독 데이터의 출력 타이밍을 나타내는 데이터 스트로브 신호를 출력하는 출력 버퍼로서 또한 기능하는, 반도체 디바이스. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 반도체 디바이스는, 소정의 사이클로 발행된 외부 커맨드에 응답하여 상기 기록 레벨링 모드로 이행하는, 반도체 디바이스. - 기판 상에 탑재된 복수의 반도체 디바이스들을 갖는 모듈로서,
상기 복수의 반도체 디바이스들 각각은:
클록 신호가 공급되는 클록 단자;
기록 데이터의 입력 타이밍을 나타내는 데이터 스트로브 신호가 공급되는 데이터 스트로브 단자;
상기 데이터 스트로브 신호에 동기하여 상기 기록 데이터를 수신하는 정규 동작 모드로서 그리고 상기 클록 신호와 상기 데이터 스트로브 신호 사이의 스큐 (skew) 를 측정하는 기록 레벨링 모드로서 설정될 수 있는 모드 레지스터;
상기 데이터 스트로브 단자에 연결된 종단 저항 회로;
상기 종단 저항 회로의 활성화 여부를 지시하는 ODT (On-Die Termination) 신호가 공급되는 커맨드 단자;
상기 기록 레벨링 모드에서 활성화되고, 상기 클록 신호와 상기 데이터 스트로브 신호 사이의 스큐를 측정하고, 상기 스큐의 측정 결과를 출력하는 스큐 검출 회로; 및
상기 ODT 신호에 기초하여 상기 종단 저항 회로를 활성화하는 ODT 제어 회로를 포함하고,
상기 모드 레지스터는 상기 종단 저항 회로의 저항을 동적으로 변경하는 동적 ODT 기능의 사용 여부를 나타내는 레지스터를 갖고,
상기 종단 저항 회로는 제 1 저항으로서 설정된 제 1 저항 모드, 및 상기 제 1 저항과는 상이한 제 2 저항으로서 설정된 제 2 저항 모드를 갖고,
상기 ODT 제어 회로는, 상기 동적 ODT 기능이 상기 기록 레벨링 모드에서 미사용 상태에 있을 때 상기 제 1 저항 모드를 선택하고, 상기 동적 ODT 기능이 상기 기록 레벨링 모드에서 사용 상태에 있을 때 상기 제 2 저항 모드를 선택하며,
상기 복수의 반도체 디바이스들 각각에 제공된 상기 클록 단자는 트래버서블 연결 (traversable connection) 방식으로 상기 기판 상에 제공된 동일한 버스에 연결되는, 반도체 디바이스들을 갖는 모듈. - 기판 상에 탑재된 복수의 반도체 디바이스들을 구비하는 모듈 및 상기 모듈에 연결된 제어기를 포함하는 데이터 프로세싱 시스템으로서,
상기 복수의 반도체 디바이스들 각각은:
클록 신호가 공급되는 클록 단자;
기록 데이터의 입력 타이밍을 나타내는 데이터 스트로브 신호가 공급되는 데이터 스트로브 단자;
상기 데이터 스트로브 신호에 동기하여 상기 기록 데이터를 수신하는 정규 동작 모드로서 그리고 상기 클록 신호와 상기 데이터 스트로브 신호 사이의 스큐를 측정하는 기록 레벨링 모드로서 설정될 수 있는 모드 레지스터;
상기 데이터 스트로브 단자에 연결된 종단 저항 회로;
상기 종단 저항 회로의 활성화 여부를 지시하는 ODT (On-Die Termination) 신호가 공급되는 커맨드 단자;
상기 기록 레벨링 모드에서 활성화되고, 상기 클록 신호와 상기 데이터 스트로브 신호 사이의 스큐를 측정하고, 상기 스큐의 측정 결과를 출력하는 스큐 검출 회로; 및
상기 ODT 신호에 기초하여 상기 종단 저항 회로를 활성화하는 ODT 제어 회로를 포함하고,
상기 모드 레지스터는 상기 종단 저항 회로의 저항을 동적으로 변경하는 동적 ODT 기능의 사용 여부를 지시하는 레지스터를 갖고,
상기 종단 저항 회로는, 제 1 저항으로서 설정된 제 1 저항 모드, 및 상기 제 1 저항과는 상이한 제 2 저항으로서 설정된 제 2 저항 모드를 갖고,
상기 ODT 제어 회로는, 상기 동적 ODT 기능이 상기 기록 레벨링 모드에서 미사용 상태에 있을 때 상기 제 1 저항 모드를 선택하고, 상기 동적 ODT 기능이 상기 기록 레벨링 모드에서 사용 상태에 있을 때 상기 제 2 저항 모드를 선택하고,
상기 복수의 반도체 디바이스들 각각에 제공된 상기 클록 단자는, 트래버서블 연결 (traversable connection) 방식으로 상기 기판 상에 제공된 동일한 버스에 연결되고,
상기 제어기는, 상기 복수의 반도체 디바이스들에 외부 커맨드를 소정의 사이클로 발행시킴으로써 상기 복수의 반도체 디바이스들이 상기 기록 레벨링 모드로 이행하도록 함으로써, 상기 복수의 반도체 디바이스들 각각에 대해 상기 클록 신호와 상기 데이터 스트로브 신호 사이의 스큐를 측정하고, 상기 스큐의 측정 결과에 기초하여 상기 데이터 스트로브 신호의 공급 타이밍을 조절하는, 데이터 프로세싱 시스템.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2009-034572 | 2009-02-17 | ||
| JP2009034572A JP2010192031A (ja) | 2009-02-17 | 2009-02-17 | 半導体記憶装置及びこれを備えるメモリモジュール、並びに、データ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100094377A KR20100094377A (ko) | 2010-08-26 |
| KR101138027B1 true KR101138027B1 (ko) | 2012-04-20 |
Family
ID=42559794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100013540A KR101138027B1 (ko) | 2009-02-17 | 2010-02-12 | 반도체 디바이스, 이를 포함하는 모듈, 및 데이터 프로세싱 시스템 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8243534B2 (ko) |
| JP (1) | JP2010192031A (ko) |
| KR (1) | KR101138027B1 (ko) |
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- 2009-02-17 JP JP2009034572A patent/JP2010192031A/ja active Pending
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2010
- 2010-02-12 KR KR1020100013540A patent/KR101138027B1/ko active IP Right Grant
- 2010-02-16 US US12/706,273 patent/US8243534B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2010192031A (ja) | 2010-09-02 |
| US8243534B2 (en) | 2012-08-14 |
| KR20100094377A (ko) | 2010-08-26 |
| US20100208534A1 (en) | 2010-08-19 |
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