KR102471160B1 - 온-다이-터미네이션 회로를 포함하는 비휘발성 메모리 및 상기 비휘발성 메모리를 포함하는 스토리지 장치 - Google Patents

온-다이-터미네이션 회로를 포함하는 비휘발성 메모리 및 상기 비휘발성 메모리를 포함하는 스토리지 장치 Download PDF

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Abstract

본 개시의 기술적 사상에 따른 비휘발성 메모리는 각각 ODT 회로를 포함하는 제1 및 제2 비휘발성 메모리 칩들, 제1 및 제2 비휘발성 메모리 칩들에 공통으로 연결되고, ODT 회로들의 인에이블 구간을 정의하는 ODT 신호를 수신하도록 구성된 ODT 핀, 그리고 제1 및 제2 비휘발성 메모리 칩들에 공통으로 연결되고, 제1 및 제2 비휘발성 메모리 칩들에 대한 제어 신호를 수신하도록 구성된 제어 신호 핀을 포함하고, ODT 회로는 ODT 신호 및 제어 신호를 기초로 구동되는 ODT 스위치와, ODT 저항을 포함한다.

Description

온-다이-터미네이션 회로를 포함하는 비휘발성 메모리 및 상기 비휘발성 메모리를 포함하는 스토리지 장치{Nonvolatile memory including on-die-termination circuit and Storage device including the nonvolatile memory}
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, 온-다이-터미네이션(On Die Termination, 이하 'ODT'라고 함) 회로를 포함하는 비휘발성 메모리, 상기 비휘발성 메모리를 포함하는 스토리지 장치, 및 상기 스토리지 장치의 동작 방법에 관한 것이다.
스토리지 장치는 비휘발성 메모리 및 비휘발성 메모리를 제어하기 위한 컨트롤러를 포함할 수 있다. 종래에는, 비휘발성 메모리와 컨트롤러 사이의 통신은, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 고속 메모리를 포함하는 메모리 시스템에 비해 상대적으로 낮은 동작 주파수에서 수행되었다. 이에 따라, 비휘발성 메모리와 컨트롤러 사이의 신호 무결성(Signal Integrity)은 스토리지 장치의 전체 성능에서 매우 중요한 요소는 아니었다. 그러나, 최근에는, 스토리지 장치의 고속 동작이 요구되고 있으며, 이에 따라, 컴퓨팅 시스템 또는 모바일 통신 시스템의 전체 성능을 향상시키기 위해서는 스토리지 장치에서도 신호 무결성이 매우 중요한 요소가 되었다.
본 개시의 기술적 사상은 고속 동작 시, 신호 무결성을 향상시킬 수 있는 비휘발성 메모리 및 상기 비휘발성 메모리를 포함하는 스토리지 장치를 제공한다.
본 개시의 기술적 사상에 따른 비휘발성 메모리는, 각각 ODT 회로를 포함하는 제1 및 제2 비휘발성 메모리 칩들, 상기 제1 및 제2 비휘발성 메모리 칩들에 공통으로 연결되고 상기 ODT 회로의 인에이블 구간을 정의하는 ODT 신호를 수신하도록 구성된 ODT 핀, 및 상기 제1 및 제2 비휘발성 메모리 칩들에 공통으로 연결되고 상기 제1 및 제2 비휘발성 메모리 칩들에 대한 제어 신호를 수신하도록 구성된 제어 신호 핀을 포함하고, 상기 ODT 회로는 상기 ODT 신호 및 상기 제어 신호를 기초로 구동되는 ODT 스위치 및 ODT 저항을 포함한다.
또한, 본 개시의 기술적 사상에 따른 비휘발성 메모리는, 제1 및 제2 비휘발성 메모리 칩들, 상기 제1 및 제2 비휘발성 메모리 칩들 중 하나에 대한 기입 동작 시 활성화되는 제1 ODT 신호를 수신하도록 구성된 제1 ODT 핀, 및 상기 제1 및 제2 비휘발성 메모리 칩들 중 하나에 대한 독출 동작 시 활성화되는 제2 ODT 신호를 수신하도록 구성된 제2 ODT 핀을 포함하고, 상기 제1 및 제2 비휘발성 메모리 칩들 각각은, 상기 제1 ODT 신호를 기초로 구동되는 제1 ODT 회로들 및 상기 제2 ODT 신호를 기초로 구동되는 제2 ODT 회로를 포함한다.
또한, 본 개시의 기술적 사상에 따른 스토리지 장치는, 각각 ODT 회로를 포함하는 복수의 비휘발성 메모리 칩들을 포함하는 비휘발성 메모리, 및 복수의 제1 신호 라인들 및 제2 내지 제4 신호 라인들을 통해 상기 비휘발성 메모리와 통신하고, 상기 ODT 회로의 인에이블 구간을 정의하는 ODT 신호, 및 상기 복수의 비휘발성 메모리 칩들에 대한 제어 신호를 생성하는 컨트롤러를 포함하고, 상기 비휘발성 메모리는, 상기 복수의 제1 신호 라인들에 각각 연결된 복수의 입출력 핀들, 상기 제2 신호 라인에 연결된 데이터 스트로브 신호 핀, 상기 제3 신호 라인에 연결되고 상기 제어 신호를 수신하도록 구성된 제어 신호 핀, 및 상기 제4 신호 라인에 연결되고 상기 ODT 신호를 수신하도록 구성된 ODT 핀을 포함하고, 상기 ODT 회로는 상기 ODT 신호 및 상기 제어 신호를 기초로 구동되는 ODT 스위치 및 ODT 저항을 포함한다.
또한, 본 개시의 기술적 사상에 따른 스토리지 장치는, 각각 제1 ODT 회로들 및 제2 ODT 회로를 포함하는 제1 및 제2 비휘발성 메모리 칩들을 포함하는 비휘발성 메모리, 및 복수의 제1 신호 라인들 및 제2 내지 제4 신호 라인들을 통해 상기 비휘발성 메모리와 통신하고, 상기 제1 ODT 회로들을 제어하기 위한 제1 ODT 신호 및 상기 제2 ODT 회로를 제어하기 위한 제2 ODT 신호를 생성하는 컨트롤러를 포함하고, 상기 비휘발성 메모리는, 상기 복수의 제1 신호 라인들에 각각 연결된 복수의 입출력 핀들, 상기 제2 신호 라인에 연결된 데이터 스트로브 신호 핀, 상기 제3 신호 라인에 연결되고 상기 제1 ODT 신호를 수신하도록 구성된 제1 ODT 핀, 및 상기 제4 신호 라인에 연결되고 상기 제2 ODT 신호를 수신하도록 구성된 제2 ODT 핀을 포함한다.
본 개시의 기술적 사상에 따르면, 복수의 메모리 칩들을 포함하는 비휘발성 메모리는 ODT 신호를 수신하기 위한 ODT 핀을 포함함으로써, 커맨드 오버헤드 시간을 감소시키고, 비 선택된 메모리 칩들로부터 신호 반사를 억제할 수 있다. 이에 따라, 컨트롤러에서 비휘발성 메모리에 고속으로 전송되는 신호의 신호 무결성이 향상되어 스토리지 장치의 성능이 향상될 수 있다.
도 1은 본 개시의 일 실시예에 따른 스토리지 장치를 개략적으로 나타내는 블록도이다.
도 2는 도 1의 ODT 회로의 일 예를 나타내는 회로도이다.
도 3은 도 1의 스토리지 장치의 기입 동작 시 ODT 회로들의 연결을 나타내고, 도 4는 도 1의 스토리지 장치의 독출 동작 시 ODT 회로들의 연결을 나타낸다.
도 4는 도 1의 스토리지 장치의 일 예를 상세하게 나타내는 블록도이다.
도 5는 본 개시의 일 실시예에 따라, 도 1의 스토리지 장치를 더욱 상세하게 나타내는 블록도이다.
도 6은 본 개시의 일 실시예에 따른 제1 메모리 칩을 상세하게 나타내는 블록도이다.
도 7a는 본 개시의 일 실시예에 따른 기입 동작을 나타내는 타이밍도이고, 도 7b는 본 개시의 일 실시예에 따른 독출 동작을 나타내는 타이밍도이다.
도 8은 도 5의 ODT 제어 회로를 상세하게 나타내는 블록도이다.
도 9는 본 개시의 일 실시예에 따른 제1 메모리 칩을 상세하게 나타내는 블록도이다.
도 10a는 본 개시의 일 실시예에 따른 기입 동작을 나타내는 타이밍도이고, 도 10b는 본 개시의 일 실시예에 따른 독출 동작을 나타내는 타이밍도이다.
도 11은 도 9의 ODT 제어 회로를 상세하게 나타내는 블록도이다.
도 12는 도 9의 입력 버퍼 제어 회로를 상세하게 나타내는 블록도이다.
도 13은 본 개시의 일 실시예에 따른 비휘발성 메모리와 컨트롤러 사이의 기입 동작을 나타내는 흐름도이고, 도 14는 본 개시의 일 실시예에 따른 비휘발성 메모리와 컨트롤러 사이의 독출 동작을 나타내는 흐름도이다.
도 15는 본 개시의 일 실시예에 따른 스토리지 장치를 개략적으로 나타내는 블록도이다.
도 16은 도 1의 스토리지 장치의 기입 동작 시 ODT 회로들의 연결을 나타내고, 도 17은 도 1의 스토리지 장치의 독출 동작 시 ODT 회로들의 연결을 나타낸다.
도 18은 본 개시의 일 실시예에 따른 제1 메모리 칩을 상세하게 나타내는 블록도이다.
도 19a는 본 개시의 일 실시예에 따른 기입 동작을 나타내는 타이밍도이고, 도 19b는 본 개시의 일 실시예에 따른 독출 동작을 나타내는 타이밍도이다.
도 20은 본 개시의 일 실시예에 따른 비휘발성 메모리와 컨트롤러 사이의 기입 동작을 나타내는 흐름도이고, 도 21은 본 개시의 일 실시예에 따른 비휘발성 메모리와 컨트롤러 사이의 독출 동작을 나타내는 흐름도이다.
도 22는 본 개시의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 1은 본 개시의 일 실시예에 따른 스토리지 장치(Storage Device)(SD1)를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 스토리지 장치(SD1)는 비휘발성 메모리(Non-Volatile Memory, NVM)(10) 및 컨트롤러(20)를 포함하고, 비휘발성 메모리(10)는 제1 및 제2 비휘발성 메모리 칩들(100, 200)을 포함한다. 비휘발성 메모리(10)는 적어도 제1 및 제2 비휘발성 메모리 칩들(100, 200)을 포함하는 복수의 비휘발성 메모리 칩들을 포함할 수 있고, 이에 따라, '멀티 칩 메모리'라고 지칭할 수 있다. 예를 들어, 제1 및 제2 비휘발성 메모리 칩들(100, 200) 각각은 DDP(Dual Die Package) 또는 QDP(Quadruple Die Package)일 수 있다.
제1 비휘발성 메모리 칩(100)은 ODT 회로(101)를 포함할 수 있고, 제2 비휘발성 메모리 칩(200)은 ODT 회로(201)를 포함할 수 있다. 일 실시예에서, 제1 및 제2 비휘발성 메모리 칩들(100, 200) 각각은 낸드 플래쉬 메모리 칩들일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제1 및 제2 비휘발성 메모리 칩들(100, 200) 중 적어도 하나는 ReRAM(resistive RAM), PRAM(phase change RAM), MRAM(magnetic RAM)과 같은 저항성 메모리 칩들일 수 있다. 이하에서는, 편의상 제1 및 제2 비휘발성 메모리 칩들(100, 200)을 제1 및 제2 메모리 칩들(100, 200)이라고 지칭하기로 한다.
비휘발성 메모리(10)와 컨트롤러(20)는 제1 내지 제4 신호 라인들(SL1 내지 SL4)을 통해 통신할 수 있다. 제1 신호 라인들(SL1)을 통해 커맨드 및 어드레스가 전송될 수 있고, 이어서, 데이터 신호(DQ)가 전송될 수 있다. 이에 따라, 제1 신호 라인들(SL1)을 입출력 라인들 또는 입출력 버스들이라고 지칭할 수 있다. 이하에서는, 제1 신호 라인들(SL1)을 통해 데이터 신호(DQ)가 전송되는 구간에서의 ODT 회로들(101, 201)의 동작을 중심으로 설명하기로 한다. 이때, 제1 신호 라인들(SL1)은 데이터 라인 또는 데이터 버스라고 지칭할 수 있다. 제2 신호 라인(SL2)을 통해 데이터 스트로브(strobe) 신호(DQS)가 전송될 수 있고, 제2 신호 라인(SL2)을 데이터 스트로브 신호 라인 또는 데이터 스트로브 신호 버스라고 지칭할 수 있다. 제3 신호 라인(SL3)을 통해 제어 신호(CTRL)가 전송될 수 있고, 제3 신호 라인(SL3)을 제어 신호 라인이라고 지칭할 수 있다. 제4 신호 라인(SL4)을 통해 ODT 신호(ODTx)가 전송될 수 있고, 제4 신호 라인(SL4)을 ODT 신호 라인이라고 지칭할 수 있다.
기입 동작 시, 컨트롤러(20)는 기입 커맨드 및 어드레스를 출력할 수 있고, 이어서, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 출력할 수 있다. 독출 동작 시, 컨트롤러(20)는 독출 커맨드 및 어드레스를 출력할 수 있고, 이어서, 데이터 신호(DQ)를 수신할 수 있다. 예를 들어, 데이터 스트로브 신호(DQS)는 고속의 제1 주파수로 토글링(toggling)할 수 있고, 이에 따라, 비 선택된 제1 또는 제2 메모리 칩(100, 200)에서 데이터 스트로브 신호(DQS)가 반사될 수 있다.
또한, 컨트롤러(20)는 ODT 회로들(101, 201)을 제어하기 위한 ODT 신호(ODTx) 및 제1 및 제2 메모리 칩들(100, 200)의 동작들을 제어하기 위한 제어 신호(CTRL)를 생성할 수 있다. 구체적으로, ODT 신호(ODTx)는 ODT 회로들(101, 201)의 인에이블 구간을 정의할 수 있다. 일 실시예에서, 제어 신호(CTRL)는 제1 및 제2 메모리 칩들(100, 200)의 독출 동작을 인에이블하기 위한 독출 인에이블 신호를 포함할 수 있다. 예를 들어, 독출 인에이블 신호는 고속의 제2 주파수로 토글링할 수 있고, 이에 따라, 비 선택된 제1 또는 제2 메모리 칩(100, 200)에서 독출 인에이블 신호가 반사될 수 있다. 예를 들어, 제1 주파수와 제2 주파수는 서로 동일할 수 있다.
일 실시예에서, 기입 동작을 위해 데이터 스트로브 신호(DQS)가 제1 주파수로 토글링하는 구간 동안, 컨트롤러(20)는 비 선택되어 대기 상태인 제1 또는 제2 메모리 칩(100, 200)에서 데이터 스트로브 신호(DQS)의 반사를 억제하기 위해 ODT 신호(ODTx)를 활성화할 수 있다. 일 실시예에서, 독출 동작을 위해 독출 인에이블 신호(nRE)가 제2 주파수로 토글링하는 구간 동안, 컨트롤러(20)는 비 선택되어 대기 상태인 제1 또는 제2 메모리 칩(100, 200)에서 독출 인에이블 신호(nRE)의 반사를 억제하기 위해 ODT 신호(ODTx)를 활성화할 수 있다.
비휘발성 메모리(10)는 제1 내지 제4 핀들(P1 내지 P4)을 포함하고, 제1 및 제2 메모리 칩들(100, 200)은 제1 내지 제4 핀들(P1 내지 P4) 각각에 공통으로 연결될 수 있다. 제1 내지 제4 핀들(P1 내지 P4)은 제1 내지 제4 패드들(pads)이라고 지칭할 수도 있다. 제1 핀들(P1)은 제1 신호 라인들(SL1)에 각각 연결될 수 있고, 입출력 핀들 또는 데이터 핀들이라고 지칭할 수 있다. 제2 핀(P2)은 제2 신호 라인(SL2)에 연결될 수 있고, 데이터 스트로브 신호 핀이라고 지칭할 수 있다. 제3 핀(P3)은 제3 신호 라인(SL3)에 연결될 수 있고, 제어 신호 핀이라고 지칭할 수 있다. 제4 핀(P4)은 제4 신호 라인(SL4)에 연결될 수 있고, ODT 핀이라고 지칭할 수 있다. 한편, 컨트롤러(20)는 제1 내지 제4 신호 라인들(SL1 내지 SL4)에 각각 연결되는 제1 내지 제4 핀들(P1' 내지 P4')을 포함한다.
예를 들어, 제2 신호 라인(SL2)은 제2 핀(P2)을 통해 제1 및 제2 메모리 칩들(100, 200)에 공통으로 연결될 수 있고, 제2 신호 라인(SL2)을 통해 전송되는 데이터 스트로브 신호(DQS)는 제1 및 제2 메모리 칩들(100, 200)에 공통으로 인가될 수 있다. 예를 들어, 제1 메모리 칩(100)이 비 선택되고 제2 메모리 칩(200)이 선택된 경우, 대기 상태의 제1 메모리 칩(100)에서 데이터 스트로브 신호(DQS)가 반사될 수 있다.
그러나, 본 실시예에 따르면, 비휘발성 메모리(10)는 제4 핀(P4)을 통해 컨트롤러(20)로부터 ODT 신호(ODTx)를 수신할 수 있다. 비 선택된 제1 메모리 칩(100)은 ODT 신호(ODTx)를 기초로 ODT 회로(101)를 인에이블할 수 있고, ODT 회로(101)는 제2 신호 라인(SL2)과 연결될 수 있다. 이에 따라, 대기 상태의 제1 메모리 칩(100)에서 데이터 스트로브 신호(DQS)의 반사를 억제할 수 있고, 이로써, 신호 무결성 마진을 개선할 수 있다.
또한, 본 실시예에 따르면, 비휘발성 메모리(10)는 제3 핀(P3)을 통해 메모리 컨트롤러(20)로부터 제어 신호(CTRL)를 수신할 수 있다. 비 선택된 제1 메모리 칩(100)은 제어 신호(CTRL)를 기초로, 선택된 제2 메모리 칩(200)에 대한 동작이 기입 동작인지 또는 독출 동작인지 판단할 수 있고, 판단 결과에 따라 ODT 모드를 결정할 수 있다. 예를 들어, 제어 신호(CTRL)는 독출 인에이블 신호일 수 있다. 이하에서는, 제어 신호(CTRL)가 독출 인에이블 신호인 실시예를 중심으로 설명하기로 한다. 그러나, 본 발명은 이에 한정되지 않으며, 제어 신호(CTRL)는 비휘발성 메모리(10)의 동작을 나타내는 다양한 제어 신호들 중 적어도 하나일 수 있다.
ODT 회로(101)는 직렬로 연결된 ODT 스위치(SW1) 및 ODT 저항(RTT)을 포함할 수 있다. ODT 스위치(SW1)는 전원 전압 단자(VTT)와 ODT 저항(RTT) 사이에 연결되고, ODT 신호(ODTx) 및 제어 신호(CTRL)를 기초로 구동될 수 있다. ODT 저항(RTT)의 일단은 ODT 스위치(SW1)에 연결되고, 타단은 제1 내지 제3 신호 라인들(SL1 내지 SL3) 중 하나에 연결될 수 있다. ODT 신호(ODTx) 및 제어 신호(CTRL)에 응답하여 ODT 스위치(SW1)가 턴온될 경우, 전원 전압 단자(VTT)가 제1 내지 제3 신호 라인들(SL1 내지 SL3) 중 하나에 연결될 수 있다. 그러나, ODT 회로(101)의 구성은 이에 한정되지 않으며, ODT 저항(RTT)이 전원 전압 단자(VTT)와 ODT 스위치(SW1) 사이에 배치될 수도 있다. ODT 회로(201)는 직렬로 연결된 ODT 저항(RTT) 및 ODT 스위치(SW2)를 포함할 수 있고, ODT 회로(101)와 실질적으로 유사하게 구현될 수 있다.
만약 비휘발성 메모리(10)가 제4 핀(P4)을 포함하지 않을 경우, 컨트롤러(20)는 제2 메모리 칩(200)에 대한 기입 커맨드 또는 독출 커맨드를 전송하기 전에, 제1 메모리 칩(100)에 대한 ODT 인에이블 커맨드를 전송할 수 있다. 이때, 전체 동작 구간 중 커맨드 입력에 소요되는 시간, 즉, 커맨드 오버헤드(overhead) 시간이 증가할 수 있다. 특히, 비휘발성 메모리(10)가 세 개 이상의 메모리 칩들을 포함하는 경우, 비 선택된 메모리 칩들의 개수는 두 개 이상일 수 있다. 이때, 비 선택된 메모리 칩들 각각에 대해 ODT 인에이블 커맨드를 전송해야 하므로, 커맨드 오버헤드 시간은 더욱 증가할 수 있다.
그러나, 본 실시예에 따르면, 비휘발성 메모리(10)는 제4 핀(P4)을 포함하고, 제1 및 제2 메모리 칩들(100, 200)은 제4 핀(P4)에 공통으로 연결됨으로써 ODT 신호(ODTx)를 수신할 수 있다. 따라서, 컨트롤러(20)는 제2 메모리 칩(200)에 대한 기입 커맨드 또는 독출 커맨드를 제1 신호 라인들(SL1)을 통해 전송하면서, 동시에 제1 메모리 칩(100)에 포함된 ODT 회로(101)의 인에이블 구간을 정의하는 ODT 신호(ODTx)를 제4 신호 라인(SL4)을 통해 전송할 수 있다. 그러므로, 커맨드 오버헤드 시간을 줄일 수 있고, 스토리지 장치(SD1)의 성능을 향상시킬 수 있다.
일부 실시예들에서, 스토리지 장치(SD1)는 전자 장치에 내장되는 내부 메모리일 수 있다. 예를 들어, 스토리지 장치(SD1)는 SSD, 임베디드 UFS(Universal Flash Storage) 메모리 장치 또는 eMMC(embedded Multi-Media Card)일 수 있다. 일부 실시예들에서, 스토리지 장치(SD1)는 전자 장치에 착탈 가능한 외장 메모리일 수 있다. 예를 들어, 스토리지 장치(SD1)는 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick)일 수 있다.
도 2는 도 1의 ODT 회로의 일 예(101')를 나타내는 회로도이다.
도 2를 참조하면, ODT 회로(101')는 PMOS 트랜지스터들(PM1 내지 PM4), NMOS 트랜지스터들(NM1 내지 NM4), 저항들(R11 내지 R24)을 포함할 수 있다. PMOS 트랜지스터들, NMOS 트랜지스터들 및 저항들의 개수는 실시예에 따라 다양하게 변경될 수 있다. PMOS 트랜지스터들(PM1 내지 PM4)은 대응하는 제어 신호(PU11 내지 PU14)에 따라 턴온 또는 턴오프될 수 있고, NMOS 트랜지스터들(NM1 내지 NM4)은 대응하는 제어 신호(PD11 내지 PD14)에 따라 턴온 또는 턴오프될 수 있다. 예를 들어, 제어 신호들(PU11 내지 PU14, PD11 내지 PD14)은 도 6의 제1 ODT 제어 신호(ODT_EN1) 또는 제2 ODT 제어 신호(ODT_EN2)에 대응할 수 있다.
이에 따라, 저항들(R11 내지 R24) 중 일부 저항이 신호 라인(SL)을 통해 핀(Pn)에 연결될 수 있고, ODT 회로(101')의 터미네이션 저항치가 결정될 수 있다. 핀(Pn)은 도 1의 제1 내지 제3 핀들(P1 내지 P3) 중 하나일 수 있고, ODT 회로(101')의 터미네이션 저항치는 대응하는 신호 라인(SL)의 임피던스와 동일하게 조정될 수 있다. 이에 따라, ODT 회로(101')는 대응하는 신호 라인(SL)을 통해 전송되는 신호의 에너지를 흡수할 수 있고, 수신단에서 신호의 반사를 방지할 수 있다.
도 3은 도 1의 스토리지 장치(SD1)의 기입 동작 시 ODT 회로들의 연결을 나타내고, 도 4는 도 1의 스토리지 장치(SD1)의 독출 동작 시 ODT 회로들의 연결을 나타낸다.
도 3 및 도 4를 참조하면, 제1 메모리 칩(100)은 제1 신호 라인들(SL1)에 각각 연결되는 제1 ODT 회로들(101a), 제2 신호 라인(SL2)에 연결되는 제2 ODT 회로(101b), 및 제3 신호 라인(SL3)에 연결되는 제3 ODT 회로(101c)를 포함할 수 있다. 제2 메모리 칩(200)은 제1 신호 라인들(SL1)에 각각 연결되는 제1 ODT 회로들(201a), 제2 신호 라인(SL2)에 연결되는 제2 ODT 회로(201b), 및 제3 신호 라인(SL3)에 연결되는 제3 ODT 회로(201c)를 포함할 수 있다. 이때, 제1 및 제2 ODT 회로들(101a 내지 201b)은 기입용 ODT 회로들이라고 지칭할 수 있고, 제3 ODT 회로들(101c, 201c)은 독출용 ODT 회로들이라고 지칭할 수 있다.
컨트롤러(20)는 독출 인에이블 신호(nREx)를 생성할 수 있고, 독출 인에이블 신호(nRE)는 제3 신호 라인(SL)을 통해 비휘발성 메모리(10)에 전송될 수 있다. 비휘발성 메모리(10)는 제3 핀(P3)을 통해 독출 인에이블 신호(nREx)를 수신할 수 있다. 예를 들어, 제1 및 제2 메모리 칩들(100, 200) 중 하나에 대한 독출 동작을 인에이블하기 위해 독출 인에이블 신호(nREx)가 활성화될 수 있다. 예를 들어, 제1 및 제2 메모리 칩들(100, 200) 중 하나에 대한 기입 동작을 인에이블하기 위해 독출 인에이블 신호(nREx)가 비활성화될 수 있다.
도 3을 참조하면, 기입 동작을 위해 제2 메모리 칩(200)이 선택되고, 제1 메모리 칩(100)이 비 선택될 수 있다. 구체적으로, 컨트롤러(20)는 제1 및 제2 메모리 칩들(100, 200)에 대한 칩 인에이블 신호들, 독출 인에이블 신호(nREx) 및 ODT 신호(ODTx)를 생성할 수 있다. 예를 들어, 제1 메모리 칩(100)에 대한 칩 인에이블 신호는 비활성화되고, 제2 메모리 칩(200)에 대한 칩 인에이블 신호는 활성화되며, 독출 인에이블 신호(nREx)는 비활성화되고, ODT 신호(ODTx)는 활성화될 수 있다.
비 선택된 제1 메모리 칩(100)은 독출 인에이블 신호(nREx)를 기초로 제2 메모리 칩(200)에 대해 수행되는 동작을 기입 동작으로 판단할 수 있고, 이에 따라, ODT 모드를 기입 ODT 모드로 결정할 수 있다. 비 선택된 제1 메모리 칩(100)은 ODT 신호(ODTx) 및 독출 인에이블 신호(nREx)를 기초로 제1 및 제2 ODT 회로들(101a, 101b)을 인에이블하고, 제3 ODT 회로(101c)를 디스에이블할 수 있다. 이에 따라, 제1 ODT 회로들(101a) 각각에 포함된 ODT 스위치들(SW1a)이 턴온되고, ODT 저항들(RTT)은 제1 신호 라인들(SL1)에 각각 연결됨으로써, 제1 신호 라인들(SL1)을 통해 각각 전송되는 데이터 신호들(DQ)의 반사를 억제할 수 있다. 또한, 제2 ODT 회로(101b)에 포함된 ODT 스위치(SW1b)가 턴온되고, ODT 저항(RTT)이 제2 신호 라인(SL2)에 연결됨으로써, 제2 신호 라인(SL2)을 통해 전송되는 데이터 스트로브 신호(DQS)의 반사를 억제할 수 있다. 마찬가지로, 선택된 제2 메모리 칩(200)은 ODT 신호(ODTx) 및 독출 인에이블 신호(nREx)를 기초로 제1 및 제2 ODT 회로들(201a, 201b)을 인에이블하고, 제3 ODT 회로(201c)를 디스에이블할 수 있다.
도 4를 참조하면, 독출 동작을 위해 제2 메모리 칩(200)이 선택되고, 제1 메모리 칩(100)이 비 선택될 수 있다. 구체적으로, 컨트롤러(20)는 제1 및 제2 메모리 칩들(100, 200)에 대한 칩 인에이블 신호들, 독출 인에이블 신호(nREx) 및 ODT 신호(ODTx)를 생성할 수 있다. 예를 들어, 제1 메모리 칩(100)에 대한 칩 인에이블 신호는 비활성화되고, 제2 메모리 칩(200)에 대한 칩 인에이블 신호는 활성화되며, 독출 인에이블 신호(nREx) 및 ODT 신호(ODTx)는 모두 활성화될 수 있다.
비 선택된 제1 메모리 칩(100)은 독출 인에이블 신호(nREx)를 기초로 제2 메모리 칩(200)에 대해 수행되는 동작을 독출 동작으로 판단할 수 있고, 이에 따라, ODT 모드를 독출 ODT 모드로 결정할 수 있다. 비 선택된 제1 메모리 칩(100)은 ODT 신호(ODTx) 및 독출 인에이블 신호(nREx)를 기초로 제1 및 제2 ODT 회로들(101a, 101b)을 디스에이블하고, 제3 ODT 회로(101c)를 인에이블할 수 있다. 이에 따라, 제3 ODT 회로(201c)에 포함된 ODT 스위치(SW1c)가 턴온되고, ODT 저항(RTT)이 제3 신호 라인(SL3)에 연결됨으로써, 제3 신호 라인(SL3)을 통해 전송되는 독출 인에이블 신호(nREx)의 반사를 억제할 수 있다. 마찬가지로, 선택된 제2 메모리 칩(200)은 ODT 신호(ODTx) 및 독출 인에이블 신호(nREx)를 기초로 제1 및 제2 ODT 회로들(201a, 201b)을 디스에이블하고, 제3 ODT 회로(201c)를 인에이블할 수 있다.
도 5는 도 1의 스토리지 장치(SD1)를 더욱 상세하게 나타내는 블록도이다.
도 5를 참조하면, 제1 메모리 칩(100)은 입출력 회로(110) 및 ODT 제어 회로(120)를 포함할 수 있고, 입출력 회로(110)는 ODT 회로(111)를 포함할 수 있다. 제2 메모리 칩(200)은 입출력 회로(210) 및 ODT 제어 회로(220)를 포함할 수 있고, 입출력 회로(210)는 ODT 회로(211)를 포함할 수 있다. 이하에서는, 제1 메모리 칩(100)을 중심으로 설명하기로 하며, 제1 메모리 칩(100)에 대한 설명은 제2 메모리 칩(200)에도 적용될 수 있다.
입출력 회로(110)는 제1 및 제2 신호 라인들(SL1, SL2)에 연결될 수 있고, ODT 회로(111)를 포함할 수 있다. ODT 제어 회로(120)는 ODT 신호(ODTx) 및 독출 인에이블 신호(nREx)를 기초로, ODT 회로(111)를 제어하기 위한 ODT 제어 신호(ODT_EN)를 생성할 수 있다. 일 실시예에서, ODT 제어 회로(120)는 ODT 신호(ODTx)가 활성화되면 독출 인에이블 신호(nREx)의 논리 레벨을 검출하고, 검출된 논리 레벨에 따라 ODT 제어 신호(ODT_EN)를 생성할 수 있다. ODT 회로(111)는 ODT 제어 신호(ODT_EN)가 활성화되면 제1 및 제2 신호 라인들(SL1, SL2)에 연결되고, ODT 제어 신호(ODT_EN)가 비활성화되면 제1 및 제2 신호 라인들(SL1, SL2)과 연결이 해제될 수 있다.
도 6은 본 개시의 일 실시예에 따른 제1 메모리 칩(100a)을 상세하게 나타내는 블록도이다. 예를 들어, 제1 메모리 칩(100a)은 도 5의 제1 메모리 칩(100)의 일 예에 대응할 수 있다. 그러나, 제1 메모리 칩(100a)의 구성은 도 5의 제1 메모리 칩(100)에 한정되지 않으며, 제2 메모리 칩(200)에도 적용될 수 있다.
도 6을 참조하면, 제1 메모리 칩(100a)은 입출력 회로(110), ODT 제어 회로(120), 및 제1 및 제2 입력 회로들(130, 140)을 포함할 수 있다. 또한, 제1 메모리 칩(100a)은 메모리 코어(MC)를 더 포함할 수 있다. 메모리 코어(MC)는 메모리 셀 어레이, 로우 디코더, 페이지 버퍼, 전압 생성부 등을 포함할 수 있고, 데이터 경로(path) 회로라고 지칭할 수도 있다. 제2 메모리 칩(200)은 제1 메모리 칩(100a)과 실질적으로 유사하게 구현될 수 있다.
입출력 회로(110)는 ODT 회로들(111) 및 입출력 버퍼(112)를 포함할 수 있다. 입출력 회로(110)는 복수의 제1 핀들(P1_0 내지 P1_n)를 통해 복수의 데이터 신호들(DQ0 내지 DQn)을 송수신하고, 제2 핀(P2)를 통해 데이터 스트로브 신호(DQS)를 송수신한다. 여기서, n은 양의 정수이고, 예를 들어, 7일 수 있다. 입출력 버퍼(112)는 데이터를 메모리 코어(MC)로 출력하거나 메모리 코어(MC)로부터 입력받을 수 있다. 예를 들어, ODT 회로들(111)는 도 3 및 도 4의 제1 및 제2 ODT 회로들(101a, 101b)을 포함할 수 있다.
제1 입력 회로(130)는 제3 핀(P3)을 통해 독출 인에이블 신호(nREx)를 수신할 수 있다. 제1 입력 회로(130)는 ODT 회로(131) 및 입력 버퍼(132)를 포함할 수 있다. 입력 버퍼(132)는 독출 인에이블 신호(nREx)를 수신하고, 수신한 독출 인에이블 신호(nREx)를 버퍼링함으로써 내부 독출 인에이블 신호(nREi)를 출력할 수 있다. ODT 회로(131)는 도 3 및 도 4의 제3 ODT 회로(101c)를 포함할 수 있다.
제2 입력 회로(140)는 제4 핀(P4)을 통해 ODT 신호(ODTx)를 수신하고, 수신한 ODT 신호(ODTx)로부터 내부 ODT 신호(ODTi)를 출력할 수 있다. 예를 들어, 제2 입력 회로(140)는 입력 버퍼를 포함할 수 있고, 입력 버퍼는 ODT 신호(ODTx)를 버퍼링하여 내부 ODT 신호(ODTi)를 출력할 수 있다.
ODT 제어 회로(120)는 내부 ODT 신호(ODTi) 및 내부 독출 인에이블 신호(nREi)를 기초로 ODT 모드를 결정할 수 있고, 결정된 ODT 모드에 따라 ODT 회로들(111, 131)을 각각 제어하기 위한 제1 및 제2 ODT 제어 신호들(ODT_EN1, ODT_EN2)을 생성할 수 있다. 예를 들어, 결정된 ODT 모드가 기입 ODT 모드인 경우, 제1 ODT 제어 신호(ODT_EN1)는 인에이블 레벨, 예를 들어, 논리 "하이"일 수 있다. 예를 들어, 결정된 ODT 모드가 독출 ODT 모드인 경우, 제2 ODT 제어 신호(ODT_EN2)는 인에이블 베레, 예를 들어, 논리 "하이"일 수 있다. 본 실시예에 따르면, 제1 메모리 칩(100a)은 제2 입력 회로(140), ODT 제어 회로(120) 및 입력 버퍼(132)의 동작에 의해 ODT 회로들(111, 131)를 제어할 수 있으므로, ODT 제어 동작에 이용되는 전류 소모를 줄일 수 있다.
도 7a는 본 개시의 일 실시예에 따른 기입 동작을 나타내는 타이밍도이고, 도 7b는 본 개시의 일 실시예에 따른 독출 동작을 나타내는 타이밍도이다.
도 6 및 도 7a를 참조하면, 독출 인에이블 신호(nREx)는 로직 "하이"이고, 이에 따라, 내부 독출 인에이블 신호(nREi)는 로직 "하이"이다. 내부 ODT 신호(ODTi)는 데이터 스트로브 신호(DQS)의 프리앰블 구간(PRE1)에서 인에이블 레벨, 예를 들어, 로직 "하이"로 활성화될 수 있고, 데이터 스트로브 신호(DQS)의 포스트앰블 구간(POST1)에서 디스에이블 레벨, 예를 들어, 로직 "로우"로 비활성화될 수 있다. 이때, 데이터 스트로브 신호(DQS)의 프리앰블 구간(PRE1)은 데이터 스트로브 신호(DQS)의 토글링 구간 전의 로직 "로우" 구간을 나타내고, 데이터 스트로브 신호(DQS)의 포스트앰블 구간(POST1)은 데이터 스트로브 신호(DQS)의 토글링 구간 후의 로직 "로우" 구간을 나타낸다.
ODT 제어 회로(120)는 내부 ODT 신호(ODTi)의 활성화 시점에서, 다시 말해, 내부 ODT 신호(ODTi)의 인에이블 레벨 입력에서 내부 독출 인에이블 신호(nREi)의 논리 레벨을 검출할 수 있다. 예를 들어, 내부 ODT 신호(ODTi)의 활성화 시점은 내부 ODT 신호(ODTi)의 상승 에지에 대응할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 내부 ODT 신호(ODTi)의 활성화 시점은 내부 ODT 신호(ODTi)의 하강 에지에 대응할 수 있고, 이때, ODT 제어 회로(120)는 내부 ODT 신호(ODTi)의 하강 에지에서 내부 독출 인에이블 신호(nREi)의 논리 레벨을 검출하도록 설계될 수도 있다. 이때, 검출된 내부 독출 인에이블 신호(nREi)의 논리 레벨이 "하이"이면, ODT 제어 회로(120)는 ODT 모드를 기입 모드로 결정할 수 있고, 결정된 기입 모드에 따라 제1 ODT 제어 신호(ODT_EN1)를 활성화시킬 수 있다. 이에 따라, 입출력 회로(110)에 포함된 ODT 회로들(111)은 인에이블될 수 있다.
이어서, ODT 제어 회로(120)는 내부 ODT 신호(ODTi)의 비활성화 시점에서, 다시 말해, 내부 ODT 신호(ODTi)의 디스에이블 레벨 입력에서(예를 들어, 하강 에지에서) 제1 ODT 제어 신호(ODT_EN1)를 비활성화시킬 수 있다. 이에 따라, 입출력 회로(110)에 포함된 ODT 회로들(111)은 디스에이블될 수 있다. 일 실시예예서, ODT 제어 회로(120)는 내부 ODT 신호(ODTi)의 하강 에지에서 내부 독출 인에이블 신호(nREi)의 논리 레벨을 검출하고, 검출된 논리 레벨이 "하이"이면 선택된 제2 메모리 칩(200)의 기입 동작이 완료된 것으로 판단하고, 제1 ODT 제어 신호(ODT_EN1)를 비활성화시킬 수 있다.
도 6 및 도 7b를 참조하면, 내부 ODT 신호(ODTi)는 독출 인에이블 신호(nREx)의 프리앰블 구간(PRE2)에서 로직 "하이"로 활성화될 수 있고, 독출 인에이블 신호(nREx)의 포스트앰블 구간(POST2)에서 로직 "로우"로 비활성화될 수 있다. 이때, 독출 인에이블 신호(nREx)의 프리앰블 구간(PRE2)은 독출 인에이블 신호(nREx)의 토글링 구간 전의 로직 "로우" 구간을 나타내고, 독출 인에이블 신호(nREx)의 포스트앰블 구간(POST2)은 독출 인에이블 신호(nREx)의 토글링 구간 후의 로직 "로우" 구간을 나타낸다. 내부 독출 인에이블 신호(nREi)는 독출 인에이블 신호(nREx)의 프리앰블 구간(PRE2)에서 로직 "로우"로 천이하고, 독출 인에이블 신호(nREx)의 토글링 구간 이후 로직 "하이"를 유지한다.
ODT 제어 회로(120)는 내부 ODT 신호(ODTi)의 활성화 시점에서, 예를 들어, 내부 ODT 신호(ODTi)의 상승 에지에서 내부 독출 인에이블 신호(nREi)의 논리 레벨을 검출할 수 있다. 이때, 검출된 내부 독출 인에이블 신호(nREi)의 논리 레벨이 "로우"이면, ODT 제어 회로(120)는 ODT 모드를 독출 모드로 결정할 수 있고, 결정된 독출 모드에 따라 제2 ODT 제어 신호(ODT_EN2)를 활성화시킬 수 있다. 이에 따라, 제1 입력 회로(130)에 포함된 ODT 회로(131)는 인에이블될 수 있다.
이어서, ODT 제어 회로(120)는 내부 ODT 신호(ODTi)의 비활성화 시점에서, 예를 들어, 내부 ODT 신호(ODTi)의 하강 에지에서 제2 ODT 제어 신호(ODT_EN2)를 비활성화시킬 수 있다. 이에 따라, 제1 입력 회로(130)에 포함된 ODT 회로(131)는 디스에이블될 수 있다. 일 실시예예서, ODT 제어 회로(120)는 내부 ODT 신호(ODTi)의 하강 에지에서 내부 독출 인에이블 신호(nREi)의 논리 레벨을 검출하고, 검출된 논리 레벨이 "로우"이면 선택된 제2 메모리 칩(200)의 독출 동작이 완료된 것으로 판단하고, 제2 ODT 제어 신호(ODT_EN2)를 비활성화시킬 수 있다.
도 8은 도 5의 ODT 제어 회로(120)를 상세하게 나타내는 블록도이다.
도 8을 참조하면, ODT 제어 회로(120)는 딜레이 유닛(121), 인버터(122), 제1 및 제2 플립플롭들(123, 124)을 포함할 수 있다. 딜레이 유닛(121)은 내부 ODT 신호(ODTi)를 수신하고, 수신한 내부 ODT 신호(ODTi)를 소정 시간 동안 딜레이시킴으로써 딜레이된 내부 ODT 신호(ODTi_d)를 출력할 수 있다. 딜레이된 내부 ODT 신호(ODTi_d)는 제1 및 제2 플립플롭들(123, 124)의 클럭 단자(CLK)에 인가될 수 있다.
제1 플립플롭(123)의 입력 단자(D)에는 인버터(122)의 출력, 즉, 내부 독출 인에이블 신호(nREi)의 반전 신호가 인가될 수 있고, 제1 플립플롭(123)의 출력 단자(Q)에서는 제2 ODT 제어 신호(ODT_EN2)가 출력될 수 있다. 제2 플립플롭(124)의 입력 단자(D)에는 내부 독출 인에이블 신호(nREi)가 인가될 수 있고, 제2 플립플롭(124)의 출력 단자(Q)에서는 제1 ODT 제어 신호(ODT_EN1)가 출력될 수 있다.
예를 들어, 딜레이된 내부 ODT 신호(ODTi_d)가 활성화되는 시점에서, 도 7a에 예시된 바와 같이, 내부 독출 인에이블 신호(nREi)의 논리 레벨이 "하이"이면, 제1 ODT 제어 신호(ODT_EN1)가 활성화될 수 있다. 예를 들어, 딜레이된 내부 ODT 신호(ODTi_d)가 활성화되는 시점에서, 도 7b에 예시된 바와 같이, 내부 독출 인에이블 신호(nREi)의 논리 레벨이 "로우"이면, 제2 ODT 제어 신호(ODT_EN2)가 활성화될 수 있다.
도 9는 본 개시의 일 실시예에 따른 제1 메모리 칩(100a')을 상세하게 나타내는 블록도이다. 예를 들어, 제1 메모리 칩(100a')은 도 6의 제1 메모리 칩(100a)의 변형 예에 대응할 수 있다.
도 9를 참조하면, 제1 메모리 칩(100a')은 입출력 회로(110), ODT 제어 회로(120'), 제1 및 제2 입력 회로들(130', 140), 입력 버퍼 제어 회로(150), 및 메모리 코어(MC)를 포함할 수 있다. ODT 제어 회로(120')는 내부 ODT 신호(ODTi) 및 내부 독출 인에이블 신호(nREi)를 기초로 ODT 모드를 결정할 수 있고, 결정된 ODT 모드에 따라 제1 및 제2 ODT 제어 신호들(ODT_EN1, ODT_EN2)을 생성할 수 있다. 또한, ODT 제어 회로(120')는 제1 및 제2 ODT 제어 신호들(ODT_EN1, ODT_EN2)을 기초로 제3 ODT 제어 신호(ODT_EN3)를 생성할 수 있다. 예를 들어, 제1 또는 제2 ODT 제어 신호(ODT_EN1, ODT_EN2)가 활성화되면 제3 ODT 제어 신호(ODT_EN3)가 활성화될 수 있다.
내부 ODT 신호(ODTi)가 활성화되면, ODT 제어 회로(120')는 ODT 모드를 결정하기 위해 내부 독출 인에이블 신호(nREi)의 논리 레벨을 검출할 수 있다. 따라서, 내부 ODT 신호(ODTi)가 활성화되면, 입력 버퍼 제어 회로(150)는 입력 버퍼(132')를 인에이블하도록 입력 버퍼 제어 신호(BUF_EN)를 활성화할 수 있다. 이때, 검출된 내부 독출 인에이블 신호(nREi)의 논리 레벨은 래치될 수 있다.
한편, ODT 제어 회로(120')에서 ODT 모드를 결정하고, 결정된 ODT 모드에 따라 제1 또는 제2 ODT 제어 신호(ODT_EN1, ODT_EN2)를 활성화한 이후에는, ODT 제어 회로(120')는 더 이상 내부 독출 인에이블 신호(nRE)의 논리 레벨을 검출하지 않아도 된다. 따라서, 제1 또는 제2 ODT 제어 신호(ODT_EN1, ODT_EN2)가 활성화되면, 입력 버퍼 제어 회로(150)는 입력 버퍼(132')를 디스에이블하도록 입력 버퍼 제어 신호(BUF_EN)를 비활성화할 수 있다. 이에 따라, 입력 버퍼(132')에서 발생하는 전류 소모를 줄일 수 있다.
더욱 상세하게는, 입력 버퍼 제어 회로(150)는 버퍼 온 신호(BUF_ON), 내부 ODT 신호(ODTi), 및 제3 ODT 제어 신호(ODT_EN3)를 기초로, 입력 버퍼(132')를 제어하기 위한 입력 버퍼 제어 신호(BUF_EN)를 생성할 수 있다. 일 실시예에서, 입력 버퍼 제어 회로(150)는 버퍼 온 신호(BUF_ON)가 활성화되면 입력 버퍼 제어 신호(BUF_EN)를 활성화시킬 수 있고, 입력 버퍼(132')는 인에이블될 수 있다. 예를 들어, 버퍼 온 신호(BUF_ON)는 칩 선택 신호와 기입 모드 신호 등과 같은 제어 신호들을 기초로 제어 로직에서 생성될 수 있다. 일 실시예에서, 입력 버퍼 제어 회로(150)는 내부 ODT 신호(ODTi)가 활성화되고 제3 ODT 제어 신호(ODT_EN3)가 비활성화되면 입력 버퍼 제어 신호(BUF_EN)를 활성화시킬 수 있고, 입력 버퍼(132')는 인에이블될 수 있다. 한편, 입력 버퍼 제어 회로(150)는 내부 ODT 신호(ODTi) 및 제3 ODT 제어 신호(ODT_EN3)가 활성화되면 입력 버퍼 제어 신호(BUF_EN)를 비활성화시킬 수 있고, 입력 버퍼(132')는 디스에이블될 수 있다.
도 10a는 본 개시의 일 실시예에 따른 기입 동작을 나타내는 타이밍도이고, 도 10b는 본 개시의 일 실시예에 따른 독출 동작을 나타내는 타이밍도이다.
도 9 및 도 10a를 참조하면, 입력 버퍼 제어 회로(150)는 내부 ODT 신호(ODTi)가 인에이블 레벨, 예를 들어, 논리 "하이"로 천이된 이후 짧은 구간 동안만 입력 버퍼 제어 신호(BUF_EN)를 활성화시킬 수 있다. 이에 따라, 입력 버퍼(132')는 인에이블되어 내부 독출 인에이블 신호(nREi)를 출력할 수 있고, ODT 제어 회로(120')는 내부 독출 인에이블 신호(nREi)의 논리 레벨인 논리 "하이"를 검출함으로써 ODT 모드를 기입 모드로 결정할 수 있다. ODT 모드가 결정된 이후, 입력 버퍼 제어 회로(150)는 입력 버퍼 제어 신호(BUF_EN)를 비활성화할 수 있고, 내부 독출 인에이블 신호(nREi)는 래치될 수 있다.
ODT 제어 회로(120')는 결정된 ODT 모드에 따라 제1 ODT 제어 신호(ODT_EN1)를 활성화하고, 활성화된 제1 ODT 제어 신호(ODT_EN1)에 따라 ODT 회로들(111)이 인에이블될 수 있다. 따라서, ODT 회로들(111)는 제1 및 제2 핀들(P1_0, ..., P1_n, P2)을 통해 복수의 데이터 신호들(DQ0 내지 DQn) 및 데이터 스트로브 신호(DQS)가 전송되는 신호 라인들에 각각 연결될 수 있다. 이어서, ODT 제어 회로(120')는 내부 ODT 신호(ODTi)가 비활성화되면 제1 ODT 제어 신호(ODT_EN1)를 비활성하고, 이에 따라, ODT 회로들(111)은 디스에이블될 수 있다.
도 9 및 도 10b를 참조하면, 입력 버퍼 제어 회로(150)는 내부 ODT 신호(ODTi)가 인에이블 레벨, 예를 들어, 논리 "하이"로 천이된 이후 짧은 구간 동안만 입력 버퍼 제어 신호(BUF_EN)를 활성화시킬 수 있다. 이에 따라, 입력 버퍼(132')는 인에이블되어 내부 독출 인에이블 신호(nREi)를 출력할 수 있고, ODT 제어 회로(120')는 내부 독출 인에이블 신호(nREi)의 논리 레벨인 논리 "로우"를 검출함으로써 ODT 모드를 독출 모드로 결정할 수 있다. ODT 모드가 결정된 이후, 입력 버퍼 제어 회로(150)는 입력 버퍼 제어 신호(BUF_EN)를 비활성화할 수 있고, 내부 독출 인에이블 신호(nREi)는 래치될 수 있다.
ODT 제어 회로(120')는 결정된 ODT 모드에 따라 제2 ODT 제어 신호(ODT_EN2)를 활성화하고, 활성화된 제2 ODT 제어 신호(ODT_EN2)에 따라 ODT 회로(131)가 인에이블될 수 있다. 따라서, ODT 회로(131)는 제3 핀(P3)을 통해 독출 인에이블 신호(nREx)가 전송되는 신호 라인에 연결될 수 있다. 이어서, ODT 제어 회로(120')는 내부 ODT 신호(ODTi)가 비활성화되면 제2 ODT 제어 신호(ODT_EN2)를 비활성화하고, 이에 따라, ODT 회로(131)는 디스에이블될 수 있다. 이때, 내부 독출 인에이블 신호(nREi)는 리셋될 수 있다.
도 11은 도 9의 ODT 제어 회로(120')를 상세하게 나타내는 블록도이다.
도 11을 참조하면, ODT 제어 회로(120')는 딜레이 유닛(121), 인버터(122), 제1 및 제2 플립플롭들(123, 124), 및 논리 게이트(125)를 포함할 수 있다. 본 실시예에 따른 ODT 제어 회로(120')는 도 8의 ODT 제어 회로(120)에 비해 논리 게이트(125)를 더 포함할 수 있고, 도 8을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 논리 게이트(125)는 제1 및 제2 ODT 제어 신호들(ODT_EN1, ODT_EN2)에 대해 논리 연산을 수행함으로써 제3 ODT 제어 신호(ODT_EN3)를 출력할 수 있다. 예를 들어, 논리 게이트(125)는 제1 및 제2 ODT 제어 신호들(ODT_EN1, ODT_EN2)에 대해 논리합 연산을 수행하는 OR 게이트일 수 있다. 이에 따라, 제1 및 제2 ODT 제어 신호들(ODT_EN1, ODT_EN2) 중 하나가 활성화되면, 제3 ODT 제어 신호(ODT_EN3)가 활성화될 수 있다.
도 12는 도 9의 입력 버퍼 제어 회로(150)를 상세하게 나타내는 블록도이다.
도 12를 참조하면, 입력 버퍼 제어 회로(150)는 인버터(151), 제1 및 제2 논리 게이트들(152, 153)을 포함할 수 있다. 인버터(151)는 제3 ODT 제어 신호(ODT_EN3)를 인버팅할 수 있다. 제1 논리 게이트(152)는 내부 ODT 신호(ODTi)와 인버터(151)의 출력에 대해 논리곱 연산을 수행할 수 있다. 제2 논리 게이트(153)는 버퍼 온 신호(BUF_ON)와 제1 논리 게이트(152)의 출력에 대해 논리합 연산을 수행함으로써, 입력 버퍼 제어 신호(BUF_EN)를 생성할 수 있다.
예를 들어, 제1 메모리 칩(100a')이 비선택된 메모리 칩인 경우, 제1 메모리 칩(100a')은 대기 상태이므로 입력 버퍼(132')가 디스에이블 상태일 수 있다. 이때, 내부 ODT 신호(ODTi)가 활성화되면 버퍼 온 신호(BUF_ON)를 활성화하고, 이에 따라, 입력 버퍼 제어 신호(BUF_EN)를 활성화할 수 있다. 활성화된 입력 버퍼 제어 신호(BUF_EN)에 따라 입력 버퍼(132')는 인에이블될 수 있다.
예를 들어, 제3 ODT 제어 신호(ODT_EN3)가 활성화되면 인버터(151)의 출력은 논리 "로우"이고, 제1 논리 게이트(152)의 출력은 항상 논리 "로우"이다. 이때, 버퍼 온 신호(BUF_ON)가 논리 "로우"이면 제2 논리 게이트(153)의 출력인 버퍼 제어 신호(BUF_EN)가 비활성화됨으로써, 입력 버퍼(132')는 디스에이블될 수 있다. 따라서, 입력 버퍼(131')에 인가되는 전류를 감소시킬 수 있다.
예를 들어, 제3 ODT 제어 신호(ODT_EN3)가 비활성화되면 인버터(151)의 출력은 논리 "하이"이다. 이때, 내부 ODT 신호(ODTi)가 논리 "하이"이면 제1 논리 게이트(152)의 출력은 논리 "하이"이고, 제2 논리 게이트(153)의 출력인 버퍼 제어 신호(BUF_EN)가 활성화됨으로써, 입력 버퍼(132')는 인에이블될 수 있다. 한편, 내부 ODT 신호(ODTi)가 논리 "로우"이면 제1 논리 게이트(152)의 출력은 논리 "로우"이고, 버퍼 온 신호(BUF_ON)가 논리 "로우"이면 제2 논리 게이트(153)의 출력인 버퍼 제어 신호(BUF_EN)가 비활성화됨으로써, 입력 버퍼(132')는 디스에이블될 수 있다.
도 13은 본 개시의 일 실시예에 따른 비휘발성 메모리(10)와 컨트롤러(20) 사이의 기입 동작을 나타내는 흐름도이다. 예를 들어, 비휘발성 메모리(10) 및 컨트롤러(20)는 도 3의 비휘발성 메모리(10) 및 컨트롤러(20)에 대응할 수 있다.
단계 S110에서 컨트롤러(20)는 기입 커맨드(WCMD) 및 어드레스(ADDR)를 발행한다. 단계 S120에서, 컨트롤러(20)는 독출 인에이블 신호(nREx) 및 ODT 신호(ODTx)를 생성한다. 일 실시예에서, 단계 S110과 S120은 실질적으로 동시에 수행될 수 있다. 단계 S130에서, 컨트롤러(20)는 기입 커맨드(WCMD), 어드레스(ADDR), 독출 인에이블 신호(nRE) 및 ODT 신호(ODTx)를 비휘발성 메모리(10)에 전송한다. 예를 들어, 기입 커맨드(WCMD) 및 어드레스(ADDR)는 제1 신호 라인들(SL1)을 통해 컨트롤러(20)에서 비휘발성 메모리(10)로 전송될 수 있고, 독출 인에이블 신호(nREx) 및 ODT 신호(ODTx)는 각각 제3 및 제4 신호 라인들(SL3, SL4)을 통해 컨트롤러(20)에서 비휘발성 메모리(10)로 전송될 수 있다.
단계 S140에서, 비휘발성 메모리(10)는 독출 인에이블 신호(nREx) 및 ODT 신호(ODTx)를 기초로 ODT 모드를 기입 모드로 판단하고, 기입 ODT 제어 신호를 생성한다. 예를 들어, 비휘발성 메모리(10)에 포함된 제1 및 제2 메모리 칩들(100, 200)은 독출 인에이블 신호(nREx) 및 ODT 신호(ODTx)를 기초로 ODT 모드를 기입 모드로 판단하고, 기입 ODT 제어 신호를 생성할 수 있다. 단계 S150에서, 컨트롤러(20)는 비휘발성 메모리(10)에 기입을 위한 데이터를 전송한다. 예를 들어, 데이터(DQ) 및 데이터 스트로브 신호(DQ)는 각각 제1 및 제2 신호 라인들(SL1, SL2)을 통해 컨트롤러(20)에서 비휘발성 메모리(10)로 전송될 수 있다. 단계 S160에서, 비휘발성 메모리(10)는 기입 ODT 회로들을 인에이블한다. 예를 들어, 비휘발성 메모리(10)에 포함된 제1 메모리 칩(100)은 기입 ODT 회로들(101a, 101b)을 인에이블할 수 있고, 비휘발성 메모리(10)에 포함된 제2 메모리 칩(200)은 기입 ODT 회로들(201a, 201b)을 인에이블할 수 있다.
단계 S170에서, 컨트롤러(20)는 ODT 신호(ODTx)를 비활성화하고, 단계 S180에서, 컨트롤러(20)는 비활성화된 ODT 신호(ODTx)를 비휘발성 메모리(10)에 전송한다. 단계 S190에서, 비휘발성 메모리(10)는 비활성화된 ODT 신호(ODTx)에 따라 기입 ODT 회로들을 디스에이블한다. 예를 들어, 비휘발성 메모리(10)에 포함된 제1 메모리 칩(100)은 비활성화된 ODT 신호(ODTx)에 따라 기입 ODT 회로들(101a, 101b)을 디스에이블할 수 있고, 비휘발성 메모리(10)에 포함된 제2 메모리 칩(200)은 비활성화된 ODT 신호(ODTx)에 따라 기입 ODT 회로들(201a, 201b)을 디스에이블할 수 있다.
도 14는 본 개시의 일 실시예에 따른 비휘발성 메모리(10)와 컨트롤러(20) 사이의 독출 동작을 나타내는 흐름도이다. 예를 들어, 비휘발성 메모리(10) 및 컨트롤러(20)는 도 4의 비휘발성 메모리(10) 및 컨트롤러(20)에 대응할 수 있다.
단계 S210에서 컨트롤러(20)는 독출 커맨드(RCMD) 및 어드레스(ADDR)를 발행한다. 단계 S220에서, 컨트롤러(20)는 독출 인에이블 신호(nREx) 및 ODT 신호(ODTx)를 생성한다. 일 실시예에서, 단계 S210과 S220은 실질적으로 동시에 수행될 수 있다. 단계 S230에서, 컨트롤러(20)는 독출 커맨드(RCMD), 어드레스(ADDR), 독출 인에이블 신호(nREx) 및 ODT 신호(ODTx)를 비휘발성 메모리(10)에 전송한다.
단계 S240에서, 비휘발성 메모리(10)는 독출 인에이블 신호(nREx) 및 ODT 신호(ODTx)를 기초로 ODT 모드를 독출 모드로 판단하고, 독출 ODT 제어 신호를 생성한다. 예를 들어, 비휘발성 메모리(10)에 포함된 제1 및 제2 메모리 칩들(100, 200)은 독출 인에이블 신호(nREx) 및 ODT 신호(ODTx)를 기초로 ODT 모드를 독출 모드로 판단하고, 독출 ODT 제어 신호를 생성할 수 있다. 단계 S250에서, 비휘발성 메모리(10)는 독출 ODT 회로를 인에이블한다. 예를 들어, 비휘발성 메모리(10)에 포함된 제1 메모리 칩(100)은 독출 ODT 회로(101c)를 인에이블할 수 있고, 비휘발성 메모리(10)에 포함된 제2 메모리 칩(200)은 독출 ODT 회로(201c)를 인에이블할 수 있다. 단계 S260에서, 비휘발성 메모리(10)는 독출된 데이터를 컨트롤러(20)에 전송한다.
단계 S270에서, 컨트롤러(20)는 ODT 신호(ODTx)를 비활성화하고, 단계 S280에서, 컨트롤러(20)는 비활성화된 ODT 신호(ODTx)를 비휘발성 메모리(10)에 전송한다. 단계 S290에서, 비휘발성 메모리(10)는 비활성화된 ODT 신호(ODTx)에 따라 독출 ODT 회로를 디스에이블한다. 예를 들어, 비휘발성 메모리(10)에 포함된 제1 메모리 칩(100)은 비활성화된 ODT 신호(ODTx)에 따라 독출 ODT 회로(101c)를 디스에이블할 수 있고, 비휘발성 메모리(10)에 포함된 제2 메모리 칩(200)은 비활성화된 ODT 신호(ODTx)에 따라 독출 ODT 회로(201c)를 디스에이블할 수 있다.
도 15는 본 개시의 일 실시예에 따른 스토리지 장치(SD2)를 개략적으로 나타내는 블록도이다.
도 15를 참조하면, 스토리지 장치(SD2)는 비휘발성 메모리(30) 및 컨트롤러(40)를 포함하고, 비휘발성 메모리(30)는 제1 및 제2 메모리 칩들(300, 400)을 포함한다. 제1 메모리 칩(300)은 ODT 회로(301)를 포함할 수 있고, 제2 메모리 칩(400)은 ODT 회로(401)를 포함할 수 있다. 스토리지 장치(SD2)는 도 1의 스토리지 장치(SD1)의 변형 실시예에 대응하며, 도 1 내지 도 14를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 이하에서는, 도 1의 스토리지 장치(SD1)와 본 실시예에 따른 스토리지 장치(SD2)의 차이점을 중심으로 설명하기로 한다.
비휘발성 메모리(30)와 컨트롤러(40)는 제1 내지 제5 신호 라인들(SL1 내지 SL5)을 통해 통신할 수 있다. 제1 신호 라인들(SL1)을 통해 커맨드 및 어드레스가 전송될 수 있고, 이어서, 데이터(DQ)가 전송될 수 있다. 제2 신호 라인(SL2)을 통해 데이터 스트로브 신호(DQS)가 전송될 수 있다. 제3 신호 라인(SL3)을 통해 제어 신호(CTRL)가 전송될 수 있다. 제4 신호 라인(SL4)을 통해 제1 ODT 신호(ODT1x)가 전송될 수 있고, 제5 신호 라인(SL5)을 통해 제2 ODT 신호(ODT2x)가 전송될 수 있다.
컨트롤러(40)는 ODT 회로들(301, 401)을 제어하기 위한 제1 및 제2 ODT 신호들(ODT1x, ODT2x) 및 제1 및 제2 메모리 칩들(300, 400)의 동작들을 제어하기 위한 제어 신호(CTRL)를 생성할 수 있다. 일 실시예에서, 제어 신호(CTRL)는 제1 및 제2 메모리 칩들(300, 400)의 독출 동작을 인에이블하기 위한 독출 인에이블 신호를 포함할 수 있다.
비휘발성 메모리(30)는 제1 내지 제5 핀들(P1 내지 P5)을 포함하고, 제1 및 제2 메모리 칩들(300, 400)은 제1 내지 제5 핀들(P1 내지 P5) 각각에 공통으로 연결될 수 있다. 제1 핀들(P1)은 제1 신호 라인들(SL1)에 각각 연결될 수 있다. 제2 내지 제5 핀들(P2 내지 P5)은 제2 내지 제5 신호 라인들(SL2 내지 SL5)에 각각 연결될 수 있다. 한편, 컨트롤러(40)는 제1 내지 제5 신호 라인들(SL1 내지 SL5)에 각각 연결되는 제1 내지 제5 핀들(P1' 내지 P5')을 포함한다.
본 실시예에 따르면, 비휘발성 메모리(30)는 제4 및 제5 핀들(P4, P5)을 통해 컨트롤러(40)로부터 제1 및 제2 ODT 신호들(ODT1x, ODT2x)을 각각 수신할 수 있다. 예를 들어, 제1 ODT 신호(ODT1x)는 기입용 ODT 회로들(예를 들어, 도 16의 301a, 301b, 401a, 401b)를 제어하기 위한 신호일 수 있고, 기입용 ODT 회로들의 인에이블 구간을 정의할 수 있다. 예를 들어, 제2 ODT 신호(ODT2x)는 독출 ODT 회로들(예를 들어, 도 16의 301c, 401c)를 제어하기 위한 신호일 수 있고, 독출용 ODT 회로들의 인에이블 구간을 정의할 수 있다. 이에 따라, 비 선택된 제1 메모리 칩(300)은 제1 및 제2 ODT 신호들(ODT1x, ODT2x)을 기초로 ODT 회로(301)를 인에이블할 수 있고, 이에 따라, 대기 상태의 제1 메모리 칩(300)에서 신호의 반사를 억제할 수 있고, 이로써, 신호 무결성 마진을 개선할 수 있다.
도 16은 도 15의 스토리지 장치(SD2)의 기입 동작 시 ODT 회로들의 연결을 나타낸다.
도 16을 참조하면, 기입 동작을 위해 제2 메모리 칩(400)이 선택되고, 제1 메모리 칩(300)이 비 선택될 수 있다. 구체적으로, 컨트롤러(40)는 제1 및 제2 메모리 칩들(300, 400)에 대한 칩 인에이블 신호들, 독출 인에이블 신호(nREx) 및 제1 및 제2 ODT 신호들(ODT1x, ODT2x)을 생성할 수 있다. 예를 들어, 제1 메모리 칩(300)에 대한 칩 인에이블 신호는 비활성화되고, 제2 메모리 칩(400)에 대한 칩 엔에이블 신호는 활성화되며, 독출 인에이블 신호(nREx) 및 제2 ODT 신호(ODT2x)는 비활성화되고, 제1 ODT 신호(ODT1x)는 활성화될 수 있다.
비 선택된 제1 메모리 칩(300)은 활성화된 제1 ODT 신호(ODT1x)를 기초로 제2 메모리 칩(400)에 대해 수행되는 동작을 기입 동작으로 판단할 수 있고, 제1 ODT 신호(ODT1x)를 기초로 제1 및 제2 ODT 회로들(301a, 301b)을 인에이블하고, 제3 ODT 회로(301c)를 디스에이블할 수 있다. 이에 따라, 제1 ODT 회로들(301a) 각각에 포함된 ODT 스위치들(SW1a)이 턴온되고, ODT 저항들(RTT)은 제1 신호 라인들(SL1)에 각각 연결됨으로써, 제1 신호 라인들(SL1)을 통해 전송되는 데이터 신호(DQ)의 반사를 억제할 수 있다. 또한, 제2 ODT 회로(301b)에 포함된 ODT 스위치(SW1b)는 턴온되고, ODT 저항(RTT)이 제2 신호 라인(SL2)에 연결됨으로써, 제2 신호 라인(SL2)을 통해 전송되는 데이터 스트로브 신호(DQS)의 반사를 억제할 수 있다.
마찬가지로, 선택된 제2 메모리 칩(400)은 제1 ODT 신호(ODT1x)를 기초로 제1 및 제2 ODT 회로들(401a, 401b)을 인에이블하고, 제3 ODT 회로(401c)를 디스에이블할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 선택된 제2 메모리 칩(400)은 예를 들어, 칩 선택 신호 등을 더 고려하여 제1 및 제2 ODT 회로들(401a, 401b)의 인에이블 여부를 결정할 수 있고, 이때, 제1 및 제2 ODT 회로들(401a, 401b)을 디스에이블할 수도 있다.
도 17은 도 15의 스토리지 장치(SD2)의 독출 동작 시 ODT 회로들의 연결을 나타낸다.
도 17을 참조하면, 독출 동작을 위해 제2 메모리 칩(400)이 선택되고, 제1 메모리 칩(300)이 비 선택될 수 있다. 구체적으로, 컨트롤러(40)는 제1 및 제2 메모리 칩들(300, 400)에 대한 칩 인에이블 신호들, 독출 인에이블 신호(nREx) 및 제1 및 제2 ODT 신호들(ODT1x, ODT2x)을 생성할 수 있다. 예를 들어, 제1 메모리 칩(300)에 대한 칩 인에이블 신호는 비활성화되고, 제2 메모리 칩(400)에 대한 칩 인에이블 신호는 활성화되며, 독출 인에이블 신호(nREx) 및 제2 ODT 신호(ODT2x)가 활성화되고, 제1 ODT 신호(ODT1x)가 비활성화될 수 있다.
비 선택된 제1 메모리 칩(300)은 활성화된 제2 ODT 신호(ODT2x)를 기초로 제2 메모리 칩(400)에 대해 수행되는 동작을 독출 동작으로 판단할 수 있고, 제2 ODT 신호(ODT2x)를 기초로 제1 및 제2 ODT 회로들(301a, 301b)을 디스에이블하고, 제3 ODT 회로(301c)를 인에이블할 수 있다. 이에 따라, 제3 ODT 회로(301c)에 포함된 ODT 스위치(SW1c)가 턴온되고, ODT 저항(RTT)이 제3 신호 라인(SL3)에 연결됨으로써, 제3 신호 라인(SL3)을 통해 전송되는 독출 인에이블 신호(nREx)의 반사를 억제할 수 있다.
마찬가지로, 선택된 제2 메모리 칩(400)은 제2 ODT 신호(ODT2x)를 기초로 제1 및 제2 ODT 회로들(401a, 401b)을 디스에이블하고, 제3 ODT 회로(401c)를 인에이블할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 선택된 제2 메모리 칩(400)은 예를 들어, 칩 선택 신호 등을 더 고려하여 제3 ODT 회로(401c)의 인에이블 여부를 결정할 수 있고, 이때, 제3 ODT 회로(401c)를 디스에이블할 수도 있다.
도 18은 본 개시의 일 실시예에 따른 제1 메모리 칩(300)을 상세하게 나타내는 블록도이다. 예를 들어, 제1 메모리 칩(300)은 도 15의 제1 메모리 칩(300)에 대응할 수 있다. 그러나, 제1 메모리 칩(300)의 구성은 도 15의 제1 메모리 칩(300)에 한정되지 않으며, 제2 메모리 칩(400)에도 적용될 수 있다.
도 18을 참조하면, 제1 메모리 칩(300)은 입출력 회로(310), ODT 제어 회로(320), 제1 및 제2 입력 회로들(330, 340)을 포함할 수 있다. 또한, 제1 메모리 칩(300)은 메모리 코어(MC)를 더 포함할 수 있다. 메모리 코어(MC)는 메모리 셀 어레이, 로우 디코더, 페이지 버퍼, 전압 생성부 등을 포함할 수 있고, 데이터 경로 회로라고 지칭할 수도 있다. 제2 메모리 칩(400)은 제1 메모리 칩(300)과 실질적으로 유사하게 구현될 수 있다.
입출력 회로(310)는 ODT 회로들(311) 및 입출력 버퍼(312)를 포함할 수 있다. 입출력 회로(310)는 복수의 제1 핀들(P1_0 내지 P1_n)를 통해 복수의 데이터 신호들(DQ0 내지 DQn)을 송수신하고, 제2 핀(P2)를 통해 데이터 스트로브 신호(DQS)를 송수신한다. 여기서, n은 양의 정수이고, 예를 들어, 7일 수 있다. 입출력 버퍼(312)는 데이터를 메모리 코어(MC)로 출력하거나 메모리 코어(MC)로부터 입력받을 수 있다. 예를 들어, ODT 회로들(311)는 도 16 및 도 17의 제1 및 제2 ODT 회로들(301a, 301b)을 포함할 수 있다.
제1 입력 회로(330)는 제3 핀(P3)을 통해 독출 인에이블 신호(nREx)를 수신할 수 있다. 제1 입력 회로(330)는 ODT 회로(331) 및 입력 버퍼(332)를 포함할 수 있다. 입력 버퍼(332)는 독출 인에이블 신호(nREx)를 수신하고, 수신한 독출 인에이블 신호(nREx)를 버퍼링함으로써 내부 독출 인에이블 신호(nREi)를 출력할 수 있다. ODT 회로(331)는 도 16 및 도 17의 제3 ODT 회로(301c)를 포함할 수 있다.
제2 입력 회로(340)는 제4 및 제5 핀들(P4, P5)을 통해 각각 제1 및 제2 ODT 신호들(ODT1x, ODT2x)을 수신하고, 수신한 제1 및 제2 ODT 신호들(ODT1x, ODT2x)로부터 제1 및 제2 내부 ODT 신호들(ODT1i, ODT2i)을 출력할 수 있다. 예를 들어, 제2 입력 회로(340)는 입력 버퍼들을 포함할 수 있고, 입력 버퍼들은 제1 및 제2 ODT 신호들(ODT1x, ODT2x)을 버퍼링하여 제1 및 제2 내부 ODT 신호들(ODT1i, ODT2i)을 각각 출력할 수 있다.
ODT 제어 회로(320)는 제1 및 제2 내부 ODT 신호들(ODT1i, ODT2i)을 기초로 ODT 모드를 결정할 수 있고, 결정된 ODT 모드에 따라 ODT 회로들(311, 321)을 각각 제어하기 위한 제1 및 제2 ODT 제어 신호들(ODT_EN1, ODT_EN2)을 생성할 수 있다. 예를 들어, 제1 내부 ODT 신호(ODT1i)가 활성화되면, ODT 제어 회로(320)는 ODT 모드를 기입 ODT 모드로 결정하고, 제1 ODT 제어 신호(ODT_EN1)를 활성화할 수 있다. 예를 들어, 제2 내부 ODT 신호(ODT2i)가 활성화되면, ODT 제어 회로(320)는 ODT 모드를 독출 ODT 모드로 결정하고, 제2 ODT 제어 신호(ODT_EN2)를 활성화할 수 있다.
도 19a는 본 개시의 일 실시예에 따른 기입 동작을 나타내는 타이밍도이고, 도 19b는 본 개시의 일 실시예에 따른 독출 동작을 나타내는 타이밍도이다.
도 18 및 도 19a를 참조하면, 독출 인에이블 신호(nREx)는 로직 "하이"이고, 이에 따라, 내부 독출 인에이블 신호(nREi)는 로직 "하이"이다. 제1 내부 ODT 신호(ODT1i)는 데이터 스트로브 신호(DQS)의 프리앰블 구간(PRE1)에서 인에이블 레벨, 예를 들어, 로직 "하이"로 활성화될 수 있고, 데이터 스트로브 신호(DQS)의 포스트앰블 구간(POST1)에서 디스에이블 레벨, 예를 들어, 로직 "로우"로 비활성화될 수 있다. ODT 제어 회로(320)는 제1 내부 ODT 신호(ODT1i)가 활성화되면, 다시 말해, 제1 내부 ODT 신호(ODT1i)의 활성화 시점에서, 다시 말해, 제1 내부 ODT 신호(ODT1i)의 인에이블 레벨 입력에서, ODT 모드를 기입 모드로 결정할 수 있고, 결정된 기입 모드에 따라 제1 ODT 제어 신호(ODT_EN1)를 활성화할 수 있다. 예를 들어, 제1 내부 ODT 신호(ODT1i)의 활성화 시점은 제1 내부 ODT 신호(ODT1i)의 상승 에지에 대응할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 제1 내부 ODT 신호(ODT1i)의 활성화 시점은 제1 내부 ODT 신호(ODT1i)의 하강 에지에 대응할 수 있고, 이때, ODT 제어 회로(320)는 제1 내부 ODT 신호(ODT1i)의 하강 에지에서 내부 독출 인에이블 신호(nREi)의 논리 레벨을 검출하도록 설계될 수도 있다.
이어서, ODT 제어 회로(320)는 제1 내부 ODT 신호(ODT1i)의 비활성화 시점에서, 다시 말해, 제1 내부 ODT 신호(ODT1i)의 디스에이블 레벨 입력에서(예를 들어, 하강 에지에서), 제1 ODT 제어 신호(ODT_EN1)를 비활성화할 수 있다. 일 실시예예서, ODT 제어 회로(320)는 제1 내부 ODT 신호(ODTi)의 하강 에지에서 내부 독출 인에이블 신호(nREi)의 논리 레벨을 검출하고, 검출된 논리 레벨이 "하이"이면 선택된 제2 메모리 칩(400)의 기입 동작이 완료된 것으로 판단하고, 제1 ODT 제어 신호(ODT_EN1)를 비활성화시킬 수 있다.
도 18 및 도 19b를 참조하면, 제2 내부 ODT 신호(ODT2i)는 독출 인에이블 신호(nREx)의 프리앰블 구간(PRE2)에서 로직 "하이"로 활성화될 수 있고, 독출 인에이블 신호(nREx)의 포스트앰블 구간(POST2)에서 로직 "로우"로 비활성화될 수 있다. 내부 독출 인에이블 신호(nREi)는 독출 인에이블 신호(nREx)의 프리앰블 구간(PRE2)에서 로직 "로우"로 천이하고, 독출 인에이블 신호(nREx)의 토글링 구간 이후 로직 "하이"를 유지한다. ODT 제어 회로(320)는 제2 내부 ODT 신호(ODT2i)의 활성화 시점에서, 예를 들어, 제2 내부 ODT 신호(ODT2i)의 상승 에지에서, ODT 모드를 독출 모드로 결정할 수 있고, 결정된 독출 모드에 따라 제2 ODT 제어 신호(ODT_EN2)를 활성화할 수 있다.
이어서, ODT 제어 회로(320)는 제2 내부 ODT 신호(ODT2i)의 비활성화 시점에서, 예를 들어, 제2 내부 ODT 신호(ODT2i)의 하강 에지에서, 제2 ODT 제어 신호(ODT_EN2)를 비활성화할 수 있다. 일 실시예예서, ODT 제어 회로(320)는 제2 내부 ODT 신호(ODT2i)의 하강 에지에서 내부 독출 인에이블 신호(nREi)의 논리 레벨을 검출하고, 검출된 논리 레벨이 "로우"이면 선택된 제2 메모리 칩(400)의 독출 동작이 완료된 것으로 판단하고, 제2 ODT 제어 신호(ODT_EN2)를 비활성화시킬 수 있다.
도 20은 본 개시의 일 실시예에 따른 비휘발성 메모리(30)와 컨트롤러(40) 사이의 기입 동작을 나타내는 흐름도이다. 예를 들어, 비휘발성 메모리(30) 및 컨트롤러(40)는 도 16의 비휘발성 메모리(30) 및 컨트롤러(40)에 대응할 수 있다.
단계 S310에서 컨트롤러(40)는 기입 커맨드(WCMD) 및 어드레스(ADDR)를 발행한다. 단계 S320에서, 컨트롤러(40)는 제1 ODT 신호(ODT1x)를 활성화한다. 일 실시예에서, 단계 S310과 S320은 실질적으로 동시에 수행될 수 있다. 단계 S330에서, 컨트롤러(40)는 기입 커맨드(WCMD), 어드레스(ADDR), 및 제1 ODT 신호(ODT1x)를 비휘발성 메모리(30)에 전송한다. 예를 들어, 기입 커맨드(WCMD) 및 어드레스(ADDR)는 제1 신호 라인들(SL1)을 통해 컨트롤러(40)에서 비휘발성 메모리(30)로 전송될 수 있고, 제1 ODT 신호(ODTx)는 제4 신호 라인(SL4)을 통해 컨트롤러(40)에서 비휘발성 메모리(30)로 전송될 수 있다.
단계 S340에서, 비휘발성 메모리(30)는 제1 ODT 신호(ODT1x)를 기초로 ODT 모드를 기입 모드로 판단하고, 기입 ODT 제어 신호를 생성한다. 예를 들어, 비휘발성 메모리(30)에 포함된 제1 및 제2 메모리 칩들(300, 400)은 제1 ODT 신호(ODT1x)를 기초로 ODT 모드를 기입 모드로 판단하고, 기입 ODT 제어 신호를 생성할 수 있다. 단계 S350에서, 컨트롤러(40)는 비휘발성 메모리(30)에 기입을 위한 데이터를 전송한다. 예를 들어, 데이터(DQ) 및 데이터 스트로브 신호(DQ)는 각각 제1 및 제2 신호 라인들(SL1, SL2)을 통해 컨트롤러(40)에서 비휘발성 메모리(30)로 전송될 수 있다. 단계 S360에서, 비휘발성 메모리(30)는 기입 ODT 회로들을 인에이블한다. 예를 들어, 비휘발성 메모리(30)에 포함된 제1 메모리 칩(300)은 기입 ODT 회로들(301a, 301b)을 인에이블할 수 있고, 비휘발성 메모리(30)에 포함된 제2 메모리 칩(400)은 기입 ODT 회로들(401a, 401b)을 인에이블할 수 있다.
단계 S370에서, 컨트롤러(40)는 제1 ODT 신호(ODT1x)를 비활성화하고, 단계 S380에서, 컨트롤러(40)는 비활성화된 제1 ODT 신호(ODT1x)를 비휘발성 메모리(30)에 전송한다. 단계 S390에서, 비휘발성 메모리(30)는 비활성화된 제1 ODT 신호(ODT1x)에 따라 기입 ODT 회로들을 디스에이블한다. 예를 들어, 비휘발성 메모리(30)에 포함된 제1 메모리 칩(300)은 비활성화된 제1 ODT 신호(ODT1x)에 따라 기입 ODT 회로들(301a, 301b)을 디스에이블할 수 있고, 비휘발성 메모리(30)에 포함된 제2 메모리 칩(400)은 비활성화된 제1 ODT 신호(ODT1x)에 따라 기입 ODT 회로들(401a, 401b)을 디스에이블할 수 있다.
도 21은 본 개시의 일 실시예에 따른 비휘발성 메모리(30)와 컨트롤러(40) 사이의 독출 동작을 나타내는 흐름도이다. 예를 들어, 비휘발성 메모리(30) 및 컨트롤러(40)는 도 17의 비휘발성 메모리(30) 및 컨트롤러(40)에 대응할 수 있다.
단계 S410에서 컨트롤러(40)는 독출 커맨드(RCMD) 및 어드레스(ADDR)를 발행한다. 단계 S420에서, 컨트롤러(40)는 제2 ODT 신호(ODT2x)를 활성화한다. 일 실시예에서, 단계 S410과 S420은 실질적으로 동시에 수행될 수 있다. 단계 S430에서, 컨트롤러(50)는 독출 커맨드(RCMD), 어드레스(ADDR), 및 제2 ODT 신호(ODT2x)를 비휘발성 메모리(30)에 전송한다.
단계 S440에서, 비휘발성 메모리(30)는 활성화된 제2 ODT 신호(ODT2x)를 기초로 ODT 모드를 독출 모드로 판단하고, 독출 ODT 제어 신호를 생성한다. 예를 들어, 비휘발성 메모리(30)에 포함된 제1 및 제2 메모리 칩들(300, 400)은 제2 ODT 신호(ODT2x)를 기초로 ODT 모드를 독출 모드로 판단하고, 독출 ODT 제어 신호를 생성할 수 있다. 단계 S450에서, 비휘발성 메모리(30)는 독출 ODT 회로를 인에이블한다. 예를 들어, 비휘발성 메모리(30)에 포함된 제1 메모리 칩(300)은 독출 ODT 회로(301c)를 인에이블할 수 있고, 비휘발성 메모리(30)에 포함된 제2 메모리 칩(400)은 독출 ODT 회로(401c)를 인에이블할 수 있다. 단계 S460에서, 비휘발성 메모리(30)는 독출된 데이터를 컨트롤러(40)에 전송한다.
단계 S470에서, 컨트롤러(40)는 제2 ODT 신호(ODT2x)를 비활성화하고, 단계 S480에서, 컨트롤러(40)는 비활성화된 제2 ODT 신호(ODT2x)를 비휘발성 메모리(30)에 전송한다. 단계 S490에서, 비휘발성 메모리(30)는 비활성화된 제2 ODT 신호(ODT2x)에 따라 독출 ODT 회로를 디스에이블한다. 예를 들어, 비휘발성 메모리(30)에 포함된 제1 메모리 칩(300)은 비활성화된 제2 ODT 신호(ODT2x)에 따라 독출 ODT 회로(301c)를 디스에이블할 수 있고, 비휘발성 메모리(30)에 포함된 제2 메모리 칩(400)은 비활성화된 제2 ODT 신호(ODT2x)에 따라 독출 ODT 회로(401c)를 디스에이블할 수 있다.
도 22는 본 개시의 일 실시예에 따른 전자 장치(1000)를 나타내는 블록도이다. 도 22를 참조하면, 전자 장치(1000)는 프로세서(1100), 메모리 장치(1200), 스토리지 장치(1300), 모뎀(1400), 입출력 장치(1500) 및 파워 서플라이(1600)를 포함할 수 있다. 본 실시예에서, 스토리지 장치(1300)는 도 1 내지 도 21을 참조하여 상술된 실시예들에 따라 구현될 수 있다. 구체적으로, 스토리지 장치(1300)는 비휘발성 메모리 및 컨트롤러를 포함하고, 비휘발성 메모리는 컨트롤러로부터 ODT 신호를 수신하기 위한 ODT 핀을 포함할 수 있다. 이에 따라, 스토리지 장치(1300)에서 비휘발성 메모리와 컨트롤러 사이의 고속 통신 시, 신호의 반사를 억제할 수 있고, 커맨드 오버헤드 시간을 줄일 수 있으므로, 스토리지 장치(1300)의 성능 및 이에 따른 전자 장치(1000)의 전체 성능이 향상될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 독출 동작 및 기입 동작을 수행하는 비휘발성 메모리 장치로서,
    독출 데이터를 출력하고 기입 데이터를 수신하도록 구성된 데이터 핀;
    상기 독출 동작 동안 독출 인에이블 신호를 수신하도록 구성되고, 상기 독출 인에이블 신호는 프리앰블(preamble) 구간, 토글링(toggling) 구간 및 포스트앰블(postamble) 구간을 포함하는, 제어 신호 핀;
    상기 독출 동작 동안 컨트롤러로부터 제1 ODT(On Die Termination) 신호를 수신하고, 상기 기입 동작 동안 상기 컨트롤러로부터 제2 ODT 신호를 수신하도록 구성된 ODT 핀; 및
    상기 데이터 핀, 상기 제어 신호 핀, 및 상기 ODT 핀에 공통으로 연결된 제1 비휘발성 메모리 칩 및 제2 비휘발성 메모리 칩을 포함하고,
    상기 제1 비휘발성 메모리 칩은,
    상기 제1 ODT 신호를 기초로 제1 ODT 동작을 수행하고 상기 제2 ODT 신호를 기초로 제2 ODT 동작을 수행하는 ODT 회로를 포함하고,
    상기 제1 ODT 신호는 상기 독출 인에이블 신호의 상기 프리앰블 구간 동안 인에이블되고, 상기 제1 ODT 신호는 상기 독출 인에이블 신호의 상기 포스트앰블 구간 동안 디스에이블되며,
    상기 ODT 회로는,
    상기 독출 데이터가 상기 제2 비휘발성 메모리 칩에서 독출되는 경우 상기 제1 ODT 동작을 수행하고,
    상기 기입 데이터가 상기 제2 비휘발성 메모리 칩에 기입되는 경우 상기 제2 ODT 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 ODT 회로는, 상기 독출 데이터의 출력 전에 상기 독출 인에이블 신호의 상기 프리앰블 구간 및 상기 제1 ODT 신호의 인에이블에 기초하여 제1 내부 ODT 신호를 인에이블하고,
    상기 ODT 회로는, 상기 독출 데이터의 출력 후에 상기 독출 인에이블 신호의 상기 포스트앰블 구간 및 상기 제1 ODT 신호의 디스에이블에 기초하여 상기 제1 내부 ODT 신호를 디스에이블하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제2항에 있어서,
    상기 ODT 회로는 상기 제1 ODT 신호가 상기 독출 동작 동안 제1 로직 레벨을 유지하는 동안 상기 제1 ODT 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 로직 레벨은 로직 하이 레벨인 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제4항에 있어서,
    상기 ODT 회로는, 상기 제어 신호 핀에서 상기 독출 인에이블 신호의 반사에 의해 야기되는 상기 독출 인에이블 신호의 신호 무결성 악화를 방지하기 위하여, 상기 제어 신호 핀에 대해 상기 제1 ODT 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 독출 인에이블 신호는 상기 비휘발성 메모리 장치의 상기 기입 동작 동안 로직 하이 레벨을 유지하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 삭제
  8. 제1항에 있어서,
    데이터 스트로브 핀을 더 포함하고,
    상기 데이터 스트로브 핀은 상기 독출 데이터와 동기된 제1 데이터 스트로브 신호를 출력하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 데이터 스트로브 핀은 상기 기입 데이터와 동기된 제2 데이터 스트로브 신호를 수신하고,
    상기 제2 데이터 스트로브 신호는 제2 프리앰블 구간, 제2 토글링 구간 및 제2 포스트앰블 구간을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 제2 ODT 신호는 상기 제2 데이터 스트로브 신호의 상기 제2 프리앰블 구간 동안 인에이블되고, 상기 제2 ODT 신호는 상기 제2 데이터 스트로브 신호의 상기 제2 포스트앰블 구간 동안 디스에이블되는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제10항에 있어서,
    상기 ODT 회로는 상기 데이터 핀에서 상기 기입 데이터의 반사에 의해 야기되는 상기 기입 데이터의 신호 무결성 악화를 방지하기 위하여, 상기 데이터 핀에 대해 상기 제2 ODT 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제11항에 있어서, 상기 ODT 회로는,
    상기 제1 ODT 동작을 위해 상기 제어 신호 핀에 연결된 제1 스위치와 전원 전압 사이에 직렬로 연결된 제1 저항; 및
    상기 제2 ODT 동작을 위해 상기 데이터 핀에 연결된 제2 스위치와 상기 전원 전압 사이에 직렬로 연결된 제2 저항을 포함하고,
    상기 독출 동작 동안, 상기 제1 스위치는 턴온되고 상기 제2 스위치는 턴오프되며,
    상기 기입 동작 동안, 상기 제1 스위치는 턴오프되고 상기 제2 스위치는 턴온되는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 독출 동작 및 기입 동작을 수행하는 비휘발성 메모리 장치로서,
    독출 데이터를 출력하고 기입 데이터를 수신하도록 구성된 데이터 핀;
    상기 독출 동작 동안 독출 인에이블 신호를 수신하도록 구성되고, 상기 독출 인에이블 신호는 프리앰블 구간, 토글링 구간 및 포스트앰블 구간을 포함하는, 제어 신호 핀;
    상기 독출 데이터와 동기되는 제1 데이터 스트로브 신호를 출력하고 상기 기입 데이터와 동기되는 제2 데이터 스트로브 신호를 수신하도록 구성되고, 상기 제2 데이터 스트로브 신호는 제2 프리앰블 구간, 제2 토글링 구간 및 제2 포스트앰블 구간을 포함하는, 데이터 스트로브 핀;
    상기 독출 동작 동안 컨트롤러로부터 제1 ODT(On Die Termination) 신호를 수신하고, 상기 기입 동작 동안 상기 컨트롤러로부터 제2 ODT 신호를 수신하도록 구성된 ODT 핀; 및
    상기 데이터 핀, 상기 제어 신호 핀, 상기 데이터 스트로브 핀, 및 상기 ODT 핀에 공통으로 연결된 제1 비휘발성 메모리 칩 및 제2 비휘발성 메모리 칩을 포함하고,
    상기 제1 비휘발성 메모리 칩은,
    상기 제1 ODT 신호를 기초로 제1 ODT 동작을 수행하는 제1 ODT 회로 및 상기 제2 ODT 신호를 기초로 제2 ODT 동작을 수행하는 제2 ODT 회로를 포함하고,
    상기 제1 ODT 신호는 상기 독출 인에이블 신호의 상기 프리앰블 구간 동안 인에이블되고, 상기 제1 ODT 신호는 상기 독출 인에이블 신호의 상기 포스트앰블 구간 동안 디스에이블되며,
    상기 제2 ODT 신호는 상기 제2 데이터 스트로브 신호의 상기 제2 프리앰블 구간 동안 인에이블되고 상기 제2 데이터 스트로브 신호의 상기 제2 포스트앰블 구간 동안 디스에이블되며,
    상기 제1 ODT 회로는, 상기 독출 데이터가 상기 제2 비휘발성 메모리 칩에서 독출되는 경우 상기 제1 ODT 동작을 수행하고,
    상기 제2 ODT 회로는, 상기 기입 데이터가 상기 제2 비휘발성 메모리 칩에 기입되는 경우 상기 제2 ODT 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제13항에 있어서,
    상기 제1 ODT 회로는, 상기 독출 데이터의 출력 전에 상기 독출 인에이블 신호의 상기 프리앰블 구간 및 상기 제1 ODT 신호의 인에이블에 기초하여 인에이블되고,
    상기 제1 ODT 회로는, 상기 독출 데이터의 출력 후에 상기 독출 인에이블 신호의 상기 포스트앰블 구간 및 상기 제1 ODT 신호의 디스에이블에 기초하여 디스에이블되며,
    상기 제2 ODT 회로는, 상기 기입 데이터의 수신 전에 상기 제2 데이터 스트로브 신호의 상기 제2 프리앰블 구간 및 상기 제2 ODT 신호에 응답하여 인에이블되고,
    상기 제2 ODT 회로는, 상기 기입 데이터의 수신 후에 상기 제2 데이터 스트로브 신호의 상기 제2 포스트앰블 구간 및 상기 제2 ODT 신호에 응답하여 디스에이블되는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제14항에 있어서,
    상기 독출 인에이블 신호는, 상기 비휘발성 메모리 장치의 상기 기입 동작 동안 로직 하이 레벨을 유지하는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제15항에 있어서,
    상기 제1 ODT 회로는, 상기 제어 신호 핀에서 상기 독출 인에이블 신호의 반사에 의해 야기되는 상기 독출 인에이블 신호의 신호 무결성 악화를 방지하기 위하여 상기 제어 신호 핀에 대해 제1 ODT 동작을 수행하도록 인에이블되고,
    상기 제2 ODT 회로는, 상기 데이터 핀에서 상기 기입 데이터의 반사에 의해 야기되는 상기 기입 데이터의 신호 무결성 악화를 방지하기 위하여 상기 데이터 핀에 대해 제2 ODT 동작을 수행하도록 인에이블되는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제16항에 있어서,
    상기 독출 동작 동안 출력 인에이블 신호를 기초로 상기 제2 비휘발성 메모리 칩으로부터 상기 제1 데이터 스트로브 신호가 출력되는 것을 특징으로 하는 비휘발성 메모리 장치.
  18. 독출 동작을 수행하는 비휘발성 메모리 장치로서,
    독출 데이터를 출력하도록 구성된 데이터 핀;
    상기 독출 동작 동안 독출 인에이블 신호를 수신하도록 구성되고, 상기 독출 인에이블 신호는 프리앰블 구간, 토글링 구간 및 포스트앰블 구간을 포함하는. 제어 신호 핀;
    상기 독출 동작 동안 컨트롤러로부터 제1 ODT 신호를 수신하도록 구성된 ODT 핀; 및
    상기 데이터 핀, 상기 제어 신호 핀, 및 상기 ODT 핀에 공통으로 연결된 제1 비휘발성 메모리 칩 및 제2 비휘발성 메모리 칩을 포함하고,
    상기 제1 비휘발성 메모리 칩은,
    상기 제1 ODT 신호를 기초로 제1 ODT 동작을 수행하는 ODT 회로를 포함하고,
    상기 제1 ODT 신호는 상기 독출 인에이블 신호의 상기 프리앰블 구간 동안 인에이블되고, 상기 제1 ODT 신호는 상기 독출 인에이블 신호의 상기 포스트앰블 구간 동안 디스에이블되며,
    상기 ODT 회로는, 상기 독출 데이터가 상기 제2 비휘발성 메모리 칩에서 독출되는 경우 상기 제1 ODT 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  19. 제18항에 있어서,
    상기 ODT 회로는, 상기 독출 데이터의 출력 전에 상기 독출 인에이블 신호의 상기 프리앰블 구간 및 상기 제1 ODT 신호의 인에이블에 기초하여 인에이블되고,
    상기 ODT 회로는, 상기 독출 데이터의 출력 후에 상기 독출 인에이블 신호의 상기 포스트앰블 구간 및 상기 제1 ODT 신호의 디스에이블에 기초하여 디스에이블되는 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 제19항에 있어서,
    상기 ODT 회로는, 상기 제1 ODT 신호가 상기 독출 동작 동안 로직 로우 레벨을 유지하는 동안 상기 제1 ODT 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
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