KR102390917B1 - 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로 - Google Patents

리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로 Download PDF

Info

Publication number
KR102390917B1
KR102390917B1 KR1020150144835A KR20150144835A KR102390917B1 KR 102390917 B1 KR102390917 B1 KR 102390917B1 KR 1020150144835 A KR1020150144835 A KR 1020150144835A KR 20150144835 A KR20150144835 A KR 20150144835A KR 102390917 B1 KR102390917 B1 KR 102390917B1
Authority
KR
South Korea
Prior art keywords
data strobe
strobe signal
signal
ended
gate
Prior art date
Application number
KR1020150144835A
Other languages
English (en)
Other versions
KR20170045442A (ko
Inventor
김대로
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150144835A priority Critical patent/KR102390917B1/ko
Priority to US15/292,834 priority patent/US10147481B2/en
Publication of KR20170045442A publication Critical patent/KR20170045442A/ko
Application granted granted Critical
Publication of KR102390917B1 publication Critical patent/KR102390917B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Databases & Information Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)

Abstract

본 발명은 딜레이 조절회로를 구비하거나 트레이닝 동작을 행함이 없이도, 클린 데이터 스트로브 신호를 생성할 수 있는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로를 개시한다. 본 발명에 따른 클린 데이터 스트로브 신호 생성회로는, 제1,2 싱글 엔디드 데이터 스트로브 신호를 출력하는 리시버들을 포함한다. 회로 내에서 게이트 신호 생성부는 제1,2 싱글 엔디드 데이터 스트로브 신호들과 리드 레이턴시 종료 이후에 버스트 랭쓰에 따라 펄스 폭이 가변되는 메모리 게이트 신호를 이용하여 상기 제1 싱글 엔디드 데이터 스트로브 신호에 동기된 데이터 스트로브 게이트 신호를 생성한다. 게이팅부는 제1 싱글 엔디드 데이터 스트로브 신호와 상기 데이터 스트로브 게이트 신호를 이용하여 클린 데이터 스트로브 신호를 생성한다.

Description

리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로{CLEAN DATA STROBE SIGNAL GENERATING CIRCUIT IN READ INTERFACE DEVICE}
본 발명은 메모리 시스템에 관한 것으로, 보다 상세하게는 반도체 메모리 장치와 메모리 컨트롤러 사이에서의 정보를 인터페이싱하는 인터페이스 장치에 관한 것이다.
전자적 시스템의 성능 개선을 위해 저전력 및 고밀도 메모리(High-Density Memory)에 대한 수요(Needs)가 증가되고 있다.
그러한 저전력 및 고밀도 메모리의 구현을 위해 고 대역폭 메모리(High Bandwidth Memory)가 저전력 고속 동작 등과 같은 하이 퍼포먼스의 제공을 위해 주목받고 있다.
모바일 기기에 탑재되는 LPDDR 타입의 DRAM은 저전력 더블데이터 레이트로 동작하는 반도체 메모리 장치이다. 반도체 메모리 장치는 프로세서 또는 SoC 등과 통신하는 메모리 컨트롤러에 의해 제어될 수 있다. 리드 동작 모드에서 메모리 컨트롤러는 데이터 스트로브 신호를 이용하여 리드 데이터를 수신한다.
접지 터미네이션 방식의 온다이 터미네이션 동작이 인터페이스 장치의 차동 수신기에서 수행되고 반도체 메모리 장치로부터 데이터 스트로브 신호가 제공되지 않는 경우에는 차동 수신기로부터 트라이 스테이트 상태의 더티한 신호가 출력될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 딜레이 조절회로를 구비하거나 트레이닝 동작을 행함이 없이도, 클린 데이터 스트로브 신호를 생성할 수 있는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로를 제공함에 있다.
본 발명이 해결하고자 하는 기술적 과제는, 인터페이스 장치의 내부 클럭과는 비동기로 생성되는 데이터 스트로브 신호를 게이트 신호 트레이닝 없이 마스킹하여 클린 데이터 스트로브 신호를 생성할 수 있는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로를 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로는,
제1,2 수신 데이터 스트로브 신호들을 포함하는 차동 데이터 스트로브 신호를 수신하고 제1 싱글 엔디드 데이터 스트로브 신호를 출력하는 제1 리시버,
상기 제2 수신 데이터 스트로브 신호와 기준 전압 신호를 수신하여 제2 싱글 엔디드 데이터 스트로브 신호를 출력하는 제2 리시버,
상기 제1,2 싱글 엔디드 데이터 스트로브 신호들과 리드 레이턴시 종료 이후에 버스트 랭쓰에 따라 펄스 폭이 가변되는 메모리 게이트 신호를 이용하여 상기 제1 싱글 엔디드 데이터 스트로브 신호에 동기된 데이터 스트로브 게이트 신호를 생성하는 게이트 신호 생성부, 및
상기 제1 싱글 엔디드 데이터 스트로브 신호와 상기 데이터 스트로브 게이트 신호를 수신하여 리드 데이터를 수신하기 위한 클린 데이터 스트로브 신호를 게이팅 응답으로서 생성하는 게이팅부를 포함한다.
본 발명의 실시 예에 따라, 상기 차동 데이터 스트로브 신호는 반도체 메모리 장치로부터 인가될 수 있다.
본 발명의 실시 예에 따라, 상기 제2 싱글 엔디드 데이터 스트로브 신호의 위상은 상기 제1 싱글 엔디드 데이터 스트로브 신호의 언노운 구간을 제외한 구간에서 상기 제1 싱글 엔디드 데이터 스트로브 신호의 위상과는 반대일 수 있다.
본 발명의 실시 예에 따라, 상기 데이터 스트로브 게이트 신호는,
상기 제2 싱글 엔디드 데이터 스트로브 신호에 동기된 신호에 응답하여 제1 레벨로 천이되고,
상기 제1 싱글 엔디드 데이터 스트로브 신호의 첫 번째 폴링 에지에 동기된 카운트 시작 신호에 응답하여 상기 제1 싱글 엔디드 데이터 스트로브 신호의 토글링 횟수를 카운팅하고, 상기 토글링 횟수를 카운팅하는 동작의 종료 후에 생성되는 리셋 신호에 응답하여 제2 레벨로 천이될 수 있다.
본 발명의 실시 예에 따라, 제1 싱글 엔디드 데이터 스트로브 신호가 인버터를 통해 반전되는 경우에 상기 게이팅부는 노아 응답을 상기 게이팅 응답으로서 생성하는 노아 게이트일 수 있다.
본 발명의 실시 예에 따라, 상기 차동 데이터 스트로브 신호는 접지전압 터미네이션 방식의 온다이 터미네이션 동작을 갖는 LPDDR4 DRAM로부터 인가될 수 있다.
본 발명의 실시 예에 따라, 상기 클린 데이터 스트로브 신호는 상기 리드 데이터를 수신하는 FIFO 메모리의 데이터 클럭 신호로서 제공될 수 있다.
본 발명의 실시 예에 따라, 상기 메모리 게이트 신호의 펄스 폭은 상기 버스트 랭쓰의 펄스 폭의 절반일 수 있다.
본 발명의 실시 예에 따라, 상기 제1 싱글 엔디드 데이터 스트로브 신호에 엑스트라 토글링이 존재하는 경우에 데이터 스트로브 게이트 신호의 펄스 윈도우는 엑스트라 토글링이 존재하지 않는 경우에 비해 좁아질 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로는,
제1,2 수신 데이터 스트로브 신호들을 포함하는 차동 데이터 스트로브 신호를 수신하고 제1 싱글 엔디드 데이터 스트로브 신호를 출력하는 제1 리시버,
상기 제2 수신 데이터 스트로브 신호와 기준 신호를 수신하여 제2 싱글 엔디드 데이터 스트로브 신호를 출력하는 제2 리시버,
리드 레이턴시 종료 이후에 버스트 랭쓰가 반영된 펄스 폭을 가지는 메모리 게이트 신호를 생성하는 메모리 게이트 신호 발생기,
상기 제1,2 싱글 엔디드 데이터 스트로브 신호들 및 상기 메모리 게이트 신호를 수신하고 상기 메모리 게이트 신호에 기반하여 상기 제1 싱글 엔디드 데이터 스트로브 신호의 토글링 수를 카운팅하여 데이터 스트로브 게이트 신호를 생성하는 게이트 신호 생성부, 및
상기 제1 싱글 엔디드 데이터 스트로브 신호와 상기 데이터 스트로브 게이트 신호를 수신하여 리드 데이터를 수신하기 위한 클린 데이터 스트로브 신호를 게이팅 응답으로서 생성하는 게이팅부를 포함한다.
본 발명의 실시 예에 따라, 상기 차동 데이터 스트로브 신호는 복수의 라인들을 통해 데이터 및 제어신호들을 통신하는 DRAM으로부터 인가될 수 있다.
본 발명의 실시 예에 따라, 상기 제1 싱글 엔디드 데이터 스트로브 신호의 토글링 수를 카운팅하는 동작은 카운터나 시프트 레지스터에 의해 수행될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 인터페이스 장치는, 반도체 메모리 장치로부터 제공되는 리드 데이터를 수신하는 입력 버퍼,
상기 입력 버퍼로부터 출력되는 출력 리드 데이터를 데이터 클럭에 응답하여 저장하고 데이터 수신 장치로 출력하는 데이터 수신 메모리, 및
상기 반도체 메모리 장치로부터 제공되는 차동 데이터 스트로브 신호와 리드 레이턴시 종료 이후에 버스트 랭쓰가 반영된 펄스 폭을 가지는 메모리 게이트 신호를 이용하여 클린 데이터 스트로브 신호를 상기 데이터 클럭으로서 생성하는 클린 데이터 스트로브 신호 생성회로를 포함한다.
본 발명의 실시 예들의 구성에 따르면, 게이트 트레이닝 동작을 수행함이 없이도, 클린 데이터 스트로브 신호를 생성할 수 있으므로 메모리 게이트 신호의 지연에 관련된 딜레이 회로 및 딜레이 제어 회로가 제거될 수 있다.
또한, 비동기 도메인의 데이터 스트로브 신호의 일부를 게이트 트레이닝 동작 없이 마스킹할 수 있으므로, 클린 데이터 스트로브 신호의 생성에 걸리는 타임이 단축된다.
도 1은 본 발명이 적용되는 메모리 시스템을 보여주는 예시적 블록도이다.
도 2는 본 발명의 실시 예에 따른 리드 인터페이스 장치의 예시적 블록도이다.
도 3은 도 2에 따른 예시적 동작 타이밍도이다.
도 4는 본 발명의 실시 예에 따른 클린 데이터 스트로브 신호 생성회로도이다.
도 5는 도 4에 따른 예시적 동작 타이밍도이다.
도 6은 도 4에 따른 또 다른 예시적 동작 타이밍도이다.
도 7은 본 발명이 적용되는 또 다른 메모리 시스템의 블록도이다.
도 8은 도 7의 메모리 인터페이싱 버퍼의 변형 예를 보여주는 상세 블록도이다.
도 9는 본 발명의 실시 예에 따른 클린 데이터 스트로브 신호 생성회로를 포함하는 인터페이싱 장치의 연결 구성도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 클린 데이터 스트로브 신호 생성회로를 포함하는 인터페이싱 장치의 연결 구성도이다.
도 11은 본 발명의 실시 예에 따른 클린 데이터 스트로브 신호 생성의 플로우챠트이다.
도 12는 본 발명의 실시 예에 따른 클린 데이터 스트로브 신호 생성의 세부 플로우챠트이다.
도 13은 본 발명의 응용 실시 예에 따른 메모리 시스템의 구성 블록도이다
도 14는 컴퓨팅 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM과 같은 휘발성 메모리의 읽기(리드) 동작, 기입(라이트) 동작 등과 같은 기본적 동작 및 그러한 기본적 동작을 수행하기 위한 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명이 적용되는 메모리 시스템을 보여주는 예시적 블록도이다.
도 1을 참조하면, 메모리 시스템은 메모리 컨트롤러(100)와 메모리 장치(200)를 포함한다. 메모리 컨트롤러(100)는 컨트롤 인터페이스(130) 및 리드 인터페이스 회로(150)를 포함할 수 있다. 컨트롤 인터페이스(130)는 메모리 장치(200)로 클럭(CK), 및 커맨드 어드레스(CA) 및/또는 칩 선택신호(CS)를 인가할 수 있다. 리드 인터페이스 회로(150)는 리드 인터페이스 장치 또는 인터페이스 파이(PHY)로서 기능하며 메모리 장치(200) 예컨대 DRAM으로부터 출력되는 리드 데이터와 데이터 스트로브 신호를 수신할 수 있다.
리드 인터페이스 회로(150)는 반도체 메모리 장치일 수 있는 메모리 장치(200)로부터 데이터(DQ)를 수신할 수 있다. 또한, 리드 인터페이스 회로(150)는 메모리 장치(200)로부터 제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)을 포함하는 차동 데이터 스트로브 신호를 수신할 수 있다. 제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)의 위상은 메모리 장치(200)의 리드 동작 시에 서로 반대의 위상으로 제공될 수 있다.
리드 인터페이스 회로(150)를 본 발명의 실시 예에 따른 목적을 달성하기 위해 게이트 트레이닝 로직/펑션(gate training logic/function)을 구비하지 않는다. 따라서, 블랙 아웃 타임(black-out time)이 감소되고 메모리 시스템의 퍼포먼스(performance)가 개선되고 회로의 사이즈(size)도 최소화 또는 줄어들 수 있다.
결국, 리드 인터페이스 회로(150)는 게이트 트레이닝을 위한 딜레이 라인이나 딜레이 조절을 위한 제어회로 또는 DLL회로를 구비하지 않고서도, 클린 데이터 스트로브 신호를 생성할 수 있다. 따라서, 클린 데이터 스트로브 신호를 리드 데이터를 수신하기 위한 데이터 클럭으로써 사용하여 리드 데이터가 에러 없이 정확히 수신되도록 할 수 있다.
접지(VSSQ) 터미네이션(Termination)방식의 온다이 터미네이션 동작이 리드 인터페이스 회로(150)에서 수행되는 경우에 상기 메모리 장치(200)로부터 제공되는 차동 데이터 스트로브 신호는 리드 동작 구간 이외의 구간에서 트라이 스테이트(tri state) 상태의 더티한 신호로서 수신될 수 있다. 왜냐하면, 리드 동작 구간이 아닌 다른 동작 구간에서 접지(VSSQ) 터미네이션이 행해지면 제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)이 모두 접지(VSS)레벨로 된다. 따라서 리드 인터페이스 회로(150)내의 차동 수신기가 차동 신호를 제대로 수신하지 못하므로 언노운 상태의 신호를 출력하게 된다. ODT의 온 상태 구간은 리드 동작 구간에 비해 넓으므로 차동 수신기의 출력신호의 전방구간과 후방구간에서 언노운 신호가 존재한다. 따라서, 언노운 구간에서의 신호를 제거하고 완전무결한 데이터 스트로브 신호를 생성하는 것이 필요하다. 즉, 리드 데이터를 정확히 수신할 수 있는 클럭으로써 이용하기 위해서는 언노운 구간의 신호를 마스킹하고 클린 데이터 스트로브 신호를 생성해야한다. 본 발명의 실시 예에서는 도 2에서와 같은 리드 인터페이스 장치를 제공하므로 게이트 트레이닝 동작 없이 클린 데이터 스트로브 신호를 생성한다.
한편, 메모리 컨트롤러(100)는 프로세서, 어플리케이션 프로세서, 호스트, 또는 SoC로 구현될 수 있다. 메모리 컨트롤러(100)는 리드 인터페이스 회로(150)를 통해 리드 데이터를 수신할 수 있다. 비록 도면에서 리드 인터페이스 회로(150)는 메모리 컨트롤러(100)에 구비되어 있지만, 상기 메모리 컨트롤러(100)와는 별도로 메모리 컨트롤러(100)와 메모리 장치(200) 사이에 독립적으로 설치될 수 있다.
메모리 장치(200)는 모바일 기기 예컨대 스마트 폰, 랩탑 컴퓨터, 노트 북, 휴대용 멀티미디어 플레이어 등과 같은 전자 기기에 탑재되는 LP DDR4 타입의 DRAM 일 수 있다.
한편, 메모리 장치(200)는 메모리 모듈 형태로 구성될 수 있다. 메모리 모듈 내에서 복수의 반도체 메모리 장치들은 PCB 등과 같은 기판에 DIMM/POP/SCP 타입으로 탑재될 수 있으며 적어도 하나 이상의 랭크들로 이루어질 수 있다.
메모리 모듈은 수신되는 입력 신호들의 상태를 모드 레지스터 셋 (MRS)신호에 따라 정의된 맵핑 테이블에 근거하여 랭크별로 변경하고 상기 복수의 반도체 메모리 장치들을 랭크별로 제어할 수 있다. 예를 들어, 메모리 컨트롤러(100)로부터 제1 랭크를 선택하는 입력 랭크 제어신호가 인에이블 상태로 수신되고, 제2 랭크를 선택하는 입력 랭크 제어신호가 디세이블 상태로 수신되었다고 하면, 메모리 모듈 내의 제어 버퍼는 제1,2 랭크들 모두에 대하여 리드 동작, 라이트 동작, 또는 테스트 동작이 동시에 수행되도록 하기 위해 디세이블 상태의 입력 랭크 제어신호를 인에이블 상태로 변경할 수 있다.
상기 입력 신호들에는 랭크별 선택을 위한 랭크 제어신호 이외에도, 메모리 장치별 또는 랭크별로 제공되는 클럭 인에이블 신호, 또는 메모리 장치별 또는 랭크별로 제공되는 온다이 터미네이션 신호(DODT)가 포함될 수 있다.
메모리 모듈은 RDIMM 또는 LRDIMM 구조를 가질 수 있으며, 메모리 모듈은 메모리 컨트롤러(100)와 함께 고대역폭 메모리 시스템을 구성할 수 있다.
도 2는 본 발명의 실시 예에 따른 리드 인터페이스 장치의 예시적 블록도이다.
도 2를 참조하면, 리드 인터페이스 장치는 싱글 엔디드(ended) 타입의 입력 버퍼(161), 데이터 수신 메모리(165), 및 클린 데이터 스트로브 신호 생성회로(151,152,153,154,155,156)를 포함한다.
입력 버퍼(161)는 복수개로 구성되어 반도체 메모리 장치로부터 제공되는 리드 데이터(DQ)를 수신한다. 상기 입력 버퍼(161)는 리드 데이터를 버퍼링하여 병렬 8 비트 데이터로 출력할 수 있다. 제1 기준전압(Vref1)은 데이터 0과 데이터 1을 구별하기 위한 기준 신호로 이용된다. 예를 들어, 1.8 볼트 스윙의 경우에 상기 제1 기준전압(Vref1)이 0.9볼트로 설정되고 데이터 1로서 1.0 볼트의 전압이 수신되었다고 하자. 입력 버퍼(161)는 1.0 볼트의 전압이 0.9볼트 이상이므로 데이터 1이 수신되는 경우라고 취급하고 1.8볼트 근방의 버퍼링 출력을 수행한다. 즉, 미약한 데이터 1은 강건한 데이터 1로 버퍼링 출력되는 것이다.
데이터 수신 메모리(165)는 먼저 입력된 데이터가 먼저 출력되는 선입 선출 (FIFO) 메모리 또는 선입 선출 큐로 구현될 수 있다. 데이터 수신 메모리(165)는 입력 버퍼(161)로부터 출력되는 출력 리드 데이터를 데이터 클럭(CK)에 응답하여 저장하고 메모리 컨트롤러(100) 등과 같은 데이터 수신 장치로 출력한다.
데이터 수신 메모리(165)는 제1 플립플롭(165-1)과 제2 플립플롭(165-2)을 포함할 수 있다. 상기 제1,2 플립플롭들(165-1,165-2)의 데이터 입력단(D)과 상기 입력 버퍼(161) 사이에 연결된 딜레이 라인(163)은 데이터와 클럭 간의 스큐(skew)를 보상하기 위한 기능을 수행할 수 있다.
상기 제1,2 플립플롭들(165-1,165-2)의 클럭 입력단들(CK)에 연결된 딜레이 라인(157)은 클럭 스큐를 보상하기 위한 기능을 수행할 수 있다.
상기 제1 플립플롭(165-1)은 상기 클럭 입력단(CK)에 인가되는 클린 데이터 스트로브 신호의 라이징 에지에 동기하여 상기 입력 버퍼(161)로부터 출력되는 DDR (double data rate) 데이터를 수신하고 데이터 출력단(Q)으로 SDR(single data rate) 데이터를 출력할 수 있다.
상기 제2 플립플롭(165-2)은 상기 클럭 입력단(CK)에 인가되는 클린 데이터 스트로브 신호의 폴링 에지에 동기하여 상기 입력 버퍼(161)로부터 출력되는 DDR 데이터를 수신하고 데이터 출력단(Q)으로 SDR 데이터를 출력할 수 있다.
한편, 상기 입력 버퍼(161)로부터 출력되는 데이터가 QDR 데이터인 경우에는 상기 제1,2 플립플롭들(165-1,165-2)의 데이터 출력단(Q)으로 DDR 데이터가 출력될 것이다.
클린 데이터 스트로브 신호 생성회로는 반도체 메모리 장치로부터 제공되는 차동 데이터 스트로브 신호와 리드 레이턴시(RL) 종료 이후에 버스트 랭쓰(BL)가 반영된 펄스 폭을 가지는 메모리 게이트 신호(A)를 이용하여 클린 데이터 스트로브 신호(E)를 상기 데이터 클럭(CK)으로서 생성한다.
클린 데이터 스트로브 신호 생성회로는 제1,2 리시버들(151,152), 메모리 게이트 신호 발생기(155), 게이트 신호 생성부(156), 게이팅부(153,154)를 포함할 수 있다.
상기 게이팅부는 인버터(153) 및 노아 게이트(154)로 구현되어 있으나 상기 인버터(153)가 제거되는 경우에 상기 노아 게이트(154)는 앤드 게이트로 변경될 수 있다.
제1 리시버(151)는 제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)을 포함하는 차동 데이터 스트로브 신호를 수신하고 제1 싱글 엔디드 데이터 스트로브 신호(C)를 출력한다.
제2 리시버(152)는 상기 제2 수신 데이터 스트로브 신호(DQS_c)와 기준 신호(Vref2)를 수신하여 제2 싱글 엔디드 데이터 스트로브 신호(B)를 출력한다. 여기서 기준전압(Vref2)은 상기 제2 수신 데이터 스트로브 신호(DQS_c)의 스윙 레벨의 1/2로 주어질 수 있다.
메모리 게이트 신호 발생기(155)는 리드 레이턴시 종료 이후에 버스트 랭쓰가 반영된 펄스 폭을 가지는 메모리 게이트 신호(A)를 생성한다. 메모리 게이트 신호 발생기(155)는 제어 설정에 응답하여 메모리 게이트 신호(A)의 생성 시점 및 펄스 폭을 조절할 수 있다.
게이트 신호 생성부(156)는 상기 제1,2 싱글 엔디드 데이터 스트로브 신호들 (C,B)및 상기 메모리 게이트 신호(A)를 수신하고 상기 메모리 게이트 신호(A)에 기반하여 상기 제1 싱글 엔디드 데이터 스트로브 신호(C)의 토글링 수를 카운팅하여 데이터 스트로브 게이트 신호(D)를 생성한다.
게이팅부(153,154)는 상기 제1 싱글 엔디드 데이터 스트로브 신호(C)와 상기 데이터 스트로브 게이트 신호(D)를 수신하여 리드 데이터를 수신하기 위한 클린 데이터 스트로브 신호(E)를 게이팅 응답으로서 생성한다.
도 3은 도 2에 따른 예시적 동작 타이밍도이다.
도 3을 참조하면, 가로축은 나노 초 단위의 타임을 나타내고, 세로 축은 각 신호들의 전압 레벨을 가리킨다.
차동 클럭 신호는 도 3에서 보여지는 바와 같이 서로 반대 위상으로 클럭킹되는 제1,2 클럭 신호들(CK_t, CK_c)을 포함할 수 있다.
리드 커맨드가 주어지고 리드 레이턴시(RL)가 경과되면 tDQSCK(MIN)인 경우에 차동 데이터 스트로브 신호를 구성하는 제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)은 도면을 기준으로 상부에서 3 번째의 파형으로 나타날 수 있다.
여기서, tDQSCK(MIN)은 DQS 와 CK 사이의 스큐가 최소라는 것을 의미한다. 또한, tRPRE는 DQS의 프리앰블 구간을 가리키고, tRPST 는 DQS의 포스트앰블 구간을 나타낸다.
위와 같은 타이밍의 경우에 도 2의 제1 싱글 엔디드 데이터 스트로브 신호(C)는 도 3의 신호 파형 C(io_dqs_in)과 같이 나타날 수 있다. 즉, 신호 파형 C(io_dqs_in)의 프리앰블 이전의 구간에서 언노운 신호 발생 구간이 나타날 수 있다. 또한, 언노운 신호 발생 구간은 상기 신호 파형 C(io_dqs_in)의 포스트 앰블 이후의 구간에서도 존재할 수 있다.
언노운 신호 발생 구간을 마스킹하여 클린 데이터 스트로브 신호(E)를 생성하기 위해 메모리 게이트 신호(A)가 파형 A(mem_gate)와 같이 생성된다. 상기 파형 A(mem_gate)는 메모리 게이트 신호 발생기(155)에 의해 생성되며, 리드 레이턴시 (RL)종료 이후에 버스트 랭쓰(BL)에 따라 펄스 폭(도면에서는 하이레벨의 펄스 폭)이 가변되는 신호이다. 상기 메모리 게이트 신호(A)의 펄스 폭은 버스트 랭쓰의 펄스 폭의 절반으로 주어질 수 있다. 그러나, 이는 본 발명의 실시 예에 불과하며 본 발명을 한정하는 것은 아니다.
그리고, 제2 싱글 엔디드 데이터 스트로브 신호(B)는 도 3의 파형 B(io_ndqs_in)와 같이 생성된다. 파형 B(io_ndqs_in)의 첫번째 라이징 에지는 파형 A(mem_gate)가 하이로 유지되어 있는 구간 내에서 시점(t1)에서 시작되고, 마지막 폴링 에지는 파형 A(mem_gate)가 로우로 유지되어 있는 구간 내에서 시점(t3)에서 종료된다. 다시 말하면, RL 이후, BL/2 길이를 가지는 파형 A(mem_gate)과 파형 B(io_ndqs_in)의 첫 번째 라이징 에지와 마지막 폴링 에지를 이용하여 신호 파형 C(io_dqs_in)와 동기화된 데이터 스트로브 게이트 신호(D)를 얻는다. 데이터 스트로브 게이트 신호(D)와 신호 파형 C(io_dqs_in)의 게이팅은 신호 트레이닝 과정의 필요 없이도 클린 데이터 스트로브 신호(E)가 생성될 수 있도록 한다.
결국, 언노운 구간의 신호가 제거되고 클린 데이터 스트로브 신호(E)가 도 3의 파형 E(CLEAN_DQS)와 같이 도 2의 클린 데이터 스트로브 신호 생성회로에 의해 얻어진다.
한편, 리드 커맨드가 주어지고 리드 레이턴시(RL)가 경과되면 tDQSCK(MAX)인 경우에 차동 데이터 스트로브 신호를 구성하는 제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)은 도면을 기준으로 하부에서 3 번째의 파형으로 나타날 수 있다.
여기서, tDQSCK(MAX)은 DQS 와 CK 사이의 스큐가 최대라는 것을 의미한다. 이와 같은 타이밍의 경우에 언노운 신호 발생 구간을 마스킹하여 클린 데이터 스트로브 신호(E')를 생성하기 위해 메모리 게이트 신호(A)가 파형 A(mem_gate)와 같이 생성된다.
그리고, 제2 싱글 엔디드 데이터 스트로브 신호(B)는 도 3의 파형 B'(io_ndqs_in)와 같이 생성된다. 파형 B'(io_ndqs_in)의 첫번째 라이징 에지는 파형 A(mem_gate)가 하이로 유지되어 있는 구간 내에서 시점(t2)에서 시작되고, 마지막 폴링 에지는 파형 A(mem_gate)가 로우로 유지되어 있는 구간 내에서 시점(t4)에서 종료된다. 다시 말하면, RL 이후, BL/2 길이를 가지는 파형 A(mem_gate)과 파형 B'(io_ndqs_in)의 첫 번째 라이징 에지와 마지막 폴링 에지를 이용하여 데이터 스트로브 게이트 신호(D)를 얻는다. 데이터 스트로브 게이트 신호(D)와 신호 파형 C(io_dqs_in)의 게이팅은 신호 트레이닝 과정의 필요 없이도 클린 데이터 스트로브 신호(E)가 생성될 수 있도록 한다.
결국, 언노운 구간의 신호가 제거되고 클린 데이터 스트로브 신호(E)가 도 3의 파형 E'(CLEAN_DQS)과 같이 도 2의 클린 데이터 스트로브 신호 생성회로에 의해 얻어진다.
도 3에서와 같이 메모리 게이트 신호(A)를 이용하면 tDQSCK(MAX)와 tDQSCK(MIN) 사이의 변동이 있더라도 별도의 트레이닝 동작이 없이도, 변동이 보상된 클린 데이터 스트로브 신호(E)를 얻을 수 있다. 또한, BL=16을 기본단위로 하여 BL=32/seamless(연속된 burst read, 16배수)가 지원될 수 있다.
도 4는 본 발명의 실시 예에 따른 클린 데이터 스트로브 신호 생성회로도이다. 또한, 도 5는 도 4에 따른 예시적 동작 타이밍도이다.
도 4를 참조하면, 클린 데이터 스트로브 신호 생성회로는 버퍼들(12,31,33,34,36,43,46), 인버터들(37,39,40,44,47), 게이트들(13,14,18,19,21,22,32,38,41,42,45), 플립플롭들(10,11,17), 및 카운터(16)를 포함할 수 있다. 도 4에서 인버터(35)는 도 2의 인버터(153)에 대응되고, 노아 게이트(23)는 도 2의 노아 게이트(154)에 대응된다. 따라서, 인버터(35)가 제거되는 경우에 노아 게이트(23)는 앤드 게이트로 변경될 수 있다.
카운터(16)는 3비트 카운터로서 게이트들(16-1,16,3,16-5,16-6,16-8) 및 플립플롭들(16-2,16-4,16-7)로 구현될 수 있다.
버스트 랭쓰가 16인 경우에 버퍼(31)에 인가되는 메모리 게이트 신호 A는 도 5의 파형 A(mem_gate)으로 나타날 수 있다.
또한, 버퍼(34)에 인가되는 제1 싱글 엔디드 데이터 스트로브 신호(C)는 도 3을 통해 기설명된 바와 같이 도 5의 신호 파형 C(io_dqs_in)으로 나타날 수 있다.
한편, 버퍼(33)에 인가되는 제2 싱글 엔디드 데이터 스트로브 신호(B)는 도 5의 파형 B(io_ndqs_in)와 같이 생성된다.
오아 게이트(32)는 도 5의 파형 G(AUTO_CLEAN_READY)를 생성하고, D 플립플롭(10)은 클럭단(CK)으로 인가되는 신호(B)에 응답하여 입력단(D)으로 인가되는 신호(G)를 캡쳐(또는 래치)하여 신호(H)를 도 5의 파형 H(AUTO_GATE_PRE)와 같이 출력한다. D 플립플롭(10)은 파형 B(io_ndqs_in)의 첫 번째 라이징 에지에 응답하는 파형 H(AUTO_GATE_PRE)를 생성함에 의해 파형 D(DQS_GATE_N)의 천이 시점이 결정되도록 한다. 또한, D 플립플롭(11)은 신호(H)를 캡쳐하여 신호(I)를 도 5의 파형 I(AUTO_GATE_RISE)와 같이 출력한다. 메모리 장치에서 엑스트라 프리앰블 토글 옵션(Extra preamble toggle option)이 사용될 때 D 플립플롭(11)은 두 번째 라이징 에지에 응답하는 파형 I(AUTO_GATE_RISE)를 생성함에 의해 파형 D(DQS_GATE_N)의 천이 시점이 엑스트라 토글링이 지난 이후로 결정되도록 한다.
여기서, 신호(H)는 상기 제2 싱글 엔디드 데이터 스트로브 신호(B)에 엑스트라 토글링이 존재하지 않는 경우에 생성되고, 신호(I)는 상기 제2 싱글 엔디드 데이터 스트로브 신호(B)에 도트 라인으로 표시된 바와 같이 엑스트라 토글링이 존재하는 경우에 생성된다. 즉, 엑스트라 토글링이 존재하는 경우에 상대적으로 쇼트 펄스가 나타나고 존재하지 않는 경우에 상대적으로 롱 펄스가 나타난다. 프리앰블 엑스트라 토글 옵션(Preamble extra toggle option)은 LP DDR4 DRAM에서 선택적으로 제공될 수 있다. 버퍼(12)는 신호(ctrl_rpre_opt_APB)를 엑스트라 프리앰블 토글 옵션 온/오프 세팅(extra preamble toggle option ON/OFF setting)신호로서 수신한다.
도 5의 파형 D(DQS_GATE_N)의 경우에 하이레벨에서 로우 레벨로의 천이 시점은 화살부호 AR10과 같이 엑스트라 토글링의 존재 유무에 따라 가변된다. 즉, 엑스트라 토글링이 없는 경우에는 상기 파형 H(AUTO_GATE_PRE)에 동기되므로 천이 시점은 엑스트라 토글링이 있는 경우에 비해 빨라진다. 엑스트라 토글링이 있는 경우에는 파형 D(DQS_GATE_N)의 천이 시점이 파형 I(AUTO_GATE_RISE)에 동기되므로 엑스트라 토글링이 없는 경우에 비해 천이 시점이 느리다. 결국, 엑스트라 토글링이 있는 경우에 파형 D(DQS_GATE_N)의 로우 구간 펄스 폭은 상대적으로 좁아진다.
엑스트라 토글링의 유무에 관계없이 전방 구간에서의 언노운 상태는 클린 데이터 스트로브 신호(E)를 통해 알 수 있는 바와 같이 충분히 마스킹되어 제거된다.
한편, 앤드 게이트(14)는 신호(AUTO_RPRE_OPT)를 출력한다. 따라서, 엑스트라 프리앰블 토글링이 오프인 경우에 신호(C)의 토글링은 1 사이클(cycle)줄어 들기 때문에 파형 H(AUTO_CLEAN_PRE)는 D 플립플롭(15)으로 곧바로 인가되는 것과 마찬가지로 된다.
도 5의 파형 J(AUTO_CNT_PRE)은 도 4의 플립플롭(15)에 의해 생성된다. 플립플롭(15)은 카운터(16)가 초기화되더라도 데이터 버스트(data burst)가 끝나지 않은 경우에 카운터(16)가 다시 동작할 수 있도록 하는 역할을 한다.
카운터(16)에 의해 도 5의 파형 CN(DQS_CNT)에서 나타나는 바와 같은 토글링 횟수의 카운팅이 수행된다. 즉, BL=16인 경우에 16의 배수 단위로 신호(C)의 토글링이 일어난다. 본 발명의 실시 예에서는 3 비트 카운터를 이용하여 파형 D(DQS_GATE_N)의 로우 레벨의 펄스 폭 구간을 정한다. 파형 J(AUTO_CNT_PRE)이 하이 레벨로 천이된 이후부터 상기 카운터(16)는 토글링되는 신호(C)의 폴링 에지를 카운팅하기 시작한다. 상기 카운터(16)의 카운팅 동작은 7개의 폴링 에지를 카운팅할 때 까지 지속된다.
신호(K)는 플립플롭(17)에 의해 도 5의 파형 K(AUTO_GATE_FALL)과 같이 생성된다.
또한, 신호(CR)는 낸드 게이트(18)에 의해 파형(DQS_CNT_RTN)으로서 생성될 수 있다. 즉, 파형 K(AUTO_GATE_FALL)이 하이 레벨이 될 때 파형 A(mem_gate)가 하이 레벨인 경우에는 데이터 버스트가 완료되지 않았다는 것을 알리는 카운터 리턴 신호가 생성되는 것이다.
신호(L)은 앤드 게이트(19)에 의해 파형 L(DQS_CNT_END)으로서 생성될 수 있다. 상기 앤드 게이트(19)는 파형 K(AUTO_GATE_FALL)이 하이 레벨일 때 파형 A(mem_gate)가 로우 레벨인 경우에는 데이터 버스트가 종료하였음을 알리는 파형 L(DQS_CNT_END)과 같은 신호(L)를 출력한다. 도 5에서 화살부호(AR11)는 카운트 값이 7일 때, 파형 A(mem_gate)의 로우 레벨이면 파형 L(DQS_CNT_END)에서 보여지는 바와 같이 로우 레벨에서 하이 레벨로의 천이가 일어나는 것을 보여준다. 파형 L(DQS_CNT_END)의 생성은 게이트 신호 생성부(156)를 초기화하는 피드백 리셋(feedback reset)스키마를 제공한다.
노아 게이트(42)는 도 5의 파형 M(RSN_RESYNC_END)과 같은 신호(M)을 출력한다.
오아 게이트(21)는 앤드 게이트(13)의 출력과 상기 신호(I)를 받아 오아 응답을 생성한다. 상기 오아 게이트(21)의 오아 응답은 신호(GATE_RISE)로서 나타난다.
앤드 게이트(22)는 신호(M)와 상기 신호(GATE_RISE)를 받아 앤드 응답을 생성한다. 상기 앤드 게이트(22)의 앤드 응답은 도 5의 파형 D(DQS_GATE_N)와 같이 로우 레벨의 윈도우를 갖는 데이터 스트로브 게이트 신호(D)이 된다. 화살부호(AR12)는 신호(M)의 하이 레벨에서 로우 레벨로 천이되는 리셋 펄스(RESET)에 응답하여 파형 D(DQS_GATE_N)의 하이 레벨 천이를 결정하는 것을 보여주고 있다. 이에 따라 tRPST(Postamble) 이후의 DQS 토글(extra postamble toggle) 이 마스킹되거나 DQS 노이즈가 마스킹(masking)된다.
한편, 플립플롭(20)은 도 5의 파형 FR(GATE_FALL_RST)을 출력하여 노아 게이트(45)의 일측입력단에 제공한다. 파형 CR(DQS_CNT_RTN)과 파형 L(DQS_CNT_END)이 최소 tCK/2 동안 유지될 수 있도록 하기 위해 D 플립플롭(17)의 리셋이 파형 B(io_ndqs_in)의 마지막 폴링 에지를 이용하여 수행된다.
화살부호(AR13)는 파형 B(io_ndqs_in)의 마지막 폴링 에지에 동기하여 플립플롭(17)을 리셋하는 것을 나타내고 있다.
노아 게이트(23)는 앤드 게이트(22)의 출력 신호(D)와 상기 신호(C)를 노아 게이팅하여 원하는 신호인 클린 데이터 스트로브 신호(E)를 생성한다. 상기 클린 데이터 스트로브 신호(E)는 도 5의 파형 E(CLEAN_DQS)로서 나타나는 바와 같이 언노운 신호가 제거된 클린 신호이다.
도 4의 회로를 이용하여 도 5와 같은 동작이 수행되도록 할 수 있으므로, 딜레이 조절회로를 구비하거나 트레이닝 동작을 행함이 없이도, 클린 데이터 스트로브 신호를 생성할 수 있다.
도 6은 도 4에 따른 또 다른 예시적 동작 타이밍도이다.
도 6은 BL=32인 경우에 카운터(16)의 카운팅 동작이 재개되는 경우를 보여준다. 도 6에서 보여지는 신호 파형들 중 도 5와 동일한 신호 파형들은 동일한 문자 부호로 라벨링되어 있다.
도 6의 파형 CR(DQS_CNT_RTN)은 도 4의 낸드 게이트(18)로부터 생성되고, 파형 FR(GATE_FALL_RST)은 도 4의 D 플립플롭(20)으로부터 생성된다.
신호(K)가 도 6의 파형 K(AUTO_GATE_FALL)과 같이 하이 레벨로 되었을 때 BL=32인 경우에는 파형 A(mem_gate)도 역시 하이 레벨이다. 이러한 경우에는 데이터 버스트가 아직 끝나지 않았음을 나타내는 신호(CR)가 낸드 게이트(18)에 의해 파형(DQS_CNT_RTN)으로서 생성된다. 즉, 파형 K(AUTO_GATE_FALL)와 파형 A(mem_gate)가 모두 하이 레벨인 경우에는 데이터 버스트가 완료되지 않았다는 것을 알리는 카운터 리턴 신호가 생성된다. 이에 따라, 카운터(16)는 초기화되어 데이터 버스트 카운팅을 화살부호(AR14)로서 나타낸 바와 같이 다시 시작한다.
도 7은 본 발명이 적용되는 또 다른 메모리 시스템의 블록도이다.
도 7을 참조하면, 메모리 시스템은 SoC(101), 메모리 인터페이싱 버퍼(151), 및 메모리 모듈(210)을 포함할 수 있다.
SoC(101)는 메모리 컨트롤러의 기능을 수행할 수 있다.
메모리 인터페이싱 버퍼(151)는 도 4를 통해 설명된 바와 같은 클린 데이터 스트로브 신호 생성회로(153)를 포함한다.
메모리 인터페이싱 버퍼(151)는 커맨드/어드레스(C/A)를 메모리 모듈(210)로 인가할 수 있다. 상기 커맨드/어드레스(C/A)는 SoC(101)로부터 제공된 것일 수 있다.
메모리 인터페이싱 버퍼(151)는 메모리 모듈(210)로부터 데이터(DQ)를 수신할 수 있다. 또한, 메모리 인터페이싱 버퍼(151)는 메모리 모듈(210)로부터 제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)을 포함하는 차동 데이터 스트로브 신호를 수신할 수 있다. 유사하게, 제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)의 위상은 차동 관계가 정확히 유지되는 경우에 서로 반대의 위상으로 제공될 수 있다.
메모리 인터페이싱 버퍼(151)는 클린 데이터 스트로브 신호 생성회로(153)를 포함하므로, 게이트 트레이닝 로직이나 펑션을 별도로 구비하지 않는다. 따라서, 신호 트레이닝에 기인되는 블랙 아웃 타임(black-out time)이 감소되고 메모리 시스템의 퍼포먼스(performance)가 개선된다.
도 8은 도 7의 메모리 인터페이싱 버퍼의 변형 예를 보여주는 상세 블록도이다.
도 8을 참조하면, 메모리 인터페이싱 버퍼는 파이(PHY:152)의 형태로 구현될 수 있다.
파이(152)는 전송기(162), FIFO 메모리(165), 클린 데이터 스트로브 신호 생성회로(153), 수신기(RX:154), 및 클럭 발생기(155)를 포함할 수 있다.
DRAM(230)은 수신 버퍼(RX:232), 데이터 억세스 회로(234), 리피터(238), 및 송신 버퍼(TX:236)를 포함할 수 있다.
클럭 발생기(155)로부터 클럭을 수신하는 전송기(162)는 DRAM(230)의 수신 버퍼(232)로 제1,2 클럭 신호들(CK_t, CK_c)을 포함하는 차동 클럭 신호를 인가할 수 있다.
상기 제1,2 클럭 신호들(CK_t, CK_c)은 수신 버퍼(232)를 통해 싱글 엔디드된 후 리피터(238)를 통해 송신 버퍼(236)로 제공된다. 송신 버퍼(236)는 싱글 엔디드 클럭 신호를 이용하여 제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)을 포함하는 차동 데이터 스트로브 신호를 전송할 수 있다.
데이터 억세스 회로(234)는 리드 커맨드(RCMD)에 응답하여 리드 데이터(DATA)를 출력할 수 있다.
수신기(RX:154)는 온다이 터미네이션 제어신호(ODTC)를 수신할 수 있다. 수신기(RX:154)는 데이터 리드 동작 동안에 VSSQ ODT 동작 하에서 제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)을 수신할 수 있다.
제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)을 포함하는 차동 데이터 스트로브 신호가 수신될 경우에 언노운 구간에서의 신호는 클린 데이터 스트로브 신호 생성회로(153)에 의해 제거된다.
따라서, FIFO 메모리(165)의 클럭단으로 삼상태 구간을 갖지 않는 클린 데이터 스트로브 신호가 인가되므로 리드 데이터가 정확히 수신된다. FIFO 메모리(165)는 DDR 리드 데이터를 수신하여 SDR 데이터를 출력단들(DOUT1,DOUT2)로 각기 출력할 수 있다.
도 9는 본 발명의 실시 예에 따른 클린 데이터 스트로브 신호 생성회로를 포함하는 인터페이싱 장치의 연결 구성도이다.
도 9를 참조하면, 메모리 컨트롤러(3100)에는 I/F PHY(3700)가 연결된다. I/F PHY(3700)는 인터페이싱 장치로서 도 8의 파이(152)에 대응될 수 있다.
I/F PHY(3700)는 메모리 컨트롤러(3100)와 메모리 장치(3300)의 사이 및 메모리 컨트롤러(3100)와 메모리 장치(3500)의 사이에서 신호들을 인터페이싱한다.
유사하게, I/F PHY(3700)는 메모리 장치(3300)나 메모리 장치(3500)로 부터 리드 데이터(DQ) 및 차동 데이터 스트로브 신호(DQS)를 수신할 수 있다.
메모리 컨트롤러(3100)는 I/F PHY(3700)를 통해 메모리 장치(3300)나 메모리 장치(3500)로 커맨드/어드레스(CMD/ADD)를 인가할 수 있다.
메모리 컨트롤러(3100)는 I/F PHY(3700)를 통해 메모리 장치(3300)나 메모리 장치(3500)로 제1 칩 선택신호(/CSa)를 인가할 수 있다.
메모리 컨트롤러(3100)는 I/F PHY(3700)를 통해 메모리 장치(3300)나 메모리 장치(3500)로 제2 칩 선택신호(/CSb)를 인가할 수 있다.
메모리 장치(3300)는 상기 제1 칩 선택신호(/CSa) 및 제2 칩 선택신호(/CSb)에 따라 랭크 단위로 억세스될 수 있다. 유사하게, 메모리 장치(3500)도 상기 제1 칩 선택신호(/CSa) 및 제2 칩 선택신호(/CSb)에 따라 랭크 단위로 억세스될 수 있다.
I/F PHY(3700)는 언노운 구간에서의 삼상태 신호를 포함하는 차동 데이터 스트로브 신호(DQS)가 수신될 경우에도 도 5 또는 도 6과 같은 동작을 수행하여 클린 데이터 스트로브 신호를 생성한다. 따라서, 메모리 컨트롤러(3100)는 에러 없이 리드 데이터를 정확히 수신하게 된다.
도 10은 본 발명의 또 다른 실시 예에 따른 클린 데이터 스트로브 신호 생성회로를 포함하는 인터페이싱 장치의 연결 구성도이다.
도 10을 참조하면, 메모리 컨트롤러(4100)에는 I/F PHY(4500)가 연결된다. I/F PHY(4500)는 인터페이싱 장치로서 도 8의 파이(152)에 대응될 수 있다.
I/F PHY(4500)는 메모리 컨트롤러(4100)와 메모리 장치(4300)의 사이에서 신호들을 인터페이싱한다.
유사하게, I/F PHY(4500)는 메모리 장치(4300)로 부터 리드 데이터(DQ) 및 차동 데이터 스트로브 신호(DQS)를 수신할 수 있다.
메모리 컨트롤러(4100)는 I/F PHY(3700)를 통해 메모리 장치(4300)로 커맨드/어드레스(CMD/ADD)를 인가할 수 있으며, 메모리 장치(4300)로 칩 선택신호(/CSa)를 인가할 수 있다.
메모리 장치(4300)는 상기 칩 선택신호(/CSa)에 의해 인에이블 되어 커맨드에 따른 동작을 수행할 수 있다.
I/F PHY(4500)는 언노운 구간에서의 삼상태 신호를 포함하는 차동 데이터 스트로브 신호(DQS)가 수신될 경우에도 도 5 또는 도 6과 같은 동작을 수행하여, 게이트 트레이닝 동작 없이, 클린 데이터 스트로브 신호를 생성한다. 따라서, 메모리 컨트롤러(4100)는 에러 없이 리드 데이터를 정확히 수신하게 된다.
도 11은 본 발명의 실시 예에 따른 클린 데이터 스트로브 신호 생성의 플로우챠트이다.
도 11을 참조하면, 클린 데이터 스트로브 신호의 생성(S1110)이 접지(VSSQ) 터미네이션 방식의 ODT 제어(S1100)가 수행되는 경우에 실행되는 것이 나타나 있다. 즉, 도 5나 도 6을 통해 설명된 바와 같은 클린 데이터 스트로브 신호의 생성(S1110) 동작은 접지(VSSQ) 터미네이션 방식의 ODT 제어(S1100)동안에 일어난다. 만약, ODT 제어가 접지(VSSQ) 터미네이션 방식이 아니라 VDD 터미네이션 방식이나 하프 VDD 터미네이션 방식으로 수행되는 경우에 클린 데이터 스트로브 신호의 생성(S1110) 동작은 변경될 수 있을 것이다.
도 12는 본 발명의 실시 예에 따른 클린 데이터 스트로브 신호 생성의 세부 플로우챠트이다.
도 12를 참조하면, 접지(VSSQ) 터미네이션 방식의 ODT 제어가 온(ON) 상태로 되어 있는 경우에 S1200에서 제1 수신 데이터 스트로브 신호(DQS_t)가 제1 리시버(151)로 수신된다.
S1210에서 제1 수신 데이터 스트로브 신호(DQS_t)에 엑스트라 토글링이 존재하는 지가 체크된다. 엑스트라 토글링이 존재하는 경우에는 도 5를 통해 설명된 바와 같이 상대적으로 쇼트 로우 펄스 구간(마스킹 윈도우로서)을 갖는 데이터 스트로브 게이트 신호(D)가 S1220에서 생성된다. 결국, 엑스트라 DQS 토글 및 카운팅 회로를 이용하여 쇼트 게이트 출력이 생성된다. 한편, 엑스트라 토글링이 존재하지 않는 경우에는 도 5를 통해 설명된 바와 같이 상대적으로 롱 로우 펄스 구간을 갖는 데이터 스트로브 게이트 신호(D)가 S1230에서 생성된다. 결국, DQS_c의 프리앰블과 카운팅 회로를 이용하여 롱 게이트 출력이 생성된다.
S1240에서 도 5의 신호들(C,D)이 게이팅되어 상기 제1 수신 데이터 스트로브 신호(DQS_t)에 동기된 클린 데이터 스트로브 신호(E)가 생성된다. 결국, 도 5의 신호들(C,D)을 논리 게이팅하는 게이팅부는 클린 데이터 스트로브 신호를 데이터를 수신하는데 사용되는 클럭으로서 제공한다.
도 13은 본 발명의 응용 실시 예에 따른 메모리 시스템의 구성 블록도이다.
도 13을 참조하면, 메모리 시스템(1400)은 메모리 컨트롤러(1410), 및 적어도 하나 이상의 메모리 모듈(1420, 1430)을 포함할 수 있다.
메모리 컨트롤러(1410)는 프로세서나 호스트로부터 인가되는 명령을 수행하도록 메모리 모듈들(1420,1430)을 제어할 수 있다. 메모리 컨트롤러(1410)는 프로세서나 호스트의 내부에 구현될 수도 있으며, 어플리케이션 프로세서 또는 SoC로 구현될 수 도 있다. 메모리 컨트롤러(1410)의 버스(1440)에는 신호 무결성(signal integrity)을 위해 소오스 터미네이션이 저항(RTT)을 통해 구현될 수 있다. 비록 도면에서는 VSSQ 터미네이션 타입의 ODT가 도시되어 있으나 VDD 터미네이션 타입의 ODT 제어도 수행될 수 있을 것이다.
도 13에서 도 2의 회로는 상기 메모리 컨트롤러(1410)에 포함되어 있다.
제1 메모리 모듈(1420) 및 제2 메모리 모듈(1430)은 버스(1440)를 통하여 메모리 컨트롤러(1410)에 연결된다. 제1 메모리 모듈(1420) 및 제2 메모리 모듈(1430) 각각은 PCB(Printed Circuit Board)상에 탑재된 복수의 반도체 메모리 칩들(다이들 또는 장치들)을 포함할 수 있다. 여기서 메모리 모듈의 형태는 DIMM(dual in-line memory module) 타입인 경우에 RDIMM, LRDIMM, 또는 FRDIMM 일 수 있다. 메모리 모듈을 구성하고 있는 반도체 메모리 장치들은 2 이상의 랭크들로 나뉘어질 수 있다. 즉, 듀얼 랭크 구조의 경우에 메모리 모듈의 기판에 탑재된 복수의 반도체 메모리 장치들은 2 개의 랭크들로 분류되고 동일한 랭크에 속한 반도체 메모리 장치들은 동시에 억세스될 수 있다. 결국 랭크는 메모리 컨트롤러가 반도체 메모리 장치들에 대해 데이터를 입출력하는 단위를 의미하는 것일 수 있다. 따라서, 싱글 랭크가 예를 들어 64비트 데이터 전송폭을 가진다고 할 경우에 듀얼 랭크는 싱글 랭크의 2배에 해당되는 데이터 전송폭을 가지며, 쿼드 랭크는 싱글 랭크의 4배에 해당되는 데이터 전송폭을 가질 수 있다.
제1 메모리 모듈(1420)은 적어도 하나 이상의 메모리 랭크(R1, R2)를 포함하고, 제2 메모리 모듈(1430)은 적어도 하나 이상의 메모리 랭크(R3, R4)를 포함할 수 있다.
일 실시예에서, 메모리 랭크들(R1, R2, R3, R4)은 동일한 전송선을 통하여 데이터 및/또는 어드레스 신호를 송수신하는 멀티-드롭 방식으로 연결될 수 있다. 메모리 랭크들(R1, R2, R3, R4) 각각(즉, 메모리 랭크에 포함된 반도체 메모리 장치들 각각)은 복수의 행들로 배열되고 적어도 하나의 커맨드/어드레스 레지스터에 플라이-바이 링 토폴로지나 플라이-바이 데이지 체인 토롤로지로 연결되며 Rtt/2의 터미네이션 저항을 제공하는 적어도 하나의 모듈 저항부에 터미네이션될 수 있다.
도 13에서 메모리 시스템(1400)은 도 2와 같은 회로의 지원에 의해 트레이닝 동작을 수행함이 없이도, 클린 데이터 스트로브 신호를 생성할 수 있다. 따라서, 데이터 스트로브 신호의 지연 조절에 관련된 딜레이 회로 및 딜레이 제어 회로가 필요없다. 또한, 비동기 도메인의 데이터 스트로브 신호의 일부를 신호 트레이닝 동작 없이 마스킹할 수 있으므로, 클린 데이터 스트로브 신호의 생성에 걸리는 타임이 단축된다. 따라서, 메모리 시스템(1400)의 동작 퍼포먼스가 개선된다.
도 13의 경우에 메모리 모듈을 구성하는 반도체 메모리 장치들이 DRAM으로 구현된 것을 예로 들었으나, 사안이 다른 경우에 MRAM이 DRAM 대신에 탑재될 수 있다. 에스램(SRAM) 또는 디램(DRAM)과 같은 휘발성 반도체 메모리 장치는 전원이 중단될 때 저장된 데이터를 잃어버린다. 이와 대조적으로, 자기 랜덤 억세스 메모리(MRAM)와 같은 불휘발성 반도체 메모리 장치는 전원 공급이 중단된 후에도 저장된 데이터를 유지한다. 따라서, 전원 불량 또는 전원 차단에 의하여 데이터의 소실을 원하지 않는 경우에, 불휘발성 반도체 메모리 장치가 데이터를 저장하는데 선호적으로 사용된다. STT-MRAM(Spin transfer torque magneto resistive random access memory)이 메모리를 구성하는 경우에 DRAM이 갖는 장점에 더하여 MRAM이 갖는 장점이 부가될 수 있다.
STT-MRAM 셀은 MTJ(Magnetic Tunnel Junction) 소자와 선택 트랜지스터를 포함할 수 있다. 상기 MTJ 소자는 고정층(fixed layer)과 자유층(free layer) 및 이들 사이에 형성된 터널층을 기본적으로 포함할 수 있다. 상기 고정층의 자화 방향은 고정되어 있으며, 자유층의 자화 방향은 조건에 따라 고정층의 자화 방향과 같거나 역방향이 될 수 있다.
도 14는 컴퓨팅 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 14를 참조하면, 컴퓨팅 시스템(1500)은 프로세서(1510), 시스템 컨트롤러(1520) 및 메모리 시스템(1400)을 포함한다.
컴퓨팅 시스템(1510)은 프로세서 버스(1530), 확장 버스(1540), 입력 장치(1550), 출력 장치(1560), 및 저장 장치(1570)를 더 포함할 수 있다. 메모리 시스템(1400)은 적어도 하나의 메모리 모듈(1420) 및 메모리 모듈(1420)을 제어하기 위한 메모리 컨트롤러(1410)를 포함한다. 메모리 컨트롤러(1410)는 시스템 컨트롤러(1520)에 포함될 수 있다.
프로세서(1510)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1510)는 마이크로프로세서 또는 중앙 처리 장치일 수 있다. 프로세서(1510)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 포함하는 프로세서 버스(1530)를 통하여 시스템 컨트롤러(1520)에 연결될 수 있다.
상기 프로세서(1510)과 시스템 컨트롤러(1520)간의 호스트 인터페이스는 데이터 교환을 수행하기 위한 다양한 프로토콜들을 포함한다. 예시적으로, 시스템 컨트롤러(1520)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트나 외부와 통신하도록 구성될 수 있다.
시스템 컨트롤러(1520)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스(1940)에 연결된다. 이에 따라, 프로세서(1510)는 시스템 컨트롤러(1520)를 통하여 키보드 또는 마우스와 같은 하나 이상의 입력 장치(1550), 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치(1560), 또는 하드 디스크 드라이브, 솔리드 스테이트 드라이브 또는CD-ROM과 같은 하나 이상의 저장 장치(1570)를 제어할 수 있다.
도 2의 회로는 메모리 컨트롤러(1410)와 메모리 모듈(1420)사이에 설치될 수 있어, 데이터 스트로브 신호에 대한 동기를 맞추기 위한 신호 트레이닝 과정이 생략된다.
상기 출력 장치(1560)의 하나로서 디스플레이 소자는 TFT-LCD(Thin film transistor liquid crystal display), LED(light-emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이, 또는 플렉시블 디스플레이(flexible display)로 구현될 수 있다.
메모리 컨트롤러(1410)는 프로세서(1510)에 의해 제공된 명령을 수행하도록 메모리 모듈(1520)을 제어할 수 있다. 메모리 모듈(1820)은 메모리 컨트롤러(1410)로부터 제공된 데이터를 저장하고, 저장된 데이터를 메모리 컨트롤러(1410)에 제공할 수 있다.
메모리 모듈(1420)은 복수의 반도체 메모리 장치들, 예를 들어, 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM) 및 정적 랜덤 액세스 메모리(static random access memory, SRAM)를 포함하는 휘발성 메모리나, 불휘발성 메모리를 포함할 수 있다.
상기 휘발성 메모리는 DRAM(dynamic random access memory), SRAM(static random access memory), TRAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM), MRAM을 포함할 수 있다.
불휘발성 메모리는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory:NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)일 수 있다. 불휘발성 메모리의 단위 셀에는 1비트 또는 그 이상의 비트들이 저장될 수 있다.
상기 컴퓨팅 시스템은 UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 변경 또는 확장될 수도 있다.
이상에서와 같이 도면과 명세서를 통해 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
100: 메모리 컨트롤러 150: 리드 인터페이스 회로
156: 게이트 신호 생성부 200: 메모리 장치

Claims (20)

  1. 제 1 입력 데이터 스트로브 신호 및 제 2 입력 데이터 스트로브 신호를 포함하는 차동 데이터 스트로브 신호를 수신하고, 제1 싱글 엔디드 데이터 스트로브 신호를 출력하는 제 1 리시버;
    상기 제 2 입력 데이터 스트로브 신호 및 기준 전압 신호를 수신하고, 상기 제 2 입력 데이터 스트로브 신호 및 상기 기준 전압 신호에 기반하여 제 2 싱글 엔디드 데이터 스트로브 신호를 출력하는 제 2 리시버;
    상기 제 1 싱글 엔디드 데이터 스트로브 신호, 상기 제 2 싱글 엔디드 데이터 스트로브 신호 및 리드 레이턴시 종료 이후에 버스트 랭쓰에 따라 펄스 폭이 가변되는 메모리 게이트 신호에 기반하여 상기 제 1 싱글 엔디드 데이터 스트로브 신호에 동기된 데이터 스트로브 게이트 신호를 생성하는 게이트 신호 생성부; 및
    리드 데이터를 수신하기 위한 클린 데이터 스트로브 신호를 생성하기 위하여 상기 제 1 싱글 엔디드 데이터 스트로브 신호 및 상기 데이터 스트로브 게이트 신호를 수신하는 게이팅부를 포함하되,
    상기 데이터 스트로브 게이트 신호의 펄스 윈도우는 상기 제 1 싱글 엔디드 데이터 스트로브 신호에 엑스트라 프리앰블 토글링이 존재하는 경우 더 좁아지는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.
  2. 제1항에 있어서, 상기 차동 데이터 스트로브 신호는 반도체 메모리 장치로부터 인가되는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.
  3. 제1항에 있어서, 상기 제2 싱글 엔디드 데이터 스트로브 신호의 위상은 상기 제1 싱글 엔디드 데이터 스트로브 신호의 언노운 구간을 제외한 구간에서 상기 제1 싱글 엔디드 데이터 스트로브 신호의 위상과는 반대인 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.
  4. 제1항에 있어서, 상기 데이터 스트로브 게이트 신호는:
    상기 제2 싱글 엔디드 데이터 스트로브 신호에 동기된 신호에 응답하여 제1 레벨로 천이되고;
    상기 제1 싱글 엔디드 데이터 스트로브 신호의 첫 번째 폴링 에지에 동기된 카운트 시작 신호에 응답하여 상기 제1 싱글 엔디드 데이터 스트로브 신호의 토글링 횟수를 카운팅하고, 상기 토글링 횟수를 카운팅하는 동작의 종료 후에 생성되는 리셋 신호에 응답하여 제2 레벨로 천이되는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.
  5. 제1항에 있어서, 제1 싱글 엔디드 데이터 스트로브 신호가 인버터를 통해 반전되는 경우에 상기 게이팅부는 노아 응답을 게이팅 응답으로서 생성하는 노아 게이트인 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.
  6. 제1항에 있어서, 제1 싱글 엔디드 데이터 스트로브 신호가 제1 입력 데이터 스트로브 신호와 위상이 반대인 경우에 상기 게이팅부는 앤드 응답을 게이팅 응답으로서 생성하는 앤드 게이트인 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.
  7. 제1항에 있어서, 상기 차동 데이터 스트로브 신호는 접지전압 터미네이션 방식의 온다이 터미네이션 동작을 갖는 LPDDR4 DRAM으로부터 인가되는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.
  8. 제1항에 있어서, 상기 클린 데이터 스트로브 신호는 상기 리드 데이터를 수신하는 FIFO 메모리의 데이터 클럭 신호로서 제공되는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.
  9. 제1항에 있어서, 상기 메모리 게이트 신호의 펄스 폭은 상기 버스트 랭쓰의 펄스 폭의 절반인 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.
  10. 제 1 입력 데이터 스트로브 신호 및 제 2 입력 데이터 스트로브 신호를 포함하는 차동 데이터 스트로브 신호를 수신하고, 제 1 싱글 엔디드 데이터 스트로브 신호를 출력하는 제 1 리시버;
    상기 제 2 입력 데이터 스트로브 신호 및 기준 신호를 수신하고, 상기 제 2 입력 데이터 스트로브 신호 및 기준 전압 신호에 기반하여 제 2 싱글 엔디드 데이터 스트로브 신호를 출력하는 제 2 리시버;
    리드 레이턴시 종료 이후에 버스트 랭쓰가 반영된 펄스 폭을 가지는 메모리 게이트 신호를 생성하는 메모리 게이트 신호 발생기;
    상기 제 1 싱글 엔디드 데이터 스트로브 신호, 상기 제 2 싱글 엔디드 데이터 스트로브 신호 및 상기 메모리 게이트 신호를 수신하고, 상기 메모리 게이트 신호에 기반하여 상기 제 1 싱글 엔디드 데이터 스트로브 신호의 토글링 수를 카운팅하여 데이터 스트로브 게이트 신호를 생성하는 게이트 신호 생성부; 및
    리드 데이터를 수신하기 위하여 상기 제 1 싱글 엔디드 데이터 스트로브 신호 및 상기 데이터 스트로브 게이트 신호를 수신하고, 클린 데이터 스트로브 신호를 게이팅 응답으로서 생성하는 게이팅부를 포함하되,
    상기 데이터 스트로브 게이트 신호의 펄스 윈도우는 상기 제 1 싱글 엔디드 데이터 스트로브 신호에 엑스트라 프리앰블 토글링이 존재하는 경우 더 좁아지는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.
  11. 제 10 항에 있어서,
    상기 차동 데이터 스트로브 신호는 DRAM으로부터 인가되는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.
  12. 제 11 항에 있어서,
    상기 DRAM은 RDIMM 또는 LRDIMM 구조의 메모리 모듈로 이루어진 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.
  13. 제 10 항에 있어서,
    상기 제 1 싱글 엔디드 데이터 스트로브 신호의 토글링 수를 카운팅하는 동작은 카운터 또는 시프트 레지스터에 의해 수행되는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.
  14. 적어도 하나의 메모리 장치로부터 데이터를 수신하는 입력 버퍼;
    상기 입력 버퍼로부터 전송된 상기 데이터를 데이터 클럭 신호에 응답하여 저장하는 데이터 수신 메모리; 및
    상기 적어도 하나의 메모리 장치로부터 차동 데이터 스트로브 신호를 수신하고, 클린 데이터 스트로브 신호를 생성하는 클린 데이터 스트로브 신호 생성 회로를 포함하되,
    상기 클린 데이터 스트로브 신호는 상기 데이터 클럭 신호로써 이용되고,
    상기 클린 데이터 스트로브 생성 회로는 게이트 신호 생성기를 포함하고,
    상기 게이트 신호 생성기는 상기 차동 데이터 스트로브 신호, 기준 전압 신호 및 메모리 게이트 신호에 동기화되어 데이터 스트로브 게이트 신호를 생성하고,
    상기 메모리 게이트 신호는 리드 레이턴시 종료 이후의 버스트 랭쓰에 따라 펄스 폭이 가변되고,
    상기 데이터 스트로브 게이트 신호의 펄스 윈도우는 제 1 싱글 엔디드 데이터 스트로브 신호에 엑스트라 프리앰블 토글링이 존재하는 경우 더 좁아지는 리드 인터페이스 회로.
  15. 제 14 항에 있어서,
    상기 클린 데이터 스트로브 신호 생성 회로는 제 1 리시버 및 제 2 리시버를 포함하고,
    상기 수신된 차동 데이터 스트로브 신호는 제 1 입력 데이터 스트로브 신호 및 제 2 입력 데이터 스트로브 신호를 포함하고,
    상기 제 1 리시버는 상기 제 1 입력 데이터 스트로브 신호 및 상기 제 2 입력 데이터 스트로브 신호를 수신하고, 제 1 싱글 엔디드 데이터 스트로브 신호를 출력하고,
    상기 제 2 리시버는 상기 제 2 입력 데이터 스트로브 신호 및 상기 기준 전압 신호를 수신하고, 제2 싱글 엔디드 데이터 스트로브 신호를 출력하고,
    상기 게이트 신호 생성기는 상기 제 1 싱글 엔디드 데이터 스트로브 신호 및 상기 제 2 싱글 엔디드 데이터 스트로브 신호를 수신하고, 상기 수신된 제 1 싱글 엔디드 데이터 스트로브 신호 및 상기 제 2 싱글 엔디드 데이터 스트로브 신호에 기반하여 상기 데이터 스트로브 게이트 신호를 생성하고,
    상기 클린 데이터 스트로브 신호 생성 회로는 상기 데이터 스트로브 게이트 신호 및 상기 제 1 싱글 엔디드 데이터 스트로브 신호에 기반하여 상기 클린 데이터 스트로브 신호를 생성하는 리드 인터페이스 회로.
  16. 제 14 항에 있어서,
    상기 적어도 하나의 메모리 장치는 휘발성 반도체 메모리 장치인 리드 인터페이스 회로.
  17. 제 14 항에 있어서,
    상기 적어도 하나의 메모리 장치는 비휘발성 반도체 메모리 장치인 리드 인터페이스 회로.
  18. 제 14 항에 있어서,
    상기 데이터 수신 메모리는 메모리 컨트롤러에 상기 저장된 리드 데이터를 출력하는 리드 인터페이스 회로.
  19. 삭제
  20. 삭제
KR1020150144835A 2015-10-16 2015-10-16 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로 KR102390917B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150144835A KR102390917B1 (ko) 2015-10-16 2015-10-16 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로
US15/292,834 US10147481B2 (en) 2015-10-16 2016-10-13 Clean data strobe signal generating circuit in read interface device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150144835A KR102390917B1 (ko) 2015-10-16 2015-10-16 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로

Publications (2)

Publication Number Publication Date
KR20170045442A KR20170045442A (ko) 2017-04-27
KR102390917B1 true KR102390917B1 (ko) 2022-04-27

Family

ID=58530215

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150144835A KR102390917B1 (ko) 2015-10-16 2015-10-16 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로

Country Status (2)

Country Link
US (1) US10147481B2 (ko)
KR (1) KR102390917B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI582790B (zh) * 2015-10-02 2017-05-11 智原科技股份有限公司 雙倍資料率閘控方法與裝置
KR102536657B1 (ko) * 2016-07-12 2023-05-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 시스템
KR20180075083A (ko) * 2016-12-26 2018-07-04 에스케이하이닉스 주식회사 동적 터미네이션 회로, 이를 포함하는 반도체 장치 및 시스템
KR102471160B1 (ko) * 2017-05-16 2022-11-25 삼성전자주식회사 온-다이-터미네이션 회로를 포함하는 비휘발성 메모리 및 상기 비휘발성 메모리를 포함하는 스토리지 장치
KR102370156B1 (ko) * 2017-08-23 2022-03-07 삼성전자주식회사 메모리 시스템, 및 이를 위한 메모리 모듈과 반도체 메모리 장치
KR20210155228A (ko) * 2020-06-15 2021-12-22 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US11127438B1 (en) 2020-06-17 2021-09-21 Western Digital Technologies, Inc. Background interface training using secondary senses
US11626149B2 (en) * 2020-09-15 2023-04-11 Integrated Silicon Solution, (Cayman) Inc. SPI NOR memory with optimized read and program operation
US11816352B2 (en) * 2021-10-22 2023-11-14 Realtek Semiconductor Corporation Electronic device, data strobe gate signal generator circuit and data strobe gate signal generating method
CN115312092B (zh) * 2022-10-09 2022-12-27 合肥奎芯集成电路设计有限公司 门控数据选通信号生成电路及其信号生成方法和装置
CN115547381B (zh) * 2022-11-30 2023-03-31 合肥奎芯集成电路设计有限公司 数据选通信号的门控信号生成电路及其信号生成方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002082830A (ja) 2000-02-14 2002-03-22 Mitsubishi Electric Corp インターフェイス回路
US7002378B2 (en) 2000-12-29 2006-02-21 Intel Corporation Valid data strobe detection technique
KR100574989B1 (ko) 2004-11-04 2006-05-02 삼성전자주식회사 데이터 스트로브 버스라인의 효율을 향상시키는메모리장치 및 이를 구비하는 메모리 시스템, 및 데이터스트로브 신호 제어방법
JP5023539B2 (ja) 2006-04-11 2012-09-12 富士通セミコンダクター株式会社 半導体装置及び信号処理方法
US7457175B1 (en) * 2006-10-23 2008-11-25 3Par, Inc. Dual data rate memory strobe checker
WO2008079910A2 (en) 2006-12-20 2008-07-03 Rambus Inc. Strobe acquisition and tracking
JP5106942B2 (ja) 2007-07-31 2012-12-26 ルネサスエレクトロニクス株式会社 メモリリード制御回路
US7590025B2 (en) * 2007-12-19 2009-09-15 Integrated Device Technology, Inc. Systems and methods for clean DQS signal generation in source-synchronous DDR2 interface design
KR101113331B1 (ko) 2010-07-30 2012-03-15 주식회사 하이닉스반도체 데이터입력회로
JP2013232152A (ja) * 2012-05-01 2013-11-14 Ps4 Luxco S A R L 制御デバイス、メモリシステムおよびメモリモジュール
EP2845113B1 (en) 2012-05-01 2016-04-06 Marvell World Trade Ltd. Systems and methods for dqs gating
US8630131B1 (en) * 2012-07-30 2014-01-14 Altera Corporation Data strobe enable circuitry
US9524255B2 (en) 2013-05-28 2016-12-20 Marvell World Trade Ltd. System and method for automatic DQS gating based on counter signal
US9530473B2 (en) * 2014-05-22 2016-12-27 Micron Technology, Inc. Apparatuses and methods for timing provision of a command to input circuitry
US9524763B2 (en) * 2014-06-12 2016-12-20 Qualcomm Incorporated Source-synchronous data transmission with non-uniform interface topology

Also Published As

Publication number Publication date
KR20170045442A (ko) 2017-04-27
US20170110175A1 (en) 2017-04-20
US10147481B2 (en) 2018-12-04

Similar Documents

Publication Publication Date Title
KR102390917B1 (ko) 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로
US20190180803A1 (en) Semiconductor memory device and memory system
US9640232B2 (en) Semiconductor systems and semiconductor devices
US10545888B2 (en) Data inversion circuit
US11315614B2 (en) Memory device including interface circuit and method of operating the same
US12008268B2 (en) Memory device including interface circuit and method of operating the same
US20240014817A1 (en) Apparatus for transmitting and receiving a signal, a method of operating the same, a memory device, and a method of operating the memory device
US10068633B2 (en) Semiconductor devices and integrated circuits including the same
US7830733B2 (en) Devices, systems, and methods for independent output drive strengths
US10847195B2 (en) Semiconductor device having ranks that performs a termination operation
US9483427B2 (en) Data storage apparatus
US20180350415A1 (en) Semiconductor devices and semiconductor systems including the same
CN110718245B (zh) 半导体器件
KR20140113105A (ko) 듀얼 지연동기회로를 가지는 동기 반도체 메모리 장치 및 듀얼 지연동기회로의 운영방법
US10418088B2 (en) Power reduction technique during read/write bursts
KR100903368B1 (ko) 고속으로 데이터 송신할 수 있는 반도체 메모리 장치
US11574661B1 (en) Shared command shifter systems and methods
US20150155019A1 (en) Semiconductor integrated circuit
KR20230148989A (ko) 반도체 메모리 장치 및 이를 포함하는 전자 장치
US9811265B2 (en) Buffer memory devices, memory modules and solid state disks with non-uniform memory device connections
US9524761B2 (en) Semiconductor device including latch controller for preventing DC current from flowing between differential signals and method of operating same
US11687114B2 (en) Clock converting circuit with symmetric structure
US20230081690A1 (en) Data output control circuit and semiconductor device including the same
CN111800126A (zh) 在时钟重新启动之前复位时钟分频器电路
CN112309445A (zh) 存储器接口电路、存储器存储装置及信号产生方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant