CN110718245B - 半导体器件 - Google Patents

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Abstract

半导体器件包括合成信号生成电路、列控制电路和控制信号生成电路。合成信号生成电路响应于在读取操作期间顺序生成的第一读取脉冲和第二读取脉冲来生成寄存器合成信号。列控制电路响应于第一读取脉冲和第二读取脉冲而生成用于分别选择核心电路的第一存储体组和第二存储体组的第一存储体选择信号和第二存储体选择信号中的任何一个。控制信号生成电路响应于寄存器合成信号来生成用于控制模式寄存器的输出操作的控制信号。

Description

半导体器件
对相关申请的交叉引用
本申请要求于2018年7月13日提交的韩国申请No.10-2018-0081932的优先权，该申请通过引用整体并入本文。
技术领域
本公开的各个实施例总地涉及对核心电路执行列操作并对模式寄存器电路执行模式寄存器读取操作的半导体器件。
背景技术
通常，诸如动态随机存取存储器(DRAM)装置之类的半导体器件可以包括由通过地址选择的单元阵列组成的多个存储体组。每个存储体组可以被实现为包括多个存储体。半导体器件可以选择多个存储体组中的任何一个，并且可以执行列操作，以用于通过输入/输出(I/O)线输出存储在包括在所选择的存储体组中的单元阵列中的数据。另外，半导体器件可以包括存储操作信息和内部信息的模式寄存器，并且可以执行模式寄存器读取操作以输出存储在模式寄存器中的信息。
发明内容
根据一实施例，一种半导体器件可以包括合成信号生成电路、列控制电路和控制信号生成电路。合成信号生成电路可以响应于在读取操作期间顺序生成的第一读取脉冲和第二读取脉冲来生成寄存器合成信号。列控制电路可以响应于第一读取脉冲和第二读取脉冲而生成用于分别选择核心电路的第一存储体组和第二存储体组的第一存储体选择信号和第二存储体选择信号中的任何一个。控制信号生成电路可以响应于寄存器合成信号来生成用于控制模式寄存器的输出操作的控制信号。
根据一实施例，一种半导体器件可以包括合成信号生成电路、列控制电路和控制信号生成电路。合成信号生成电路可以响应于读取脉冲而生成寄存器合成信号。列控制电路可以响应于写入脉冲或读取脉冲而生成用于分别选择核心电路的第一存储体组和第二存储体组的第一存储体选择信号和第二存储体选择信号中的任何一个。控制信号生成电路可以响应于寄存器合成信号而生成用于控制模式寄存器的输出操作的控制信号。
附图说明
图1是示出根据本公开的实施例的半导体器件的配置的框图。
图2是示出图1的半导体器件中包括的操作脉冲生成电路的配置的框图。
图3是示出图2的操作脉冲生成电路中包括的脉冲生成电路的配置的框图。
图4是示出图1的半导体器件中包括的合成信号生成电路的配置的框图。
图5是示出图4的合成信号生成电路中包括的第一合成电路的配置的电路图。
图6是示出图4的合成信号生成电路中包括的第二合成电路的配置的电路图。
图7是示出图1的半导体器件中包括的列控制电路的配置的框图。
图8是示出图7的列控制电路中包括的存储体选择信号生成电路的配置的框图。
图9示出图8的存储体选择信号生成电路中包括的第一存储器选择信号的配置。
图10是示出图1的半导体器件中包括的核心电路的配置的框图。
图11示出图1的半导体器件中包括的控制信号生成电路的配置。
图12是示出根据本公开的实施例的半导体器件的操作的时序图。
图13是示出采用图1至图12中示出的半导体器件的电子系统的配置的框图。
具体实施方式
下面将参考附图描述本公开的各个实施例。然而，本文描述的实施例仅用于说明性目的，并不旨在限制本公开的范围。
第五代低功耗双倍数据比率(LPDDR5)同步动态随机存取存储器件可以提供存储体组模式、8存储体模式和16存储体模式。存储体组可以包括多个存储体。例如，存储体组可以包括四个存储体。在存储体组模式中，可以通过一个命令对包括在存储体组中的一个存储体执行列操作。在8存储体模式中，通过一个命令顺序地对分别包括在单独的存储体组中的两个存储体执行列操作。在16存储体模式中，通过一个命令顺序地对分别包括在单独的存储体组中的四个存储体执行列操作。
如图1所示，根据实施例的半导体器件可以包括操作脉冲生成电路1、合成信号生成电路2、列控制电路3、核心电路4、控制信号生成电路5、以及模式寄存器6。
操作脉冲生成电路1可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步以生成第一写入脉冲WTAYP和第二写入脉冲IWTAYP，它们在命令/地址信号CA<1:N>具有用于执行写入操作的逻辑电平组合时被顺序地使能。操作脉冲生成电路1可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步地解码命令/地址信号CA<1:N>，以生成被顺序地使能的第一写入脉冲WTAYP和第二写入脉冲IWTAYP。在一实施例中，第一写入脉冲WTAYP和第二写入脉冲IWTAYP中的每一个可以包括用于执行写入操作的脉冲。
操作脉冲生成电路1可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步以生成第一读取脉冲RDAYP和第二读取脉冲IRDAYP，它们在命令/地址信号CA<1:N>具有用于执行读取操作的逻辑电平组合时被顺序地使能。操作脉冲生成电路1可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步地解码命令/地址信号CA<1:N>，以生成被顺序地使能的第一读取脉冲RDAYP和第二读取脉冲IRDAYP。在一实施例中，第一读取脉冲RDAYP和第二读取脉冲IRDAYP中的每一个可以包括用于执行读取操作的脉冲。
操作脉冲生成电路1可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步以生成寄存器使能信号MRREN，其在命令/地址信号CA<1:N>具有用于执行模式寄存器读取操作的逻辑电平组合时被使能。操作脉冲生成电路1可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步地解码命令/地址信号CA<1:N>，以生成寄存器使能信号MRREN。在一实施例中，寄存器使能信号MRREN可以包括用于执行模式寄存器读取操作的脉冲。
合成信号生成电路2可以响应于第一写入脉冲WTAYP和第二写入脉冲IWTAYP而生成写入合成信号WT_SUM。合成信号生成电路2可以生成写入合成信号WT_SUM，其在第一写入脉冲WTAYP和第二写入脉冲IWTAYP中的任何一个被创建时被使能。
合成信号生成电路2可以响应于第一读取脉冲RDAYP和第二读取脉冲IRDAYP而生成读取合成信号RD_SUM。合成信号生成电路2可以生成读取合成信号RD_SUM，其在第一读取脉冲RDAYP和第二读取脉冲IRDAYP中的任何一个被创建时被使能。
合成信号生成电路2可以响应于寄存器使能信号MRREN而中断读取合成信号RD_SUM的生成。合成信号生成电路2可以生成读取合成信号RD_SUM，其在寄存器使能信号MRREN被使能时被禁用。
合成信号生成电路2可以响应于第一读取脉冲RDAYP和第二读取脉冲IRDAYP而生成寄存器合成信号MRR_SUM。合成信号生成电路2可以生成寄存器合成信号MRR_SUM，其在第一读取脉冲RDAYP和第二读取脉冲IRDAYP中的任何一个被创建时被使能。
列控制电路3可以响应于第一写入脉冲WTAYP而生成第一存储体选择信号AYP_BG<1>、第二存储体选择信号AYP_BG<2>、第三存储体选择信号AYP_BG<3>和第四存储体选择信号AYP_BG<4>中的任何一个。列控制电路3可以响应于第一写入脉冲WTAYP来根据命令/地址信号CA<1:N>生成第一存储体选择信号AYP_BG<1>、第二存储体选择信号AYP_BG<2>、第三存储体选择信号AYP_BG<3>和第四存储体选择信号AYP_BG<4>中的任何一个。列控制电路3可以响应于第二写入脉冲IWTAYP而生成第一存储体选择信号AYP_BG<1>、第二存储体选择信号AYP_BG<2>、第三存储体选择信号AYP_BG<3>和第四存储体选择信号AYP_BG<4>中的任何一个。列控制电路3可以响应于第二写入脉冲IWTAYP来根据命令/地址信号CA<1:N>生成第一存储体选择信号AYP_BG<1>、第二存储体选择信号AYP_BG<2>、第三存储体选择信号AYP_BG<3>和第四存储体选择信号AYP_BG<4>中的任何一个。
第一至第四存储体选择信号AYP_BG<1:4>中的由列控制电路3响应于第一写入脉冲WTAYP而生成的任何一个存储体选择信号可以是与第一至第四存储体选择信号AYP_BG<1:4>中的由列控制电路3响应于第二写入脉冲IWTAYP而生成的任何一个存储体选择信号不同的信号。例如，如果列控制电路3响应于第一写入脉冲WTAYP使能第一存储体选择信号AYP_BG<1>，则可以由列控制电路3响应于第二写入脉冲IWTAYP而使能第二至第四存储体选择信号AYP_BG<2:4>中的任何一个。
列控制电路3可以响应于第一读取脉冲RDAYP而生成第一存储体选择信号AYP_BG<1>、第二存储体选择信号AYP_BG<2>、第三存储体选择信号AYP_BG<3>和第四存储体选择信号AYP_BG<4>中的任何一个。列控制电路3可以响应于第一读取脉冲RDAYP来根据命令/地址信号CA<1:N>生成第一存储体选择信号AYP_BG<1>、第二存储体选择信号AYP_BG<2>、第三存储体选择信号AYP_BG<3>和第四存储体选择信号AYP_BG<4>中的任何一个。列控制电路3可以响应于第二读取脉冲IRDAYP而生成第一存储体选择信号AYP_BG<1>、第二存储体选择信号AYP_BG<2>、第三存储体选择信号AYP_BG<3>和第四存储体选择信号AYP_BG<4>中的任何一个。列控制电路3可以响应于第二读取脉冲IRDAYP来根据命令/地址信号CA<1:N>生成第一存储体选择信号AYP_BG<1>、第二存储体选择信号AYP_BG<2>、第三存储体选择信号AYP_BG<3>和第四存储体选择信号AYP_BG<4>中的任何一个。
第一至第四存储体选择信号AYP_BG<1:4>中的由列控制电路3响应于第一读取脉冲RDAYP而生成的任何一个存储体选择信号可以是与第一至第四存储体选择信号AYP_BG<1:4>中的由列控制电路3响应于第二读取脉冲IRDAYP而生成的任何一个存储体选择信号不同的信号。例如，如果列控制电路3响应于第一读取脉冲RDAYP使能第四存储体选择信号AYP_BG<4>，则可以由列控制电路3响应于第二读取脉冲IRDAYP而使能第一至第三存储体选择信号AYP_BG<1:3>中的任何一个。
第一存储体选择信号AYP_BG<1>可以是用于执行包括在核心电路4中的第一存储体组(图10的41)的列操作的信号。第一存储体选择信号AYP_BG<1>可以通过第一存储器输入/输出(I/O)线MIO<1>被传输到核心电路4。第二存储体选择信号AYP_BG<2>可以是用于执行包括在核心电路4中的第二存储体组(图10中的附图标记42)的列操作的信号。第二存储体选择信号AYP_BG<2>可以通过第二存储器输入/输出(I/O)线MIO<2>被传输到核心电路4。第三存储体选择信号AYP_BG<3>可以是用于执行包括在核心电路4中的第三存储体组(图10中的附图标记43)的列操作的信号。第三存储体选择信号AYP_BG<3>可以通过第三存储器输入/输出(I/O)线MIO<3>被传输到核心电路4。第四存储体选择信号AYP_BG<4>可以是用于执行包括在核心电路4中的第四存储体组(图10的附图标记44)的列操作的信号。第四存储体选择信号AYP_BG<4>可以通过第四存储器输入/输出(I/O)线MIO<4>被传输到核心电路4。
核心电路4可以包括第一存储体组(图10的附图标记41)、第二存储体组(图10的附图标记42)、第三存储体组(图10的附图标记43)和第四存储体组(图10的附图标记44)。如果第一存储体选择信号AYP_BG<1>被使能，则核心电路4可以执行第一存储体组(图10的附图标记41)的列操作。如果第二存储体选择信号AYP_BG<2>被使能，则核心电路4可以执行第二存储体组(图10的附图标记42)的列操作。如果第三存储体选择信号AYP_BG<3>被使能，则核心电路4可以执行第三存储体组(图10的附图标记43)的列操作。如果第四存储体选择信号AYP_BG<4>被使能，则核心电路4可以执行第四存储体组(图10的附图标记44)的列操作。列操作可以包括用于将数据存储到核心电路4中的写入操作和用于输出存储在核心电路4中的数据的读取操作。
控制信号生成电路5可以生成控制信号MR_STB，其响应于寄存器合成信号MRR_SUM而被使能。控制信号生成电路5可以响应于寄存器合成信号MRR_SUM锁存寄存器使能信号MRREN，以生成控制信号MR_STB。控制信号MR_STB可以通过寄存器输入/输出(I/O)线RIO被传输到模式寄存器6。
所有的第一至第四存储器I/O线MIO<1:4>可以具有相同的长度，即第一长度。寄存器I/O线RIO可以具有第二长度。第一长度可以被设置为大于第二长度。
模式寄存器6可以被实现为包括多个寄存器。模式寄存器6可以响应于控制信号MR_STB而执行模式寄存器读取操作。如果控制信号MR_STB被使能，则模式寄存器6可以输出操作信息和内部信息。
参见图2，操作脉冲生成电路1可以包括命令解码器11和脉冲生成电路12。
命令解码器11可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步，以生成写入信号WT，其在命令/地址信号CA<1:N>具有用于执行写入操作的逻辑电平组合时被使能。命令解码器11可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步，以生成包括脉冲的写入信号WT，脉冲在命令/地址信号CA<1:N>具有用于执行写入操作的逻辑电平组合时被周期性地创建。命令解码器11可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步地解码命令/地址信号CA<1:N>，以生成写入信号WT。
命令解码器11可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步，以生成读取信号RD，其在命令/地址信号CA<1:N>具有用于执行读取操作的逻辑电平组合时被使能。命令解码器11可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步，以生成包括脉冲的读取信号RD，脉冲在命令/地址信号CA<1:N>具有用于执行读取操作的逻辑电平组合时被周期性地创建。命令解码器11可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步地解码命令/地址信号CA<1:N>，以生成读取信号RD。
命令解码器11可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步，以生成模式寄存器读取信号MRR，其在命令/地址信号CA<1:N>具有用于执行模式寄存器读取操作的逻辑电平组合时被使能。命令解码器11可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步，以生成包括脉冲的模式寄存器读取信号MRR，该脉冲在命令/地址信号CA<1:N>具有用于执行模式寄存器读取操作的逻辑电平组合时被创建。命令解码器11可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步地解码命令/地址信号CA<1:N>，以生成模式寄存器读取信号MRR。
脉冲生成电路12可以生成响应于写入信号WT而被顺序地使能的第一写入脉冲WTAYP和第二写入脉冲IWTAYP。在响应于写入信号WT的脉冲生成第一写入脉冲WTAYP之后，脉冲生成电路12可以生成第二写入脉冲IWTAYP。从第一写入脉冲WTAYP被使能的时刻到第二写入脉冲IWTAYP被使能的时刻的时段可以被设置为突发长度时段。
脉冲生成电路12可以生成响应于读取信号RD而被顺序地使能的第一读取脉冲RDAYP和第二读取脉冲IRDAYP。在响应于读取信号RD的脉冲生成第一读取脉冲RDAYP之后，脉冲生成电路12可以生成第二读取脉冲IRDAYP。从第一读取脉冲RDAYP被使能的时刻到第二读取脉冲IRDAYP被使能的时刻的时段可以被设置为突发长度时段。
脉冲生成电路12可以生成响应于模式寄存器读取信号MRR而被使能的寄存器使能信号MRREN。脉冲生成电路12可以生成响应于模式寄存器读取信号MRR的脉冲而被使能的寄存器使能信号MRREN。
参见图3，脉冲生成电路12可以包括第一脉冲生成电路110、第二脉冲生成电路120、第三脉冲生成电路130、第四脉冲生成电路140和第五脉冲生成电路150。
第一脉冲生成电路110可以生成响应于写入信号WT而被使能的第一写入脉冲WTAYP。第一脉冲生成电路110可以生成包括脉冲的第一写入脉冲WTAYP，该脉冲是在从写入信号WT的脉冲被输入到第一脉冲生成电路110的时间点逝去预定时段之后创建。例如，第一脉冲生成电路110可以生成包括在从写入信号WT被使能的时间点逝去预定时段之后创建的脉冲的第一写入脉冲WTAYP。
第二脉冲生成电路120可以生成响应于第一写入脉冲WTAYP而被使能的第二写入脉冲IWTAYP。第二脉冲生成电路120可以生成包括脉冲的第二写入脉冲IWTAYP，该脉冲是在从第一写入脉冲WTAYP被输入到第二脉冲生成电路120的时间点逝去预定时段之后创建的。例如，第二脉冲生成电路120可以生成包括在从第一写入脉冲WTAYP被创建的时间点逝去预定时段之后创建的脉冲的第二写入脉冲IWTAYP。
第三脉冲生成电路130可以生成响应于读取信号RD而被使能的第一读取脉冲RDAYP。第三脉冲生成电路130可以生成包括脉冲的第一读取脉冲RDAYP，该脉冲是在从读取信号RD的脉冲被输入到第三脉冲生成电路130的时间点逝去预定时段之后创建的。例如，第三脉冲生成电路130可以生成包括在从读取信号RD被使能的时间点逝去预定时段之后创建的脉冲的第一读取脉冲RDAYP。
第四脉冲生成电路140可以生成响应于第一读取脉冲RDAYP而被使能的第二读取脉冲IRDAYP。第四脉冲生成电路140可以生成包括脉冲的第二读取脉冲IRDAYP，该脉冲是在从第一读取脉冲RDAYP被输入到第四脉冲生成电路140的时间点逝去预定时段之后创建的。例如，第四脉冲生成电路140可以生成包括在从第一读取脉冲RDAYP被创建的时间点逝去预定时段之后创建的脉冲的第二读取脉冲IRDAYP。
第五脉冲生成电路150可以生成响应于模式寄存器读取信号MRR而被使能的寄存器使能信号MRREN。第五脉冲生成电路150可以生成包括脉冲的寄存器使能信号MRREN，该脉冲是在从模式寄存器读取信号MRR的脉冲被输入到第五脉冲生成电路150的时间点逝去预定时段之后创建的。例如，第五脉冲生成电路150可以生成包括在从模式寄存器读取信号MRR的脉冲被使能的时间点逝去预定时段之后创建的脉冲的寄存器使能信号MRREN。
参见图4，合成信号生成电路2可以包括第一合成电路21和第二合成电路22。
第一合成电路21可以生成写入合成信号WT_SUM，其在从第一写入脉冲WTAYP或第二写入脉冲IWTAYP被输入到第一合成电路21的时间点逝去预定时段之后被使能。第一合成电路21可以生成在从第一写入脉冲WTAYP被输入到第一合成电路21的时间点逝去预定时段之后被使能的写入合成信号WT_SUM。第一合成电路21可以生成在从第二写入脉冲IWTAYP被输入到第一合成电路21的时间点逝去预定时段之后被使能的写入合成信号WT_SUM。第一合成电路21可以执行第一写入脉冲WTAYP和第二写入脉冲IWTAYP的逻辑OR(或)运算以生成写入合成信号WT_SUM。
第二合成电路22可以生成读取合成信号RD_SUM，其在从第一读取脉冲RDAYP或第二读取脉冲IRDAYP被输入到第二合成电路22的时间点逝去预定时段之后被使能。第二合成电路22可以响应于寄存器使能信号MRREN而中断读取合成信号RD_SUM的生成。第二合成电路22可以生成寄存器合成信号MRR_SUM，其在从第一读取脉冲RDAYP或第二读取脉冲IRDAYP被输入到第二合成电路22的时间点逝去预定时段之后被使能。
参见图5，第一合成电路21可包括第一延迟电路210、第二延迟电路220和第一逻辑电路230。
第一延迟电路210可以将第一写入脉冲WTAYP延迟预定延迟时间以生成第一写入延迟信号WTD1。可以使用由级联的多个反相器组成的反相器链来实现第一延迟电路210。第一延迟电路210的延迟时间可以被设置为根据实施例而不同。
第二延迟电路220可将第二写入脉冲IWTAYP延迟预定延迟时间以生成第二写入延迟信号WTD2。可以使用由级联的多个反相器组成的反相器链来实现第二延迟电路220。第二延迟电路220的延迟时间可以被设置为根据实施例而不同。
第一逻辑电路230可以生成写入合成信号WT_SUM，其响应于第一写入延迟信号WTD1或第二写入延迟信号WTD2而被使能。第一逻辑电路230可以生成写入合成信号WT_SUM，其在第一写入延迟信号WTD1和第二写入延迟信号WTD2中的任何一个具有逻辑“高”电平时被使能为具有逻辑“高”电平。第一逻辑电路230可以执行第一写入延迟信号WTD1和第二写入延迟信号WTD2的逻辑OR运算，以生成写入合成信号WT_SUM。
参见图6，第二合成电路22可以包括读取合成前置信号生成电路240、传输控制信号生成电路250、信号传输电路260和缓冲电路270。
读取合成前置信号生成电路240可以生成读取合成前置信号RS_PRE，其响应于第一读取脉冲RDAYP或第二读取脉冲IRDAYP而被使能。读取合成前置信号生成电路240可以生成在从第一读取脉冲RDAYP被输入到读取合成前置信号生成电路240的时间点逝去预定时段之后被使能的读取合成前置信号RS_PRE。读取合成前置信号生成电路240可以生成在从第二读取脉冲IRDAYP被输入到读取合成前置信号生成电路240的时间点逝去预定时段之后被使能的读取合成前置信号RS_PRE。读取合成前置信号生成电路240可以执行第一读取脉冲RDAYP和第二读取脉冲IRDAYP的逻辑OR运算，以生成读取合成前置信号RS_PRE。
更具体地，读取合成前置信号生成电路240可以包括第三延迟电路241、第四延迟电路242和第二逻辑电路243。
第三延迟电路241可以将第一读取脉冲RDAYP延迟预定延迟时间，以生成第一读取延迟信号RDD1。可以使用由级联的多个反相器组成的反相器链来实现第三延迟电路241。第三延迟电路241的延迟时间可以被设置为根据实施例而不同。
第四延迟电路242可以将第二读取脉冲IRDAYP延迟预定延迟时间，以生成第二读取延迟信号RDD2。可以使用由级联的多个反相器组成的反相器链来实现第四延迟电路242。第四延迟电路242的延迟时间可以被设置为根据实施例而不同。
第二逻辑电路243可以生成读取合成前置信号RS_PRE，其响应于第一读取延迟信号RDD1或第二读取延迟信号RDD2而被使能。第二逻辑电路243可以生成读取合成前置信号RS_PRE，其在第一读取延迟信号RDD1和第二读取延迟信号RDD2中的任何一个具有逻辑“高”电平时被使能为具有逻辑“高”电平。第二逻辑电路243可以执行第一读取延迟信号RDD1和第二读取延迟信号RDD2的逻辑OR运算，以生成读取合成前置信号RS_PRE。
传输控制信号生成电路250可以响应于读取合成前置信号RS_PRE而锁存寄存器使能信号MRREN，以输出寄存器使能信号MRREN的锁存信号作为传输控制信号TCON。如果读取合成前置信号RS_PRE具有逻辑“低”电平，则传输控制信号生成电路250可以锁存寄存器使能信号MRREN。传输控制信号生成电路250可以反相地缓冲寄存器使能信号MRREN的锁存信号，以输出寄存器使能信号MRREN的锁存信号的反相缓冲信号作为传输控制信号TCON。
响应于传输控制信号TCON，信号传输电路260可以输出读取合成前置信号RS_PRE作为读取合成信号RD_SUM，或者可以中断读取合成前置信号RS_PRE的输入。如果传输控制信号TCON具有逻辑“高”电平，则信号传输电路260可以输出读取合成前置信号RS_PRE作为读取合成信号RD_SUM。如果传输控制信号TCON具有逻辑“低”电平，则信号传输电路260可以中断读取合成前置信号RS_PRE的输入。信号传输电路260可以执行传输控制信号TCON和读取合成前置信号RS_PRE的逻辑AND(与)操作，以生成读取合成信号RD_SUM。
缓冲电路270可以对读取合成前置信号RS_PRE进行缓冲以生成寄存器合成信号MRR_SUM。缓冲电路270可以将读取合成前置信号RS_PRE延迟预定延迟时间，以生成寄存器合成信号MRR_SUM。
参见图7，列控制电路3可以包括地址分类电路31和存储体选择信号生成电路32。
地址分类电路31可以响应于第一写入脉冲WTAYP从命令/地址信号CA<1:N>生成第一至第四存储体地址ADD_BG<1:4>。如果第一写入脉冲WTAYP被输入到地址分类电路31，则地址分类电路31可以从命令/地址信号CA<1:N>生成第一至第四存储体地址ADD_BG<1:4>。地址分类电路31可以响应于第二写入脉冲IWTAYP从命令/地址信号CA<1:N>生成第一至第四内部存储体地址IADD_BG<1:4>。如果第二写入脉冲IWTAYP被输入到地址分类电路31，则地址分类电路31可以从命令/地址信号CA<1:N>生成第一至第四内部存储体地址IADD_BG<1:4>。
可以从命令/地址信号CA<1:N>生成第一存储体地址ADD_BG<1>和第一内部存储体地址IADD_BG<1>，以用于选择第一存储体组(图10的附图标记41)。可以从命令/地址信号CA<1:N>生成第二存储体地址ADD_BG<2>和第二内部存储体地址IADD_BG<2>，以用于选择第二存储体组(图10的附图标记42)。可以从命令/地址信号CA<1:N>生成第三存储体地址ADD_BG<3>和第三内部存储体地址IADD_BG<3>，以用于选择第三存储体组(图10的附图标记43)。可以从命令/地址信号CA<1:N>生成第四存储体地址ADD_BG<4>和第四内部存储体地址IADD_BG<4>，以用于选择第四存储体组(图10的附图标记44)。
地址分类电路31可以响应于第一读取脉冲RDAYP从命令/地址信号CA<1:N>生成第一至第四存储体地址ADD_BG<1:4>。如果第一读取脉冲RDAYP被输入到地址分类电路31，则地址分类电路31可以从命令/地址信号CA<1:N>生成第一至第四存储体地址ADD_BG<1:4>。地址分类电路31可以响应于第二读取脉冲IRDAYP从命令/地址信号CA<1:N>生成第一至第四内部存储体地址IADD_BG<1:4>。如果第二读取脉冲IRDAYP被输入到地址分类电路31，则地址分类电路31可以从命令/地址信号CA<1:N>生成第一至第四内部存储体地址IADD_BG<1:4>。
存储体选择信号生成电路32可以响应于写入合成信号WT_SUM从第一至第四存储体地址ADD_BG<1:4>或第一至第四内部存储体地址IADD_BG<1:4>生成第一至第四存储体选择信号AYP_BG<1:4>。如果写入合成信号WT_SUM被使能，则存储体选择信号生成电路32可以从第一至第四存储体地址ADD_BG<1:4>或第一至第四内部存储体地址IADD_BG<1:4>生成第一至第四存储体选择信号AYP_BG<1:4>。
存储体选择信号生成电路32可以响应于读取合成信号RD_SUM而从第一至第四存储体地址ADD_BG<1:4>或第一至第四内部存储体地址IADD_BG<1:4>生成第一至第四存储体选择信号AYP_BG<1:4>。如果读取合成信号RD_SUM被使能，则存储体选择信号生成电路32可以从第一至第四存储体地址ADD_BG<1:4>或第一至第四内部存储体地址IADD_BG<1:4>生成第一至第四存储体选择信号AYP_BG<1:4>。
参见图8，存储体选择信号生成电路32可以包括第一存储体选择信号生成电路310、第二存储体选择信号生成电路320、第三存储体选择信号生成电路330和第四存储体选择信号生成电路340。
第一存储体选择信号生成电路310可以响应于写入合成信号WT_SUM，从第一存储体地址ADD_BG<1>或第一内部存储体地址IADD_BG<1>生成第一存储体选择信号AYP_BG<1>。如果写入合成信号WT_SUM被使能，则第一存储体选择信号生成电路310可以从第一存储体地址ADD_BG<1>或第一内部存储体地址IADD_BG<1>生成第一存储体选择信号AYP_BG<1>。第一存储体选择信号生成电路310可以响应于读取合成信号RD_SUM，从第一存储体地址ADD_BG<1>或第一内部存储体地址IADD_BG<1>生成第一存储体选择信号AYP_BG<1>。如果读取合成信号RD_SUM被使能，则第一存储体选择信号生成电路310可以从第一存储体地址ADD_BG<1>或第一内部存储体地址IADD_BG<1>生成第一存储体选择信号AYP_BG<1>。
第二存储体选择信号生成电路320可以响应于写入合成信号WT_SUM，从第二存储体地址ADD_BG<2>或第二内部存储体地址IADD_BG<2>生成第二存储体选择信号AYP_BG<2>。如果写入合成信号WT_SUM被使能，则第二存储体选择信号生成电路320可以从第二存储体地址ADD_BG<2>或第二内部存储体地址IADD_BG<2>生成第二存储体选择信号AYP_BG<2>。第二存储体选择信号生成电路320可以响应于读取合成信号RD_SUM，从第二存储体地址ADD_BG<2>或第二内部存储体地址IADD_BG<2>生成第二存储体选择信号AYP_BG<2>。如果读取合成信号RD_SUM被使能，则第二存储体选择信号生成电路320可以从第二存储体地址ADD_BG<2>或第二内部存储体地址IADD_BG<2>生成第二存储体选择信号AYP_BG<2>。
第三存储体选择信号生成电路330可以响应于写入合成信号WT_SUM，从第三存储体地址ADD_BG<3>或第三内部存储体地址IADD_BG<3>生成第三存储体选择信号AYP_BG<3>。如果写入合成信号WT_SUM被使能，则第三存储体选择信号生成电路330可以从第三存储体地址ADD_BG<3>或第三内部存储体地址IADD_BG<3>生成第三存储体选择信号AYP_BG<3>。第三存储体选择信号生成电路330可以响应于读取合成信号RD_SUM，从第三存储体地址ADD_BG<3>或第三内部存储体地址IADD_BG<3>生成第三存储体选择信号AYP_BG<3>。如果读取合成信号RD_SUM被使能，则第三存储体选择信号生成电路330可以从第三存储体地址ADD_BG<3>或第三内部存储体地址IADD_BG<3>生成第三存储体选择信号AYP_BG<3>。
第四存储体选择信号生成电路340可以响应于写入合成信号WT_SUM，从第四存储体地址ADD_BG<4>或第四内部存储体地址IADD_BG<4>生成第四存储体选择信号AYP_BG<4>。如果写入合成信号WT_SUM被使能，则第四存储体选择信号生成电路340可以从第四存储体地址ADD_BG<4>或第四内部存储体地址IADD_BG<4>生成第四存储体选择信号AYP_BG<4>。第四存储体选择信号生成电路340可以响应于读取合成信号RD_SUM，从第四存储体地址ADD_BG<4>或第四内部存储体地址IADD_BG<4>生成第四存储体选择信号AYP_BG<4>。如果读取合成信号RD_SUM被使能，则第四存储体选择信号生成电路340可以从第四存储体地址ADD_BG<4>或第四内部存储体地址IADD_BG<4>生成第四存储体选择信号AYP_BG<4>。
参见图9，第一存储体选择信号生成电路310可以包括地址锁存脉冲生成电路311、第一锁存电路312、第二锁存电路313和第一脉冲宽度调整电路314。
地址锁存脉冲生成电路311可以生成地址锁存脉冲ADD_LATP，其响应于第一存储体地址ADD_BG<1>和第一内部存储体地址IADD_BG<1>中的任何一个而被使能。地址锁存脉冲生成电路311可以执行第一存储体地址ADD_BG<1>和第一内部存储体地址IADD_BG<1>的逻辑OR运算，以生成地址锁存脉冲ADD_LATP。地址锁存脉冲生成电路311可以生成在第一存储体地址ADD_BG<1>和第一个内部存储体地址IADD_BG<1>中的任何一个具有逻辑“高”电平时被使能为具有逻辑“高”电平的地址锁存脉冲ADD_LATP。
第一锁存电路312可以响应于地址锁存脉冲ADD_LATP而锁存写入合成信号WT_SUM来生成写入前置信号WT_PRE。如果地址锁存脉冲ADD_LATP具有逻辑“高”电平，则第一锁存电路312可以锁存写入合成信号WT_SUM。如果地址锁存脉冲ADD_LATP具有逻辑“高”电平，则第一锁存电路312可以输出写入合成信号WT_SUM的锁存信号作为写入前置信号WT_PRE。在一实施例中，第一锁存电路312可以包括触发器F/F元件。
第二锁存电路313可以响应于地址锁存脉冲ADD_LATP而锁存读取合成信号RD_SUM来生成读取前置信号RD_PRE。如果地址锁存脉冲ADD_LATP具有逻辑“高”电平，则第二锁存电路313可以锁存读取合成信号RD_SUM。如果地址锁存脉冲ADD_LATP具有逻辑“高”电平，则第二锁存电路313可以输出读取合成信号RD_SUM的锁存信号作为读取前置信号RD_PRE。在一实施例中，第二锁存电路313可以包括触发器F/F元件。
第一脉冲宽度调整电路314可以调整写入前置信号WT_PRE或读取前置信号RD_PRE的脉冲宽度，以生成具有第一脉冲宽度的第一存储体选择信号AYP_BG<1>。第一脉冲宽度调整电路314可以调整写入前置信号WT_PRE的脉冲宽度，以生成具有第一脉冲宽度的第一存储体选择信号AYP_BG<1>。第一脉冲宽度调整电路314可以调整读取前置信号RD_PRE的脉冲宽度，以生成具有第一脉冲宽度的第一存储体选择信号AYP_BG<1>。可以根据传输第一存储体选择信号AYP_BG<1>的第一存储器输入/输出(I/O)线MIO<1>的长度来设置第一脉冲宽度。因此，如果第一存储器输入/输出(I/O)线MIO<1>被实现为相对长，则第一脉冲宽度可以被设置为相对宽。例如，第一脉冲宽度可以被设置为大约2.5纳秒。
此外，图8中所示的第二至第四存储体选择信号生成电路320、330和340中的每一个可被实现为具有与图9所示的第一存储体选择信号生成电路310基本相同的配置(除了输入/输出信号之外)。也就是说，第二至第四存储体选择信号生成电路320、330和340中的每一个可以执行与第一存储体选择信号生成电路310基本相同的操作。因此，以下将省略第二至第四存储体选择信号生成电路320、330和340的详细描述。
参见图10，核心电路4可以包括第一存储体组41、第二存储体组42、第三存储体组43和第四存储体组44。
第一存储体组41可以被实现为包括多个存储体以执行用于接收或输出数据(未示出)的列操作。可以响应于第一存储体选择信号AYP_BG<1>来激活第一存储体组41，以执行用于接收或输出数据(未示出)的列操作。如果第一存储体选择信号AYP_BG<1>被使能为具有逻辑“高”电平，则可以激活第一存储体组41以执行用于接收或输出数据(未示出)的列操作。
第二存储体组42可以被实现为包括多个存储体以执行用于接收或输出数据(未示出)的列操作。可以响应于第二存储体选择信号AYP_BG<2>来激活第二存储体组42，以执行用于接收或输出数据(未示出)的列操作。如果第二存储体选择信号AYP_BG<2>被使能为具有逻辑“高”电平，则可以激活第二存储体组42以执行用于接收或输出数据(未示出)的列操作。
第三存储体组43可以被实现为包括多个存储体以执行用于接收或输出数据(未示出)的列操作。可以响应于第三存储体选择信号AYP_BG<3>来激活第三存储体组43，以执行用于接收或输出数据(未示出)的列操作。如果第三存储体选择信号AYP_BG<3>被使能为具有逻辑“高”电平，则可以激活第三存储体组43以执行用于接收或输出数据(未示出)的列操作。
第四存储体组44可以被实现为包括多个存储体以执行用于接收或输出数据(未示出)的列操作。可以响应于第四存储体选择信号AYP_BG<4>来激活第四存储体组44，以执行用于接收或输出数据(未示出)的列操作。如果第四存储体选择信号AYP_BG<4>被使能为具有逻辑“高”电平，则可以激活第四存储体组44以执行用于接收或输出数据(未示出)的列操作。
参见图11，控制信号生成电路5可以包括第三锁存电路510、寄存器脉冲信号生成电路520、第二脉冲宽度调整电路530、第五延迟电路540和第四锁存电路550。
第三锁存电路510可以响应于地址输入脉冲ADD_IP来锁存寄存器合成信号MRR_SUM，以生成锁存信号LTS。如果地址输入脉冲ADD_IP被使能为具有逻辑“高”电平，则第三锁存电路510可以锁存寄存器合成信号MRR_SUM。如果地址输入脉冲ADD_IP被使能以具有逻辑“高”电平，则第三锁存电路510可以输出寄存器合成信号MRR_SUM的锁存信号作为锁存信号LTS。地址输入脉冲ADD_IP可以被设置为包括在写入操作、读取操作或模式寄存器读取操作被执行时的预定时段期间具有逻辑“高”电平的脉冲。在一实施例中，第三锁存电路510可以包括触发器F/F元件。
寄存器脉冲信号生成电路520可以生成寄存器脉冲信号MR_PUL，该寄存器脉冲信号MR_PUL包括响应于锁存信号LTS和地址输入脉冲ADD_IP在预定时段期间创建的脉冲。如果锁存信号LTS具有逻辑“高”电平并且地址输入脉冲ADD_IP具有逻辑“高”电平，则寄存器脉冲信号生成电路520可以生成包括具有逻辑“高”电平的脉冲的寄存器脉冲信号MR_PUL。寄存器脉冲信号生成电路520可以执行锁存信号LTS和地址输入脉冲ADD_IP的逻辑AND操作，以生成寄存器脉冲信号MR_PUL。
第二脉冲宽度调整电路530可以调整寄存器脉冲信号MR_PUL的脉冲宽度，以生成具有第二脉冲宽度的寄存器前置信号MR_PRE。可以根据传输控制信号MR_STB的寄存器I/O线RIO的长度来设置第二脉冲宽度，并且可以将寄存器I/O线RIO实现为具有小于第一至第四存储器I/O线MIO<1:4>中的每个的长度的长度。因此，第二脉冲宽度可以被设置为小于第一脉冲宽度。例如，第二脉冲宽度可以被设置为大约1.5纳秒。例如，在一实施例中，第一和第二存储体选择信号AYP_BG<1:2>中的每一个可以包括具有第一脉冲宽度的脉冲，第一脉冲宽度被设置为大于包括在控制信号MR_STB中的脉冲的第二脉冲宽度。
第五延迟电路540可以将寄存器使能信号MRREN延迟预定延迟时间，以生成寄存器延迟信号MRD。可以使用由级联的多个反相器组成的反相器链来实现第五延迟电路540。第五延迟电路540的延迟时间可以被设置为根据实施例而不同。
第四锁存电路550可以响应于寄存器前置信号MR_PRE而锁存寄存器延迟信号MRD，以生成控制信号MR_STB。第四锁存电路550可以响应于寄存器前置信号MR_PRE来锁存寄存器延迟信号MRD，并且可以调整寄存器延迟信号MRD的锁存信号的脉冲宽度，以生成包括脉冲的控制信号MR_STB，该脉冲具有与寄存器前置信号MR_PRE的脉冲相同的脉冲宽度。例如，第四锁存电路550可以在寄存器前置信号MR_PRE的脉冲被创建的时段期间输出寄存器延迟信号MRD作为控制信号MR_STB。在一实施例中，第四锁存电路550可以包括触发器F/F元件。
下面将参照图12结合如下示例来描述根据实施例的半导体器件的读取操作中的模式寄存器读取操作，其中，通过具有通过调整控制信号和存储体选择信号的脉冲宽度来设置的不同长度的路径传输信号。
在时间点“T1”处，具有用于执行读取操作的逻辑电平组合的命令/地址信号CA<1:N>可以被输入到半导体器件的命令解码器11。
命令解码器11可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步地解码命令/地址信号CA<1:N>，以生成读取信号RD。
在时间点“T2”处，脉冲生成电路12可以响应于读取信号RD生成第一读取脉冲RDAYP。
读取合成前置信号生成电路240可以生成读取合成前置信号RS_PRE，其由于第一读取脉冲RDAYP具有逻辑“高”电平而被使能为具有逻辑“高”电平。在这种情况下，由于寄存器使能信号MRREN具有逻辑“低”电平，所以传输控制信号生成电路250可以生成具有逻辑“高”电平的传输控制信号TCON。
响应于具有逻辑“高”电平的传输控制信号TCON，信号传输电路260可以输出读取合成前置信号RS_PRE作为读取合成信号RD_SUM。
缓冲电路270可以对读取合成前置信号RS_PRE进行缓冲以生成具有逻辑“高”电平的寄存器合成信号MRR_SUM。
地址分类电路31可以响应于第一读取脉冲RDAYP而从命令/地址信号CA<1:N>生成第一至第四存储体地址ADD_BG<1:4>中的任何一个。例如，地址分类电路31可以响应于第一读取脉冲RDAYP而从命令/地址信号CA<1:N>生成具有逻辑“高”电平的第一存储体地址ADD_BG<1>。
控制信号生成电路5的第三锁存电路510可以响应于地址输入脉冲ADD_IP来锁存寄存器合成信号MRR_SUM，以生成锁存信号LTS。
在时间点“T3”处，寄存器脉冲信号生成电路520可以生成包括脉冲的寄存器脉冲信号MR_PUL，该脉冲响应于具有逻辑“高”电平的锁存信号LTS和具有逻辑“高”电平的地址输入脉冲ADD_IP而在预定时段期间创建。
存储体选择信号生成电路32的第一存储体选择信号生成电路310可以响应于在时间点“T2”生成的读取合成信号RD_SUM，从第一存储体地址ADD_BG<1>生成第一存储体选择信号AYP_BG<1>。在这种情况下，可以将第一存储体选择信号AYP_BG<1>调整为具有第一脉冲宽度P1，并且可以将具有第一脉冲宽度P1的第一存储体选择信号AYP_BG<1>通过第一存储器I/O线MIO<1>传输到核心电路4。
响应于具有逻辑“高”电平的第一存储体选择信号AYP_BG<1>，可以激活核心电路4的第一存储体组41，以执行输出存储在第一存储体41中的数据(未示出)的读取操作。
在时间点“T4”处，第二脉冲宽度调整电路530可以调整寄存器脉冲信号MR_PUL的脉冲宽度，以生成具有第二脉冲宽度P2的寄存器前置信号MR_PRE。
第五延迟电路540可以将寄存器使能信号MRREN延迟预定延迟时间，以生成具有逻辑“低”电平的寄存器延迟信号MRD。
第四锁存电路550可以响应于具有逻辑“高”电平的寄存器前置信号MR_PRE而锁存寄存器延迟信号MRD，以生成具有逻辑“低”电平的控制信号MR_STB。
在时间点“T5”处，具有用于执行模式寄存器读取操作的逻辑电平组合的命令/地址信号CA<1:N>可以被输入到半导体器件的命令解码器11。
命令解码器11可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步地解码命令/地址信号CA<1:N>，以生成模式寄存器读取信号MRR。
脉冲生成电路12可以响应于模式寄存器读取信号MRR生成寄存器使能信号MRREN。
第二合成电路22的读取合成前置信号生成电路240可以生成读取合成前置信号RS_PRE，其响应于具有逻辑“低”电平的第一读取脉冲RDAYP和具有逻辑“低”电平的第二读取脉冲IRDAYP而被禁用。
传输控制信号生成电路250可以响应于具有逻辑“低”电平的读取合成前置信号RS_PRE而锁存寄存器使能信号MRREN，并且可以反相地缓冲寄存器使能信号MRREN的锁存信号以生成具有逻辑“低”电平的传输控制信号TCON。
由于传输控制信号TCON具有逻辑“低”电平，所以信号传输电路260可以中断读取合成前置信号RS_PRE的输入以生成具有逻辑“低”电平的读取合成信号RD_SUM。
在时间点“T6”处，脉冲生成电路12可以响应于在时间点“T1”生成的读取信号RD而生成第一读取脉冲RDAYP。
由于第一读取脉冲RDAYP具有逻辑“高”电平，所以第二合成电路22的读取合成前置信号生成电路240可以生成被使能为具有逻辑“高”电平的读取合成前置信号RS_PRE。在这种情况下，传输控制信号生成电路250可以生成具有逻辑“低”电平的传输控制信号TCON，因为读取合成前置信号RS_PRE具有逻辑“高”电平。
信号传输电路260可以响应于具有逻辑“低”电平的传输控制信号TCON来中断读取合成前置信号RS_PRE的输入，以生成具有逻辑“低”电平的读取合成信号RD_SUM。
缓冲电路270可以缓冲读取合成前置信号RS_PRE，以生成具有逻辑“高”电平的寄存器合成信号MRR_SUM。
控制信号生成电路5的第三锁存电路510可以响应于地址输入脉冲ADD_IP来锁存寄存器合成信号MRR_SUM，以生成具有逻辑“高”电平的锁存信号LTS。
在时间点“T7”处，寄存器脉冲信号生成电路520可以生成包括脉冲的寄存器脉冲信号MR_PUL，该脉冲响应于具有逻辑“高”电平的锁存信号LTS和具有逻辑“高”电平的地址输入脉冲ADD_IP在预定时段期间创建。
在时间点“T8”处，第五延迟电路540可以将寄存器使能信号MRREN延迟预定延迟时间，以生成具有逻辑“高”电平的寄存器延迟信号MRD。
在时间点“T9”处，第二脉冲宽度调整电路530可以调整寄存器脉冲信号MR_PUL的脉冲宽度，以生成具有第二脉冲宽度P2的寄存器前置信号MR_PRE。
第四锁存电路550可以响应于具有逻辑“高”电平的寄存器前置信号MR_PRE而锁存具有逻辑“高”电平的寄存器延迟信号MRD，以生成具有逻辑“高”电平和第二脉冲宽度P2的控制信号MR_STB。控制信号MR_STB可以通过寄存器I/O线RIO被传输到模式寄存器6。
模式寄存器6可以响应于具有逻辑“高”电平的控制信号MR_STB来执行模式寄存器读取操作。
如上所述，根据实施例的半导体器件可以生成用于执行列操作的存储体选择信号和用于执行模式寄存器读取操作的控制信号，以高效地执行用于包括在半导体器件中的存储体组的列操作和模式寄存器读取操作。另外，半导体器件可以调整存储体选择信号和控制信号的脉冲宽度，以使存储体选择信号和控制信号的脉冲宽度与存储体选择信号和控制信号的路径相匹配。结果，可以降低半导体器件的功耗。
参考图1至图12描述的半导体器件可以应用于包括存储系统、图形系统、计算系统、移动电话系统等的电子系统。例如，如图13中所示，根据实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
数据储存电路1001可以存储从存储器控制器1002输出的数据，或者可以根据从存储器控制器1002输出的控制信号将存储的数据读取并输出到存储器控制器1002。数据储存电路1001可以包括图1中所示的半导体器件。此外，数据储存电路1001可以包括即使在其电源被中断时也能够保持其存储的数据的非易失性存储器。非易失性存储器可以是诸如NOR型闪存存储器或NAND型闪存存储器之类的闪存存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)等。
存储器控制器1002可以通过I/O接口1004接收从外部装置(例如，主机装置)输出的命令，并且可以解码从主机装置输出的命令以控制用于将数据输入到数据储存电路1001或缓冲存储器1003或者用于将存储在数据储存电路1001或缓冲存储器1003中的数据输出的操作。尽管图13示出了具有单个块的存储器控制器1002，但是存储器控制器1002可以包括用于控制数据储存电路1001的一个控制器和用于控制包括易失性存储器在内的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以临时存储要由存储器控制器1002处理的数据。也就是说，缓冲存储器1003可以临时存储从数据储存电路1001输出或要输入到数据储存电路1001的数据。存储器1003可以根据控制信号来存储从存储器控制器1002输出的数据。缓冲存储器1003可以将存储的数据读取并输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。
I/O接口1004可以将存储器控制器1002物理连接且电连接到外部装置(即，主机)。因此，存储器控制器1002可以通过I/O接口1004接收从外部装置(即，主机)供应的控制信号和数据，并且可以将从存储器控制器1002输出的数据通过I/O接口1004输出到外部装置(即，主机)。也就是说，电子系统1000可以通过I/O接口1004与主机通信。I/O接口1004可以包括诸如通用串行总线(USB)、多媒体卡(MMC)、高速外设组件互连(PCI-E)、串行连接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)、集成驱动电子设备(IDE)等的各种接口协议中的任何一种。
电子系统1000可以用作外部储存装置或主机的辅助储存装置。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。

Claims (31)

1.一种半导体器件，包括：
合成信号生成电路，该合成信号生成电路被配置为响应于在读取操作期间顺序生成的第一读取脉冲和第二读取脉冲而生成寄存器合成信号；
列控制电路，该列控制电路被配置为响应于所述第一读取脉冲和所述第二读取脉冲而生成用于分别选择核心电路的第一存储体组和第二存储体组的第一存储体选择信号和第二存储体选择信号中的任何一个；以及
控制信号生成电路，该控制信号生成电路被配置为响应于所述寄存器合成信号来生成用于控制模式寄存器的输出操作的控制信号。
2.根据权利要求1所述的半导体器件，
其中，所述第一存储体选择信号和所述第二存储体选择信号分别通过第一存储器输入/输出线和第二存储器输入/输出线进行传输；
其中，所述控制信号通过寄存器输入/输出线进行传输；并且
其中，所述第一存储器输入/输出线和所述第二存储器输入/输出线的长度大于所述寄存器输入/输出线的长度。
3.根据权利要求1所述的半导体器件，
其中，所述第一存储体选择信号和所述第二存储体选择信号中的每一个包括具有第一脉冲宽度的脉冲；
其中，所述控制信号包括具有第二脉冲宽度的脉冲；并且
其中，所述第一脉冲宽度被设置为大于所述第二脉冲宽度。
4.根据权利要求1所述的半导体器件，其中，所述合成信号生成电路响应于在所述读取操作期间顺序生成的所述第一读取脉冲和所述第二读取脉冲而生成读取合成信号，并且响应于在模式寄存器读取操作期间生成的寄存器使能信号而中断所述读取合成信号的生成。
5.根据权利要求4所述的半导体器件，其中，所述列控制电路被配置为响应于所述第一读取脉冲、所述第二读取脉冲和所述读取合成信号，生成用于分别选择所述核心电路的所述第一存储体组和所述第二存储体组的所述第一存储体选择信号和所述第二存储体选择信号中的任何一个。
6.根据权利要求4所述的半导体器件，其中，所述合成信号生成电路包括：
读取合成前置信号生成电路，该读取合成前置信号生成电路被配置为生成响应于所述第一读取脉冲和所述第二读取脉冲中的任何一个而被使能的读取合成前置信号；
传输控制信号生成电路，该传输控制信号生成电路被配置为响应于所述读取合成前置信号而锁存所述寄存器使能信号，以输出所述寄存器使能信号的锁存信号作为传输控制信号；
信号传输电路，该信号传输电路被配置为响应于所述传输控制信号而输出所述读取合成前置信号作为所述读取合成信号，或者被配置为响应于所述传输控制信号而中断所述读取合成前置信号的输入；以及
缓冲电路，该缓冲电路被配置为缓冲所述读取合成前置信号，以输出所述读取合成前置信号的缓冲信号作为所述寄存器合成信号。
7.根据权利要求6所述的半导体器件，其中，所述读取合成前置信号生成电路包括：
第一延迟电路，该第一延迟电路被配置为延迟所述第一读取脉冲以生成第一读取延迟信号；
第二延迟电路，该第二延迟电路被配置为延迟所述第二读取脉冲以生成第二读取延迟信号；以及
第一逻辑电路，该第一逻辑电路被配置为生成响应于所述第一读取延迟信号和所述第二读取延迟信号中的任何一个而被使能的所述读取合成前置信号。
8.根据权利要求4所述的半导体器件，其中，所述列控制电路包括：
地址分类电路，该地址分类电路被配置为响应于所述第一读取脉冲从命令/地址信号生成第一存储体地址和第二存储体地址，并被配置为响应于所述第二读取脉冲从所述命令/地址信号生成第一内部存储体地址和第二内部存储体地址；以及
存储体选择信号生成电路，该存储体选择信号生成电路被配置为响应于所述读取合成信号从所述第一存储体地址或所述第一内部存储体地址生成所述第一存储体选择信号，并被配置为响应于所述读取合成信号从所述第二存储体地址或所述第二内部存储体地址生成所述第二存储体选择信号。
9.根据权利要求8所述的半导体器件，其中，所述存储体选择信号生成电路包括：
第一存储体选择信号生成电路，该第一存储体选择信号生成电路被配置为在生成所述第一存储体地址或所述第一内部存储体地址的时间点锁存所述读取合成信号以生成所述第一存储体选择信号；以及
第二存储体选择信号生成电路，该第二存储体选择信号生成电路被配置为在生成所述第二存储体地址或所述第二内部存储体地址的时间点锁存所述读取合成信号以生成所述第二存储体选择信号。
10.根据权利要求9所述的半导体器件，其中，所述第一存储体选择信号生成电路包括：
地址锁存脉冲生成电路，该地址锁存脉冲生成电路被配置为生成响应于所述第一存储体地址和所述第一内部存储体地址中的任何一个而被使能的地址锁存脉冲；
锁存电路，该锁存电路被配置为响应于所述地址锁存脉冲锁存所述读取合成信号以生成读取前置信号；以及
第一脉冲宽度调整电路，该第一脉冲宽度调整电路被配置为调整所述读取前置信号的脉冲宽度，以生成具有第一脉冲宽度的所述第一存储体选择信号。
11.根据权利要求9所述的半导体器件，其中，所述第二存储体选择信号生成电路包括：
地址锁存脉冲生成电路，该地址锁存脉冲生成电路被配置为生成响应于所述第二存储体地址和所述第二内部存储体地址中的任何一个而被使能的地址锁存脉冲；
锁存电路，该锁存电路被配置为响应于所述地址锁存脉冲锁存所述读取合成信号以生成读取前置信号；以及
第一脉冲宽度调整电路，该第一脉冲宽度调整电路被配置为调整所述读取前置信号的脉冲宽度，以生成具有第一脉冲宽度的所述第二存储体选择信号。
12.根据权利要求4所述的半导体器件，其中，所述控制信号生成电路包括：
第一锁存电路，该第一锁存电路被配置为响应于地址输入脉冲锁存所述寄存器合成信号以生成锁存信号；
寄存器脉冲信号生成电路，该寄存器脉冲信号生成电路被配置为生成寄存器脉冲信号，该寄存器脉冲信号包括响应于所述锁存信号和所述地址输入脉冲在预定时段期间创建的脉冲；
第二脉冲宽度调整电路，该第二脉冲宽度调整电路被配置为调整所述寄存器脉冲信号的脉冲宽度，以生成具有第二脉冲宽度的寄存器前置信号；
延迟电路，该延迟电路被配置为延迟所述寄存器使能信号以生成寄存器延迟信号；以及
第二锁存电路，该第二锁存电路被配置为在所述寄存器前置信号的脉冲被创建的时段期间输出所述寄存器延迟信号作为所述控制信号。
13.根据权利要求4所述的半导体器件，还包括：操作脉冲生成电路，该操作脉冲生成电路被配置为与内部时钟信号和反相内部时钟信号同步以生成所述第一读取脉冲和所述第二读取脉冲，并且被配置为与所述内部时钟信号和所述反相内部时钟信号同步以生成所述寄存器使能信号，所述第一读取脉冲和所述第二读取脉冲在命令/地址信号具有用于执行所述读取操作的逻辑电平组合时被顺序地使能，所述寄存器使能信号在所述命令/地址信号具有用于执行所述模式寄存器读取操作的逻辑电平组合时被使能。
14.根据权利要求13所述的半导体器件，其中，所述操作脉冲生成电路包括：
命令解码器，该命令解码器被配置为与所述内部时钟信号和所述反相内部时钟信号同步以生成读取信号，并被配置为与所述内部时钟信号和所述反相内部时钟信号同步以生成模式寄存器读取信号，所述读取信号在所述命令/地址信号具有用于执行所述读取操作的逻辑电平组合时被使能，所述模式寄存器读取信号在所述命令/地址信号具有用于执行所述模式寄存器读取操作的逻辑电平组合时被使能；以及
脉冲生成电路，该脉冲生成电路被配置为生成响应于所述读取信号而被顺序地使能的所述第一读取脉冲和所述第二读取脉冲，并被配置为生成响应于所述模式寄存器读取信号而被使能的所述寄存器使能信号。
15.根据权利要求14所述的半导体器件，其中，所述脉冲生成电路包括：
第一脉冲生成电路，该第一脉冲生成电路被配置为生成所述第一读取脉冲，所述第一读取脉冲包括在从所述读取信号被使能的时间点逝去预定时段之后创建的脉冲；
第二脉冲生成电路，该第二脉冲生成电路被配置为生成所述第二读取脉冲，所述第二读取脉冲包括在从所述第一读取脉冲被创建的时间点逝去预定时段之后创建的脉冲；以及
第三脉冲生成电路，该第三脉冲生成电路被配置为生成所述寄存器使能信号，所述寄存器使能信号包括在从所述模式寄存器读取信号被使能的时间点逝去预定时段之后创建的脉冲。
16.一种半导体器件，包括：
合成信号生成电路，该合成信号生成电路被配置为响应于读取脉冲而生成寄存器合成信号；
列控制电路，该列控制电路被配置为响应于写入脉冲或所述读取脉冲而生成用于分别选择核心电路的第一存储体组和第二存储体组的第一存储体选择信号和第二存储体选择信号中的任何一个；以及
控制信号生成电路，该控制信号生成电路被配置为响应于所述寄存器合成信号而生成用于控制模式寄存器的输出操作的控制信号。
17.根据权利要求16所述的半导体器件，其中，所述合成信号生成电路响应于所述写入脉冲而生成写入合成信号，响应于所述读取脉冲生成读取合成信号，并且响应于寄存器使能信号而中断所述读取合成信号的生成。
18.根据权利要求17所述的半导体器件，其中，所述列控制电路被配置为响应于所述写入脉冲和所述写入合成信号或者响应于所述读取脉冲和所述读取合成信号而生成用于分别选择所述核心电路的所述第一存储体组和所述第二存储体组的所述第一存储体选择信号和所述第二存储体选择信号中的任何一个。
19.根据权利要求17所述的半导体器件，
其中，所述写入脉冲包括用于执行写入操作的脉冲；
其中，所述读取脉冲包括用于执行读取操作的脉冲；以及
其中，所述寄存器使能信号包括用于执行模式寄存器读取操作的脉冲。
20.根据权利要求16所述的半导体器件，
其中，所述第一存储体选择信号和所述第二存储体选择信号分别通过第一存储器输入/输出线和第二存储器输入/输出线进行传输；
其中，所述控制信号通过寄存器输入/输出线进行传输；以及
其中，所述第一存储器输入/输出线和所述第二存储器输入/输出线的长度大于所述寄存器输入/输出线的长度。
21.根据权利要求16所述的半导体器件，
其中，所述第一存储体选择信号和所述第二存储体选择信号中的每一个包括具有第一脉冲宽度的脉冲；
其中，所述控制信号包括具有第二脉冲宽度的脉冲；以及
其中，所述第一脉冲宽度被设置为大于所述第二脉冲宽度。
22.根据权利要求17所述的半导体器件，其中，所述合成信号生成电路包括：
第一合成电路，该第一合成电路被配置为生成在从所述写入脉冲被输入到所述第一合成电路的时间点逝去预定时段之后被使能的所述写入合成信号；以及
第二合成电路，该第二合成电路被配置为生成在从所述读取脉冲被输入到所述第二合成电路的时间点逝去预定时段之后被使能的所述读取合成信号，被配置为响应于所述寄存器使能信号而中断所述读取合成信号的生成，并被配置为生成在从所述读取脉冲被输入到所述第二合成电路的时间点逝去预定时段之后被使能的所述寄存器合成信号。
23.根据权利要求22所述的半导体器件，其中，所述第二合成电路包括：
读取合成前置信号生成电路，该读取合成前置信号生成电路被配置为生成响应于所述读取脉冲而被使能的读取合成前置信号；
传输控制信号生成电路，该传输控制信号生成电路被配置为响应于所述读取合成前置信号锁存所述寄存器使能信号，并且被配置为响应于所述读取合成前置信号而输出所述寄存器使能信号的锁存信号作为传输控制信号；
信号传输电路，该信号传输电路被配置为响应于所述传输控制信号而输出所述读取合成前置信号作为所述读取合成信号，或者被配置为响应于所述传输控制信号中断所述读取合成前置信号的输入；以及
缓冲电路，该缓冲电路被配置为缓冲所述读取合成前置信号，以输出所述读取合成前置信号的缓冲信号作为所述寄存器合成信号。
24.根据权利要求17所述的半导体器件，其中，所述列控制电路包括：
地址分类电路，该地址分类电路被配置为响应于所述写入脉冲或所述读取脉冲从命令/地址信号生成第一存储体地址和第二存储体地址；以及
存储体选择信号生成电路，该存储体选择信号生成电路被配置为响应于所述写入合成信号或所述读取合成信号而从所述第一存储体地址生成所述第一存储体选择信号，并且被配置为响应于所述写入合成信号或所述读取合成信号而从所述第二存储体地址生成所述第二存储体选择信号。
25.根据权利要求24所述的半导体器件，其中，所述存储体选择信号生成电路包括：
第一存储体选择信号生成电路，该第一存储体选择信号生成电路被配置为在生成所述第一存储体地址的时间点锁存所述读取合成信号或所述写入合成信号，以生成所述第一存储体选择信号；以及
第二存储体选择信号生成电路，该第二存储体选择信号生成电路被配置为在生成所述第二存储体地址的时间点锁存所述读取合成信号或所述写入合成信号以生成所述第二存储体选择信号。
26.根据权利要求25所述的半导体器件，其中，所述第一存储体选择信号生成电路包括：
第一锁存电路，该第一锁存电路被配置为响应于当所述第一存储体地址被输入到所述第一锁存电路时被使能的地址锁存脉冲，锁存所述写入合成信号以生成写入前置信号；
第二锁存电路，该第二锁存电路被配置为响应于所述地址锁存脉冲锁存所述读取合成信号以生成读取前置信号；以及
第一脉冲宽度调整电路，该第一脉冲宽度调整电路被配置为调整所述读取前置信号或所述写入前置信号的脉冲宽度，以生成具有第一脉冲宽度的所述第一存储体选择信号。
27.根据权利要求25所述的半导体器件，其中，所述第二存储体选择信号生成电路包括：
第一锁存电路，该第一锁存电路被配置为响应于当所述第二存储体地址被输入到所述第一锁存电路时被使能的地址锁存脉冲，锁存所述写入合成信号以生成写入前置信号；
第二锁存电路，该第二锁存电路被配置为响应于所述地址锁存脉冲锁存所述读取合成信号以生成读取前置信号；以及
第一脉冲宽度调整电路，该第一脉冲宽度调整电路被配置为调整所述读取前置信号或所述写入前置信号的脉冲宽度，以生成具有第一脉冲宽度的所述第二存储体选择信号。
28.根据权利要求17所述的半导体器件，其中，所述控制信号生成电路包括：
第一锁存电路，该第一锁存电路被配置为响应地址输入脉冲锁存所述寄存器合成信号，以生成锁存信号；
寄存器脉冲信号生成电路，该寄存器脉冲信号生成电路被配置为生成寄存器脉冲信号，该寄存器脉冲信号包括响应于所述锁存信号和所述地址输入脉冲在预定时段期间创建的脉冲；
第二脉冲宽度调整电路，该第二脉冲宽度调整电路被配置为调整所述寄存器脉冲信号的脉冲宽度，以生成具有第二脉冲宽度的寄存器前置信号；
延迟电路，该延迟电路被配置为延迟所述寄存器使能信号以生成寄存器延迟信号；以及
第二锁存电路，该第二锁存电路被配置为在所述寄存器前置信号的脉冲被创建的时段期间输出所述寄存器延迟信号作为所述控制信号。
29.根据权利要求17所述的半导体器件，还包括：操作脉冲生成电路，该操作脉冲生成电路被配置为与内部时钟信号和反相内部时钟信号同步以生成在命令/地址信号具有用于执行写入操作的逻辑电平组合时被使能的所述写入脉冲，被配置为与所述内部时钟信号和所述反相内部时钟信号同步以生成在所述命令/地址信号具有用于执行读取操作的逻辑电平组合时被使能的所述读取脉冲，并被配置为与所述内部时钟信号和所述反相内部时钟信号同步以生成在所述命令/地址信号具有用于执行模式寄存器读取操作的逻辑电平组合时被使能的所述寄存器使能信号。
30.根据权利要求29所述的半导体器件，其中，所述操作脉冲生成电路包括：
命令解码器，该命令解码器被配置为与所述内部时钟信号和所述反相内部时钟信号同步以生成在所述命令/地址信号具有用于执行所述写入操作的逻辑电平组合时被使能的写入信号，被配置为与所述内部时钟信号和所述反相内部时钟信号同步以生成在所述命令/地址信号具有用于执行所述读取操作的逻辑电平组合时被使能的读取信号，并被配置为与所述内部时钟信号和所述反相内部时钟信号同步以生成在所述命令/地址信号具有用于执行所述模式寄存器读取操作的逻辑电平组合时被使能的模式寄存器读取信号；以及
脉冲生成电路，该脉冲生成电路被配置为生成响应于所述写入信号而被使能的所述写入脉冲，被配置为生成响应于所述读取信号而被使能的所述读取脉冲，并被配置为生成响应于所述模式寄存器读取信号而被使能的所述寄存器使能信号。
31.根据权利要求30所述的半导体器件，其中，所述脉冲生成电路包括：
第一脉冲生成电路，该第一脉冲生成电路被配置为生成所述写入脉冲，所述写入脉冲是在从所述写入信号被使能的时间点逝去预定时段之后被创建的；
第二脉冲生成电路，该第二脉冲生成电路被配置为生成所述读取脉冲，所述读取脉冲是在从所述读取信号被使能的时间点逝去预定时段之后被创建的；以及
第三脉冲生成电路，该第三脉冲生成电路被配置为生成所述寄存器使能信号，所述寄存器使能信号包括在从所述模式寄存器读取信号被使能的时间点逝去预定时段之后创建的脉冲。
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