KR102390917B1 - Clean data strobe signal generating circuit in read interface device - Google Patents

Clean data strobe signal generating circuit in read interface device Download PDF

Info

Publication number
KR102390917B1
KR102390917B1 KR1020150144835A KR20150144835A KR102390917B1 KR 102390917 B1 KR102390917 B1 KR 102390917B1 KR 1020150144835 A KR1020150144835 A KR 1020150144835A KR 20150144835 A KR20150144835 A KR 20150144835A KR 102390917 B1 KR102390917 B1 KR 102390917B1
Authority
KR
South Korea
Prior art keywords
data strobe
strobe signal
signal
ended
gate
Prior art date
Application number
KR1020150144835A
Other languages
Korean (ko)
Other versions
KR20170045442A (en
Inventor
김대로
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150144835A priority Critical patent/KR102390917B1/en
Priority to US15/292,834 priority patent/US10147481B2/en
Publication of KR20170045442A publication Critical patent/KR20170045442A/en
Application granted granted Critical
Publication of KR102390917B1 publication Critical patent/KR102390917B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K999/00—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS dummy group
    • H05K999/99—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS dummy group dummy group

Abstract

본 발명은 딜레이 조절회로를 구비하거나 트레이닝 동작을 행함이 없이도, 클린 데이터 스트로브 신호를 생성할 수 있는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로를 개시한다. 본 발명에 따른 클린 데이터 스트로브 신호 생성회로는, 제1,2 싱글 엔디드 데이터 스트로브 신호를 출력하는 리시버들을 포함한다. 회로 내에서 게이트 신호 생성부는 제1,2 싱글 엔디드 데이터 스트로브 신호들과 리드 레이턴시 종료 이후에 버스트 랭쓰에 따라 펄스 폭이 가변되는 메모리 게이트 신호를 이용하여 상기 제1 싱글 엔디드 데이터 스트로브 신호에 동기된 데이터 스트로브 게이트 신호를 생성한다. 게이팅부는 제1 싱글 엔디드 데이터 스트로브 신호와 상기 데이터 스트로브 게이트 신호를 이용하여 클린 데이터 스트로브 신호를 생성한다. The present invention discloses a clean data strobe signal generating circuit of a read interface device capable of generating a clean data strobe signal without having a delay adjusting circuit or performing a training operation. A clean data strobe signal generating circuit according to the present invention includes receivers for outputting first and second single-ended data strobe signals. In the circuit, the gate signal generator uses the first and second single-ended data strobe signals and the memory gate signal whose pulse width varies according to the burst length after the read latency is terminated to obtain data synchronized with the first single-ended data strobe signal. Generates a strobe gate signal. The gating unit generates a clean data strobe signal using the first single-ended data strobe signal and the data strobe gate signal.

Figure R1020150144835
Figure R1020150144835

Description

리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로{CLEAN DATA STROBE SIGNAL GENERATING CIRCUIT IN READ INTERFACE DEVICE}CLEAN DATA STROBE SIGNAL GENERATING CIRCUIT IN READ INTERFACE DEVICE

본 발명은 메모리 시스템에 관한 것으로, 보다 상세하게는 반도체 메모리 장치와 메모리 컨트롤러 사이에서의 정보를 인터페이싱하는 인터페이스 장치에 관한 것이다. The present invention relates to a memory system, and more particularly, to an interface device for interfacing information between a semiconductor memory device and a memory controller.

전자적 시스템의 성능 개선을 위해 저전력 및 고밀도 메모리(High-Density Memory)에 대한 수요(Needs)가 증가되고 있다.Demands for low-power and high-density memories are increasing in order to improve the performance of electronic systems.

그러한 저전력 및 고밀도 메모리의 구현을 위해 고 대역폭 메모리(High Bandwidth Memory)가 저전력 고속 동작 등과 같은 하이 퍼포먼스의 제공을 위해 주목받고 있다. In order to implement such a low-power and high-density memory, a high-bandwidth memory is attracting attention for providing high performance such as low-power and high-speed operation.

모바일 기기에 탑재되는 LPDDR 타입의 DRAM은 저전력 더블데이터 레이트로 동작하는 반도체 메모리 장치이다. 반도체 메모리 장치는 프로세서 또는 SoC 등과 통신하는 메모리 컨트롤러에 의해 제어될 수 있다. 리드 동작 모드에서 메모리 컨트롤러는 데이터 스트로브 신호를 이용하여 리드 데이터를 수신한다. An LPDDR type DRAM mounted on a mobile device is a semiconductor memory device that operates at a low power double data rate. The semiconductor memory device may be controlled by a memory controller that communicates with a processor or an SoC. In the read operation mode, the memory controller receives read data using a data strobe signal.

접지 터미네이션 방식의 온다이 터미네이션 동작이 인터페이스 장치의 차동 수신기에서 수행되고 반도체 메모리 장치로부터 데이터 스트로브 신호가 제공되지 않는 경우에는 차동 수신기로부터 트라이 스테이트 상태의 더티한 신호가 출력될 수 있다. When the on-die termination operation of the ground termination method is performed in the differential receiver of the interface device and the data strobe signal is not provided from the semiconductor memory device, a dirty signal in a tri-state state may be output from the differential receiver.

본 발명이 해결하고자 하는 기술적 과제는, 딜레이 조절회로를 구비하거나 트레이닝 동작을 행함이 없이도, 클린 데이터 스트로브 신호를 생성할 수 있는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로를 제공함에 있다. The technical problem to be solved by the present invention is to provide a clean data strobe signal generating circuit of a read interface device capable of generating a clean data strobe signal without having a delay control circuit or performing a training operation.

본 발명이 해결하고자 하는 기술적 과제는, 인터페이스 장치의 내부 클럭과는 비동기로 생성되는 데이터 스트로브 신호를 게이트 신호 트레이닝 없이 마스킹하여 클린 데이터 스트로브 신호를 생성할 수 있는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로를 제공함에 있다. The technical problem to be solved by the present invention is a clean data strobe signal generation circuit of a lead interface device capable of generating a clean data strobe signal by masking a data strobe signal generated asynchronously with an internal clock of the interface device without gate signal training is to provide.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로는,According to an aspect of the concept of the present invention for achieving the above technical problem, the clean data strobe signal generation circuit of the lead interface device,

제1,2 수신 데이터 스트로브 신호들을 포함하는 차동 데이터 스트로브 신호를 수신하고 제1 싱글 엔디드 데이터 스트로브 신호를 출력하는 제1 리시버,a first receiver for receiving a differential data strobe signal including first and second received data strobe signals and outputting a first single-ended data strobe signal;

상기 제2 수신 데이터 스트로브 신호와 기준 전압 신호를 수신하여 제2 싱글 엔디드 데이터 스트로브 신호를 출력하는 제2 리시버,a second receiver for receiving the second received data strobe signal and the reference voltage signal and outputting a second single-ended data strobe signal;

상기 제1,2 싱글 엔디드 데이터 스트로브 신호들과 리드 레이턴시 종료 이후에 버스트 랭쓰에 따라 펄스 폭이 가변되는 메모리 게이트 신호를 이용하여 상기 제1 싱글 엔디드 데이터 스트로브 신호에 동기된 데이터 스트로브 게이트 신호를 생성하는 게이트 신호 생성부, 및generating a data strobe gate signal synchronized with the first single-ended data strobe signal using the first and second single-ended data strobe signals and a memory gate signal whose pulse width varies according to a burst length after read latency is terminated; a gate signal generator, and

상기 제1 싱글 엔디드 데이터 스트로브 신호와 상기 데이터 스트로브 게이트 신호를 수신하여 리드 데이터를 수신하기 위한 클린 데이터 스트로브 신호를 게이팅 응답으로서 생성하는 게이팅부를 포함한다. and a gating unit that receives the first single-ended data strobe signal and the data strobe gate signal and generates a clean data strobe signal for receiving read data as a gating response.

본 발명의 실시 예에 따라, 상기 차동 데이터 스트로브 신호는 반도체 메모리 장치로부터 인가될 수 있다. According to an embodiment of the present invention, the differential data strobe signal may be applied from a semiconductor memory device.

본 발명의 실시 예에 따라, 상기 제2 싱글 엔디드 데이터 스트로브 신호의 위상은 상기 제1 싱글 엔디드 데이터 스트로브 신호의 언노운 구간을 제외한 구간에서 상기 제1 싱글 엔디드 데이터 스트로브 신호의 위상과는 반대일 수 있다. According to an embodiment of the present invention, the phase of the second single-ended data strobe signal may be opposite to the phase of the first single-ended data strobe signal in a section excluding the unknown section of the first single-ended data strobe signal .

본 발명의 실시 예에 따라, 상기 데이터 스트로브 게이트 신호는,According to an embodiment of the present invention, the data strobe gate signal is

상기 제2 싱글 엔디드 데이터 스트로브 신호에 동기된 신호에 응답하여 제1 레벨로 천이되고,a transition to a first level in response to a signal synchronized with the second single-ended data strobe signal;

상기 제1 싱글 엔디드 데이터 스트로브 신호의 첫 번째 폴링 에지에 동기된 카운트 시작 신호에 응답하여 상기 제1 싱글 엔디드 데이터 스트로브 신호의 토글링 횟수를 카운팅하고, 상기 토글링 횟수를 카운팅하는 동작의 종료 후에 생성되는 리셋 신호에 응답하여 제2 레벨로 천이될 수 있다. Counting the number of toggling of the first single-ended data strobe signal in response to a count start signal synchronized with the first falling edge of the first single-ended data strobe signal, and generating after the end of the counting operation of the toggling number It may transition to the second level in response to the reset signal.

본 발명의 실시 예에 따라, 제1 싱글 엔디드 데이터 스트로브 신호가 인버터를 통해 반전되는 경우에 상기 게이팅부는 노아 응답을 상기 게이팅 응답으로서 생성하는 노아 게이트일 수 있다. According to an embodiment of the present invention, when the first single-ended data strobe signal is inverted through an inverter, the gating unit may be a NOR gate that generates a NOR response as the gating response.

본 발명의 실시 예에 따라, 상기 차동 데이터 스트로브 신호는 접지전압 터미네이션 방식의 온다이 터미네이션 동작을 갖는 LPDDR4 DRAM로부터 인가될 수 있다. According to an embodiment of the present invention, the differential data strobe signal may be applied from an LPDDR4 DRAM having an on-die termination operation of a ground voltage termination method.

본 발명의 실시 예에 따라, 상기 클린 데이터 스트로브 신호는 상기 리드 데이터를 수신하는 FIFO 메모리의 데이터 클럭 신호로서 제공될 수 있다. According to an embodiment of the present invention, the clean data strobe signal may be provided as a data clock signal of a FIFO memory receiving the read data.

본 발명의 실시 예에 따라, 상기 메모리 게이트 신호의 펄스 폭은 상기 버스트 랭쓰의 펄스 폭의 절반일 수 있다. According to an embodiment of the present invention, a pulse width of the memory gate signal may be half of a pulse width of the burst length.

본 발명의 실시 예에 따라, 상기 제1 싱글 엔디드 데이터 스트로브 신호에 엑스트라 토글링이 존재하는 경우에 데이터 스트로브 게이트 신호의 펄스 윈도우는 엑스트라 토글링이 존재하지 않는 경우에 비해 좁아질 수 있다. According to an embodiment of the present invention, when extra toggling is present in the first single-ended data strobe signal, the pulse window of the data strobe gate signal may be narrower than when extra toggling is not present.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로는, According to another aspect of the concept of the present invention for achieving the above technical problem, the clean data strobe signal generation circuit of the lead interface device comprises:

제1,2 수신 데이터 스트로브 신호들을 포함하는 차동 데이터 스트로브 신호를 수신하고 제1 싱글 엔디드 데이터 스트로브 신호를 출력하는 제1 리시버,a first receiver for receiving a differential data strobe signal including first and second received data strobe signals and outputting a first single-ended data strobe signal;

상기 제2 수신 데이터 스트로브 신호와 기준 신호를 수신하여 제2 싱글 엔디드 데이터 스트로브 신호를 출력하는 제2 리시버,a second receiver receiving the second received data strobe signal and a reference signal and outputting a second single-ended data strobe signal;

리드 레이턴시 종료 이후에 버스트 랭쓰가 반영된 펄스 폭을 가지는 메모리 게이트 신호를 생성하는 메모리 게이트 신호 발생기,a memory gate signal generator for generating a memory gate signal having a pulse width reflecting the burst length after the end of the read latency;

상기 제1,2 싱글 엔디드 데이터 스트로브 신호들 및 상기 메모리 게이트 신호를 수신하고 상기 메모리 게이트 신호에 기반하여 상기 제1 싱글 엔디드 데이터 스트로브 신호의 토글링 수를 카운팅하여 데이터 스트로브 게이트 신호를 생성하는 게이트 신호 생성부, 및A gate signal that receives the first and second single-ended data strobe signals and the memory gate signal, and generates a data strobe gate signal by counting the number of toggling of the first single-ended data strobe signal based on the memory gate signal a generator, and

상기 제1 싱글 엔디드 데이터 스트로브 신호와 상기 데이터 스트로브 게이트 신호를 수신하여 리드 데이터를 수신하기 위한 클린 데이터 스트로브 신호를 게이팅 응답으로서 생성하는 게이팅부를 포함한다. and a gating unit that receives the first single-ended data strobe signal and the data strobe gate signal and generates a clean data strobe signal for receiving read data as a gating response.

본 발명의 실시 예에 따라, 상기 차동 데이터 스트로브 신호는 복수의 라인들을 통해 데이터 및 제어신호들을 통신하는 DRAM으로부터 인가될 수 있다. According to an embodiment of the present invention, the differential data strobe signal may be applied from a DRAM communicating data and control signals through a plurality of lines.

본 발명의 실시 예에 따라, 상기 제1 싱글 엔디드 데이터 스트로브 신호의 토글링 수를 카운팅하는 동작은 카운터나 시프트 레지스터에 의해 수행될 수 있다. According to an embodiment of the present invention, the operation of counting the number of toggling of the first single-ended data strobe signal may be performed by a counter or a shift register.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 인터페이스 장치는, 반도체 메모리 장치로부터 제공되는 리드 데이터를 수신하는 입력 버퍼,According to another aspect of the inventive concept for achieving the above technical problem, an interface device includes an input buffer for receiving read data provided from a semiconductor memory device,

상기 입력 버퍼로부터 출력되는 출력 리드 데이터를 데이터 클럭에 응답하여 저장하고 데이터 수신 장치로 출력하는 데이터 수신 메모리, 및 a data receiving memory for storing the output read data output from the input buffer in response to a data clock and outputting it to a data receiving device; and

상기 반도체 메모리 장치로부터 제공되는 차동 데이터 스트로브 신호와 리드 레이턴시 종료 이후에 버스트 랭쓰가 반영된 펄스 폭을 가지는 메모리 게이트 신호를 이용하여 클린 데이터 스트로브 신호를 상기 데이터 클럭으로서 생성하는 클린 데이터 스트로브 신호 생성회로를 포함한다. and a clean data strobe signal generation circuit that generates a clean data strobe signal as the data clock using a differential data strobe signal provided from the semiconductor memory device and a memory gate signal having a pulse width reflecting the burst length after read latency is terminated. do.

본 발명의 실시 예들의 구성에 따르면, 게이트 트레이닝 동작을 수행함이 없이도, 클린 데이터 스트로브 신호를 생성할 수 있으므로 메모리 게이트 신호의 지연에 관련된 딜레이 회로 및 딜레이 제어 회로가 제거될 수 있다. According to the configuration of the embodiments of the present invention, since a clean data strobe signal can be generated without performing a gate training operation, a delay circuit and a delay control circuit related to a delay of a memory gate signal can be eliminated.

또한, 비동기 도메인의 데이터 스트로브 신호의 일부를 게이트 트레이닝 동작 없이 마스킹할 수 있으므로, 클린 데이터 스트로브 신호의 생성에 걸리는 타임이 단축된다. In addition, since a part of the data strobe signal of the asynchronous domain can be masked without a gate training operation, the time taken to generate the clean data strobe signal is shortened.

도 1은 본 발명이 적용되는 메모리 시스템을 보여주는 예시적 블록도이다.
도 2는 본 발명의 실시 예에 따른 리드 인터페이스 장치의 예시적 블록도이다.
도 3은 도 2에 따른 예시적 동작 타이밍도이다.
도 4는 본 발명의 실시 예에 따른 클린 데이터 스트로브 신호 생성회로도이다.
도 5는 도 4에 따른 예시적 동작 타이밍도이다.
도 6은 도 4에 따른 또 다른 예시적 동작 타이밍도이다.
도 7은 본 발명이 적용되는 또 다른 메모리 시스템의 블록도이다.
도 8은 도 7의 메모리 인터페이싱 버퍼의 변형 예를 보여주는 상세 블록도이다.
도 9는 본 발명의 실시 예에 따른 클린 데이터 스트로브 신호 생성회로를 포함하는 인터페이싱 장치의 연결 구성도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 클린 데이터 스트로브 신호 생성회로를 포함하는 인터페이싱 장치의 연결 구성도이다.
도 11은 본 발명의 실시 예에 따른 클린 데이터 스트로브 신호 생성의 플로우챠트이다.
도 12는 본 발명의 실시 예에 따른 클린 데이터 스트로브 신호 생성의 세부 플로우챠트이다.
도 13은 본 발명의 응용 실시 예에 따른 메모리 시스템의 구성 블록도이다
도 14는 컴퓨팅 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.1 is an exemplary block diagram showing a memory system to which the present invention is applied.
2 is an exemplary block diagram of a lead interface device according to an embodiment of the present invention.
FIG. 3 is an exemplary operation timing diagram according to FIG. 2 .
4 is a circuit diagram of a clean data strobe signal generating circuit according to an embodiment of the present invention.
FIG. 5 is an exemplary operation timing diagram according to FIG. 4 .
FIG. 6 is another exemplary operation timing diagram according to FIG. 4 .
7 is a block diagram of another memory system to which the present invention is applied.
8 is a detailed block diagram illustrating a modified example of the memory interfacing buffer of FIG. 7 .
9 is a connection diagram of an interfacing device including a clean data strobe signal generating circuit according to an embodiment of the present invention.
10 is a connection configuration diagram of an interfacing device including a clean data strobe signal generating circuit according to another embodiment of the present invention.
11 is a flowchart of clean data strobe signal generation according to an embodiment of the present invention.
12 is a detailed flowchart of clean data strobe signal generation according to an embodiment of the present invention.
13 is a block diagram of a memory system according to an application embodiment of the present invention;
14 is a block diagram illustrating an application example of the present invention applied to a computing system.

위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.The above objects, other objects, features and advantages of the present invention will be easily understood through the following preferred embodiments in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosed content may be more thorough and complete, and the spirit of the present invention may be sufficiently conveyed to those skilled in the art, without any intention other than to provide convenience of understanding.

본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다. In this specification, when it is mentioned that certain devices or lines are connected to the target device block, it includes not only direct connection but also the meaning of indirectly connected to the target device block through some other device.

또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다. In addition, the same or similar reference numerals in each drawing indicate the same or similar components as much as possible. In some drawings, the connection relationship between elements and lines is only shown for effective description of technical content, and other elements or circuit blocks may be further provided.

여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM과 같은 휘발성 메모리의 읽기(리드) 동작, 기입(라이트) 동작 등과 같은 기본적 동작 및 그러한 기본적 동작을 수행하기 위한 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.Each of the embodiments described and illustrated herein may also include complementary embodiments thereof, and basic operations such as a read (read) operation, a write (write) operation, etc. of a volatile memory such as DRAM, and internal components for performing such basic operations Note that details regarding functional circuits have not been described in detail in order not to obscure the gist of the present invention.

도 1은 본 발명이 적용되는 메모리 시스템을 보여주는 예시적 블록도이다.1 is an exemplary block diagram showing a memory system to which the present invention is applied.

도 1을 참조하면, 메모리 시스템은 메모리 컨트롤러(100)와 메모리 장치(200)를 포함한다. 메모리 컨트롤러(100)는 컨트롤 인터페이스(130) 및 리드 인터페이스 회로(150)를 포함할 수 있다. 컨트롤 인터페이스(130)는 메모리 장치(200)로 클럭(CK), 및 커맨드 어드레스(CA) 및/또는 칩 선택신호(CS)를 인가할 수 있다. 리드 인터페이스 회로(150)는 리드 인터페이스 장치 또는 인터페이스 파이(PHY)로서 기능하며 메모리 장치(200) 예컨대 DRAM으로부터 출력되는 리드 데이터와 데이터 스트로브 신호를 수신할 수 있다. Referring to FIG. 1 , a memory system includes a memory controller 100 and a memory device 200 . The memory controller 100 may include a control interface 130 and a read interface circuit 150 . The control interface 130 may apply a clock CK, a command address CA, and/or a chip select signal CS to the memory device 200 . The read interface circuit 150 functions as a read interface device or an interface pie (PHY) and may receive read data and a data strobe signal output from the memory device 200 , for example, DRAM.

리드 인터페이스 회로(150)는 반도체 메모리 장치일 수 있는 메모리 장치(200)로부터 데이터(DQ)를 수신할 수 있다. 또한, 리드 인터페이스 회로(150)는 메모리 장치(200)로부터 제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)을 포함하는 차동 데이터 스트로브 신호를 수신할 수 있다. 제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)의 위상은 메모리 장치(200)의 리드 동작 시에 서로 반대의 위상으로 제공될 수 있다. The read interface circuit 150 may receive the data DQ from the memory device 200 , which may be a semiconductor memory device. Also, the read interface circuit 150 may receive a differential data strobe signal including the first and second received data strobe signals DQS_t and DQS_c from the memory device 200 . Phases of the first and second reception data strobe signals DQS_t and DQS_c may be provided to have opposite phases during a read operation of the memory device 200 .

리드 인터페이스 회로(150)를 본 발명의 실시 예에 따른 목적을 달성하기 위해 게이트 트레이닝 로직/펑션(gate training logic/function)을 구비하지 않는다. 따라서, 블랙 아웃 타임(black-out time)이 감소되고 메모리 시스템의 퍼포먼스(performance)가 개선되고 회로의 사이즈(size)도 최소화 또는 줄어들 수 있다. The read interface circuit 150 does not include a gate training logic/function to achieve the purpose according to an embodiment of the present invention. Accordingly, a black-out time may be reduced, performance of a memory system may be improved, and a size of a circuit may be minimized or reduced.

결국, 리드 인터페이스 회로(150)는 게이트 트레이닝을 위한 딜레이 라인이나 딜레이 조절을 위한 제어회로 또는 DLL회로를 구비하지 않고서도, 클린 데이터 스트로브 신호를 생성할 수 있다. 따라서, 클린 데이터 스트로브 신호를 리드 데이터를 수신하기 위한 데이터 클럭으로써 사용하여 리드 데이터가 에러 없이 정확히 수신되도록 할 수 있다. As a result, the read interface circuit 150 can generate a clean data strobe signal without a delay line for gate training, a control circuit for delay adjustment, or a DLL circuit. Accordingly, the read data can be accurately received without errors by using the clean data strobe signal as a data clock for receiving the read data.

접지(VSSQ) 터미네이션(Termination)방식의 온다이 터미네이션 동작이 리드 인터페이스 회로(150)에서 수행되는 경우에 상기 메모리 장치(200)로부터 제공되는 차동 데이터 스트로브 신호는 리드 동작 구간 이외의 구간에서 트라이 스테이트(tri state) 상태의 더티한 신호로서 수신될 수 있다. 왜냐하면, 리드 동작 구간이 아닌 다른 동작 구간에서 접지(VSSQ) 터미네이션이 행해지면 제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)이 모두 접지(VSS)레벨로 된다. 따라서 리드 인터페이스 회로(150)내의 차동 수신기가 차동 신호를 제대로 수신하지 못하므로 언노운 상태의 신호를 출력하게 된다. ODT의 온 상태 구간은 리드 동작 구간에 비해 넓으므로 차동 수신기의 출력신호의 전방구간과 후방구간에서 언노운 신호가 존재한다. 따라서, 언노운 구간에서의 신호를 제거하고 완전무결한 데이터 스트로브 신호를 생성하는 것이 필요하다. 즉, 리드 데이터를 정확히 수신할 수 있는 클럭으로써 이용하기 위해서는 언노운 구간의 신호를 마스킹하고 클린 데이터 스트로브 신호를 생성해야한다. 본 발명의 실시 예에서는 도 2에서와 같은 리드 인터페이스 장치를 제공하므로 게이트 트레이닝 동작 없이 클린 데이터 스트로브 신호를 생성한다. When the on-die termination operation of the ground (VSSQ) termination method is performed in the read interface circuit 150 , the differential data strobe signal provided from the memory device 200 is tri-state (tri-state) in a period other than the read operation period. state) may be received as a dirty signal of the state. Because, when the ground (VSSQ) termination is performed in an operation period other than the read operation period, all of the first and second receive data strobe signals DQS_t and DQS_c become the ground (VSS) level. Therefore, since the differential receiver in the read interface circuit 150 does not properly receive the differential signal, an unknown signal is output. Since the on-state section of the ODT is wider than the read operation section, an unknown signal exists in the front section and the rear section of the output signal of the differential receiver. Therefore, it is necessary to remove the signal in the unknown period and generate a perfect data strobe signal. That is, in order to use the read data as a clock capable of accurately receiving the read data, it is necessary to mask the signal of the unknown section and generate a clean data strobe signal. In an embodiment of the present invention, since the read interface device as shown in FIG. 2 is provided, a clean data strobe signal is generated without a gate training operation.

한편, 메모리 컨트롤러(100)는 프로세서, 어플리케이션 프로세서, 호스트, 또는 SoC로 구현될 수 있다. 메모리 컨트롤러(100)는 리드 인터페이스 회로(150)를 통해 리드 데이터를 수신할 수 있다. 비록 도면에서 리드 인터페이스 회로(150)는 메모리 컨트롤러(100)에 구비되어 있지만, 상기 메모리 컨트롤러(100)와는 별도로 메모리 컨트롤러(100)와 메모리 장치(200) 사이에 독립적으로 설치될 수 있다. Meanwhile, the memory controller 100 may be implemented as a processor, an application processor, a host, or an SoC. The memory controller 100 may receive read data through the read interface circuit 150 . Although the read interface circuit 150 is provided in the memory controller 100 in the drawing, the read interface circuit 150 may be independently installed between the memory controller 100 and the memory device 200 separately from the memory controller 100 .

메모리 장치(200)는 모바일 기기 예컨대 스마트 폰, 랩탑 컴퓨터, 노트 북, 휴대용 멀티미디어 플레이어 등과 같은 전자 기기에 탑재되는 LP DDR4 타입의 DRAM 일 수 있다. The memory device 200 may be an LP DDR4 type DRAM mounted in an electronic device such as a mobile device, for example, a smart phone, a laptop computer, a notebook computer, or a portable multimedia player.

한편, 메모리 장치(200)는 메모리 모듈 형태로 구성될 수 있다. 메모리 모듈 내에서 복수의 반도체 메모리 장치들은 PCB 등과 같은 기판에 DIMM/POP/SCP 타입으로 탑재될 수 있으며 적어도 하나 이상의 랭크들로 이루어질 수 있다. Meanwhile, the memory device 200 may be configured in the form of a memory module. In the memory module, a plurality of semiconductor memory devices may be mounted on a substrate such as a PCB in a DIMM/POP/SCP type, and may be formed of at least one rank.

메모리 모듈은 수신되는 입력 신호들의 상태를 모드 레지스터 셋 (MRS)신호에 따라 정의된 맵핑 테이블에 근거하여 랭크별로 변경하고 상기 복수의 반도체 메모리 장치들을 랭크별로 제어할 수 있다. 예를 들어, 메모리 컨트롤러(100)로부터 제1 랭크를 선택하는 입력 랭크 제어신호가 인에이블 상태로 수신되고, 제2 랭크를 선택하는 입력 랭크 제어신호가 디세이블 상태로 수신되었다고 하면, 메모리 모듈 내의 제어 버퍼는 제1,2 랭크들 모두에 대하여 리드 동작, 라이트 동작, 또는 테스트 동작이 동시에 수행되도록 하기 위해 디세이블 상태의 입력 랭크 제어신호를 인에이블 상태로 변경할 수 있다. The memory module may change states of received input signals for each rank based on a mapping table defined according to a mode register set (MRS) signal and control the plurality of semiconductor memory devices for each rank. For example, if an input rank control signal for selecting a first rank is received from the memory controller 100 in an enabled state and an input rank control signal for selecting a second rank is received in a disabled state, in the memory module The control buffer may change the input rank control signal in the disabled state to the enable state in order to simultaneously perform a read operation, a write operation, or a test operation for all of the first and second ranks.

상기 입력 신호들에는 랭크별 선택을 위한 랭크 제어신호 이외에도, 메모리 장치별 또는 랭크별로 제공되는 클럭 인에이블 신호, 또는 메모리 장치별 또는 랭크별로 제공되는 온다이 터미네이션 신호(DODT)가 포함될 수 있다. The input signals may include a clock enable signal provided for each memory device or rank, or an on-die termination signal DODT provided for each memory device or rank, in addition to the rank control signal for rank-specific selection.

메모리 모듈은 RDIMM 또는 LRDIMM 구조를 가질 수 있으며, 메모리 모듈은 메모리 컨트롤러(100)와 함께 고대역폭 메모리 시스템을 구성할 수 있다. The memory module may have an RDIMM or LRDIMM structure, and the memory module may constitute a high-bandwidth memory system together with the memory controller 100 .

도 2는 본 발명의 실시 예에 따른 리드 인터페이스 장치의 예시적 블록도이다. 2 is an exemplary block diagram of a lead interface device according to an embodiment of the present invention.

도 2를 참조하면, 리드 인터페이스 장치는 싱글 엔디드(ended) 타입의 입력 버퍼(161), 데이터 수신 메모리(165), 및 클린 데이터 스트로브 신호 생성회로(151,152,153,154,155,156)를 포함한다.Referring to FIG. 2 , the read interface device includes a single ended type input buffer 161 , a data receiving memory 165 , and clean data strobe signal generating circuits 151 , 152 , 153 , 154 , 155 , and 156 .

입력 버퍼(161)는 복수개로 구성되어 반도체 메모리 장치로부터 제공되는 리드 데이터(DQ)를 수신한다. 상기 입력 버퍼(161)는 리드 데이터를 버퍼링하여 병렬 8 비트 데이터로 출력할 수 있다. 제1 기준전압(Vref1)은 데이터 0과 데이터 1을 구별하기 위한 기준 신호로 이용된다. 예를 들어, 1.8 볼트 스윙의 경우에 상기 제1 기준전압(Vref1)이 0.9볼트로 설정되고 데이터 1로서 1.0 볼트의 전압이 수신되었다고 하자. 입력 버퍼(161)는 1.0 볼트의 전압이 0.9볼트 이상이므로 데이터 1이 수신되는 경우라고 취급하고 1.8볼트 근방의 버퍼링 출력을 수행한다. 즉, 미약한 데이터 1은 강건한 데이터 1로 버퍼링 출력되는 것이다. The input buffer 161 is configured in plurality to receive the read data DQ provided from the semiconductor memory device. The input buffer 161 may buffer read data and output it as parallel 8-bit data. The first reference voltage Vref1 is used as a reference signal for distinguishing data 0 from data 1. For example, in the case of a 1.8 volt swing, it is assumed that the first reference voltage Vref1 is set to 0.9 volts and a voltage of 1.0 volt is received as data 1. Since the voltage of 1.0 volts is 0.9 volts or more, the input buffer 161 treats it as a case where data 1 is received and performs a buffered output of about 1.8 volts. That is, weak data 1 is buffered and output as robust data 1.

데이터 수신 메모리(165)는 먼저 입력된 데이터가 먼저 출력되는 선입 선출 (FIFO) 메모리 또는 선입 선출 큐로 구현될 수 있다. 데이터 수신 메모리(165)는 입력 버퍼(161)로부터 출력되는 출력 리드 데이터를 데이터 클럭(CK)에 응답하여 저장하고 메모리 컨트롤러(100) 등과 같은 데이터 수신 장치로 출력한다.The data reception memory 165 may be implemented as a first-in-first-out (FIFO) memory or a first-in-first-out queue in which data input first is output first. The data receiving memory 165 stores the output read data output from the input buffer 161 in response to the data clock CK and outputs it to a data receiving device such as the memory controller 100 .

데이터 수신 메모리(165)는 제1 플립플롭(165-1)과 제2 플립플롭(165-2)을 포함할 수 있다. 상기 제1,2 플립플롭들(165-1,165-2)의 데이터 입력단(D)과 상기 입력 버퍼(161) 사이에 연결된 딜레이 라인(163)은 데이터와 클럭 간의 스큐(skew)를 보상하기 위한 기능을 수행할 수 있다.The data reception memory 165 may include a first flip-flop 165 - 1 and a second flip-flop 165 - 2 . The delay line 163 connected between the data input terminal D of the first and second flip-flops 165-1 and 165-2 and the input buffer 161 serves to compensate for a skew between data and a clock. can be performed.

상기 제1,2 플립플롭들(165-1,165-2)의 클럭 입력단들(CK)에 연결된 딜레이 라인(157)은 클럭 스큐를 보상하기 위한 기능을 수행할 수 있다. The delay line 157 connected to the clock input terminals CK of the first and second flip-flops 165 - 1 and 165 - 2 may perform a function for compensating for clock skew.

상기 제1 플립플롭(165-1)은 상기 클럭 입력단(CK)에 인가되는 클린 데이터 스트로브 신호의 라이징 에지에 동기하여 상기 입력 버퍼(161)로부터 출력되는 DDR (double data rate) 데이터를 수신하고 데이터 출력단(Q)으로 SDR(single data rate) 데이터를 출력할 수 있다. The first flip-flop 165 - 1 receives double data rate (DDR) data output from the input buffer 161 in synchronization with a rising edge of the clean data strobe signal applied to the clock input terminal CK, and receives data Single data rate (SDR) data may be output to the output terminal Q.

상기 제2 플립플롭(165-2)은 상기 클럭 입력단(CK)에 인가되는 클린 데이터 스트로브 신호의 폴링 에지에 동기하여 상기 입력 버퍼(161)로부터 출력되는 DDR 데이터를 수신하고 데이터 출력단(Q)으로 SDR 데이터를 출력할 수 있다. The second flip-flop 165-2 receives the DDR data output from the input buffer 161 in synchronization with the falling edge of the clean data strobe signal applied to the clock input terminal CK, and transmits the data output terminal Q to the second flip-flop 165-2. SDR data can be output.

한편, 상기 입력 버퍼(161)로부터 출력되는 데이터가 QDR 데이터인 경우에는 상기 제1,2 플립플롭들(165-1,165-2)의 데이터 출력단(Q)으로 DDR 데이터가 출력될 것이다. Meanwhile, when the data output from the input buffer 161 is QDR data, DDR data is output to the data output terminal Q of the first and second flip-flops 165-1 and 165-2.

클린 데이터 스트로브 신호 생성회로는 반도체 메모리 장치로부터 제공되는 차동 데이터 스트로브 신호와 리드 레이턴시(RL) 종료 이후에 버스트 랭쓰(BL)가 반영된 펄스 폭을 가지는 메모리 게이트 신호(A)를 이용하여 클린 데이터 스트로브 신호(E)를 상기 데이터 클럭(CK)으로서 생성한다. The clean data strobe signal generation circuit uses a differential data strobe signal provided from a semiconductor memory device and a memory gate signal A having a pulse width in which the burst length BL is reflected after the read latency RL is terminated to generate a clean data strobe signal. (E) is generated as the data clock CK.

클린 데이터 스트로브 신호 생성회로는 제1,2 리시버들(151,152), 메모리 게이트 신호 발생기(155), 게이트 신호 생성부(156), 게이팅부(153,154)를 포함할 수 있다. The clean data strobe signal generation circuit may include first and second receivers 151 and 152 , a memory gate signal generator 155 , a gate signal generator 156 , and gating units 153 and 154 .

상기 게이팅부는 인버터(153) 및 노아 게이트(154)로 구현되어 있으나 상기 인버터(153)가 제거되는 경우에 상기 노아 게이트(154)는 앤드 게이트로 변경될 수 있다. The gating unit is implemented with an inverter 153 and a NOR gate 154 , but when the inverter 153 is removed, the NOR gate 154 may be changed to an AND gate.

제1 리시버(151)는 제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)을 포함하는 차동 데이터 스트로브 신호를 수신하고 제1 싱글 엔디드 데이터 스트로브 신호(C)를 출력한다. The first receiver 151 receives a differential data strobe signal including the first and second received data strobe signals DQS_t and DQS_c and outputs a first single-ended data strobe signal C.

제2 리시버(152)는 상기 제2 수신 데이터 스트로브 신호(DQS_c)와 기준 신호(Vref2)를 수신하여 제2 싱글 엔디드 데이터 스트로브 신호(B)를 출력한다. 여기서 기준전압(Vref2)은 상기 제2 수신 데이터 스트로브 신호(DQS_c)의 스윙 레벨의 1/2로 주어질 수 있다. The second receiver 152 receives the second received data strobe signal DQS_c and the reference signal Vref2 and outputs a second single-ended data strobe signal B. Here, the reference voltage Vref2 may be given as 1/2 of the swing level of the second reception data strobe signal DQS_c.

메모리 게이트 신호 발생기(155)는 리드 레이턴시 종료 이후에 버스트 랭쓰가 반영된 펄스 폭을 가지는 메모리 게이트 신호(A)를 생성한다. 메모리 게이트 신호 발생기(155)는 제어 설정에 응답하여 메모리 게이트 신호(A)의 생성 시점 및 펄스 폭을 조절할 수 있다.The memory gate signal generator 155 generates the memory gate signal A having a pulse width in which the burst length is reflected after the end of the read latency. The memory gate signal generator 155 may adjust a generation time and a pulse width of the memory gate signal A in response to a control setting.

게이트 신호 생성부(156)는 상기 제1,2 싱글 엔디드 데이터 스트로브 신호들 (C,B)및 상기 메모리 게이트 신호(A)를 수신하고 상기 메모리 게이트 신호(A)에 기반하여 상기 제1 싱글 엔디드 데이터 스트로브 신호(C)의 토글링 수를 카운팅하여 데이터 스트로브 게이트 신호(D)를 생성한다. The gate signal generator 156 receives the first and second single-ended data strobe signals C and B and the memory gate signal A, and performs the first single-ended signal based on the memory gate signal A A data strobe gate signal D is generated by counting the number of toggling of the data strobe signal C.

게이팅부(153,154)는 상기 제1 싱글 엔디드 데이터 스트로브 신호(C)와 상기 데이터 스트로브 게이트 신호(D)를 수신하여 리드 데이터를 수신하기 위한 클린 데이터 스트로브 신호(E)를 게이팅 응답으로서 생성한다. The gating units 153 and 154 receive the first single-ended data strobe signal C and the data strobe gate signal D and generate a clean data strobe signal E for receiving read data as a gating response.

도 3은 도 2에 따른 예시적 동작 타이밍도이다. FIG. 3 is an exemplary operation timing diagram according to FIG. 2 .

도 3을 참조하면, 가로축은 나노 초 단위의 타임을 나타내고, 세로 축은 각 신호들의 전압 레벨을 가리킨다. Referring to FIG. 3 , the horizontal axis indicates time in nanoseconds, and the vertical axis indicates voltage levels of each signal.

차동 클럭 신호는 도 3에서 보여지는 바와 같이 서로 반대 위상으로 클럭킹되는 제1,2 클럭 신호들(CK_t, CK_c)을 포함할 수 있다. The differential clock signal may include first and second clock signals CK_t and CK_c clocked in opposite phases as shown in FIG. 3 .

리드 커맨드가 주어지고 리드 레이턴시(RL)가 경과되면 tDQSCK(MIN)인 경우에 차동 데이터 스트로브 신호를 구성하는 제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)은 도면을 기준으로 상부에서 3 번째의 파형으로 나타날 수 있다. When the read command is given and the read latency RL has elapsed, in the case of tDQSCK(MIN), the first and second received data strobe signals DQS_t and DQS_c constituting the differential data strobe signal are the third from the top based on the drawing. may appear as a waveform of

여기서, tDQSCK(MIN)은 DQS 와 CK 사이의 스큐가 최소라는 것을 의미한다. 또한, tRPRE는 DQS의 프리앰블 구간을 가리키고, tRPST 는 DQS의 포스트앰블 구간을 나타낸다. Here, tDQSCK(MIN) means that the skew between DQS and CK is minimal. In addition, tRPRE indicates a preamble interval of DQS, and tRPST indicates a postamble interval of DQS.

위와 같은 타이밍의 경우에 도 2의 제1 싱글 엔디드 데이터 스트로브 신호(C)는 도 3의 신호 파형 C(io_dqs_in)과 같이 나타날 수 있다. 즉, 신호 파형 C(io_dqs_in)의 프리앰블 이전의 구간에서 언노운 신호 발생 구간이 나타날 수 있다. 또한, 언노운 신호 발생 구간은 상기 신호 파형 C(io_dqs_in)의 포스트 앰블 이후의 구간에서도 존재할 수 있다. In the case of the above timing, the first single-ended data strobe signal C of FIG. 2 may appear as the signal waveform C(io_dqs_in) of FIG. 3 . That is, an unknown signal generation section may appear in a section before the preamble of the signal waveform C(io_dqs_in). Also, the unknown signal generation period may exist in the period after the postamble of the signal waveform C(io_dqs_in).

언노운 신호 발생 구간을 마스킹하여 클린 데이터 스트로브 신호(E)를 생성하기 위해 메모리 게이트 신호(A)가 파형 A(mem_gate)와 같이 생성된다. 상기 파형 A(mem_gate)는 메모리 게이트 신호 발생기(155)에 의해 생성되며, 리드 레이턴시 (RL)종료 이후에 버스트 랭쓰(BL)에 따라 펄스 폭(도면에서는 하이레벨의 펄스 폭)이 가변되는 신호이다. 상기 메모리 게이트 신호(A)의 펄스 폭은 버스트 랭쓰의 펄스 폭의 절반으로 주어질 수 있다. 그러나, 이는 본 발명의 실시 예에 불과하며 본 발명을 한정하는 것은 아니다. In order to generate a clean data strobe signal E by masking an unknown signal generation period, a memory gate signal A is generated like a waveform A (mem_gate). The waveform A (mem_gate) is generated by the memory gate signal generator 155, and the pulse width (high-level pulse width in the drawing) is variable according to the burst length BL after the read latency RL is terminated. . A pulse width of the memory gate signal A may be given as half a pulse width of a burst length. However, this is merely an embodiment of the present invention and does not limit the present invention.

그리고, 제2 싱글 엔디드 데이터 스트로브 신호(B)는 도 3의 파형 B(io_ndqs_in)와 같이 생성된다. 파형 B(io_ndqs_in)의 첫번째 라이징 에지는 파형 A(mem_gate)가 하이로 유지되어 있는 구간 내에서 시점(t1)에서 시작되고, 마지막 폴링 에지는 파형 A(mem_gate)가 로우로 유지되어 있는 구간 내에서 시점(t3)에서 종료된다. 다시 말하면, RL 이후, BL/2 길이를 가지는 파형 A(mem_gate)과 파형 B(io_ndqs_in)의 첫 번째 라이징 에지와 마지막 폴링 에지를 이용하여 신호 파형 C(io_dqs_in)와 동기화된 데이터 스트로브 게이트 신호(D)를 얻는다. 데이터 스트로브 게이트 신호(D)와 신호 파형 C(io_dqs_in)의 게이팅은 신호 트레이닝 과정의 필요 없이도 클린 데이터 스트로브 신호(E)가 생성될 수 있도록 한다. In addition, the second single-ended data strobe signal B is generated as shown in the waveform B(io_ndqs_in) of FIG. 3 . The first rising edge of waveform B (io_ndqs_in) starts at time t1 within the interval in which waveform A (mem_gate) is held high, and the last falling edge is in the interval in which waveform A (mem_gate) is held low. It ends at time point t3. In other words, after RL, the data strobe gate signal D synchronized with the signal waveform C(io_dqs_in) using the first rising edge and the last falling edge of the waveform A (mem_gate) and the waveform B (io_ndqs_in) having a length of BL/2 ) to get The gating of the data strobe gate signal D and the signal waveform C(io_dqs_in) allows a clean data strobe signal E to be generated without the need for a signal training process.

결국, 언노운 구간의 신호가 제거되고 클린 데이터 스트로브 신호(E)가 도 3의 파형 E(CLEAN_DQS)와 같이 도 2의 클린 데이터 스트로브 신호 생성회로에 의해 얻어진다. As a result, the signal of the unknown section is removed and the clean data strobe signal E is obtained by the clean data strobe signal generating circuit of FIG. 2 like the waveform E (CLEAN_DQS) of FIG. 3 .

한편, 리드 커맨드가 주어지고 리드 레이턴시(RL)가 경과되면 tDQSCK(MAX)인 경우에 차동 데이터 스트로브 신호를 구성하는 제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)은 도면을 기준으로 하부에서 3 번째의 파형으로 나타날 수 있다. Meanwhile, when a read command is given and the read latency RL has elapsed, in the case of tDQSCK(MAX), the first and second received data strobe signals DQS_t and DQS_c constituting the differential data strobe signal are It can appear as a third waveform.

여기서, tDQSCK(MAX)은 DQS 와 CK 사이의 스큐가 최대라는 것을 의미한다. 이와 같은 타이밍의 경우에 언노운 신호 발생 구간을 마스킹하여 클린 데이터 스트로브 신호(E')를 생성하기 위해 메모리 게이트 신호(A)가 파형 A(mem_gate)와 같이 생성된다. Here, tDQSCK(MAX) means that the skew between DQS and CK is maximum. In such a timing case, the memory gate signal A is generated like the waveform A (mem_gate) to generate the clean data strobe signal E' by masking the unknown signal generation period.

그리고, 제2 싱글 엔디드 데이터 스트로브 신호(B)는 도 3의 파형 B'(io_ndqs_in)와 같이 생성된다. 파형 B'(io_ndqs_in)의 첫번째 라이징 에지는 파형 A(mem_gate)가 하이로 유지되어 있는 구간 내에서 시점(t2)에서 시작되고, 마지막 폴링 에지는 파형 A(mem_gate)가 로우로 유지되어 있는 구간 내에서 시점(t4)에서 종료된다. 다시 말하면, RL 이후, BL/2 길이를 가지는 파형 A(mem_gate)과 파형 B'(io_ndqs_in)의 첫 번째 라이징 에지와 마지막 폴링 에지를 이용하여 데이터 스트로브 게이트 신호(D)를 얻는다. 데이터 스트로브 게이트 신호(D)와 신호 파형 C(io_dqs_in)의 게이팅은 신호 트레이닝 과정의 필요 없이도 클린 데이터 스트로브 신호(E)가 생성될 수 있도록 한다. In addition, the second single-ended data strobe signal B is generated as shown in the waveform B′(io_ndqs_in) of FIG. 3 . The first rising edge of waveform B' (io_ndqs_in) starts at time t2 within the interval in which waveform A (mem_gate) is held high, and the last falling edge is in the interval in which waveform A (mem_gate) is held low. ends at time t4. In other words, after RL, the data strobe gate signal D is obtained using the first rising edge and the last falling edge of the waveform A (mem_gate) and the waveform B' (io_ndqs_in) having a length of BL/2. The gating of the data strobe gate signal D and the signal waveform C(io_dqs_in) allows a clean data strobe signal E to be generated without the need for a signal training process.

결국, 언노운 구간의 신호가 제거되고 클린 데이터 스트로브 신호(E)가 도 3의 파형 E'(CLEAN_DQS)과 같이 도 2의 클린 데이터 스트로브 신호 생성회로에 의해 얻어진다. As a result, the signal of the unknown section is removed, and the clean data strobe signal E is obtained by the clean data strobe signal generation circuit of FIG. 2 like the waveform E' (CLEAN_DQS) of FIG.

도 3에서와 같이 메모리 게이트 신호(A)를 이용하면 tDQSCK(MAX)와 tDQSCK(MIN) 사이의 변동이 있더라도 별도의 트레이닝 동작이 없이도, 변동이 보상된 클린 데이터 스트로브 신호(E)를 얻을 수 있다. 또한, BL=16을 기본단위로 하여 BL=32/seamless(연속된 burst read, 16배수)가 지원될 수 있다. If the memory gate signal A is used as shown in FIG. 3, even if there is a variation between tDQSCK(MAX) and tDQSCK(MIN), a clean data strobe signal E with compensation for variation can be obtained without a separate training operation. . In addition, BL=32/seamless (continuous burst read, multiple of 16) can be supported with BL=16 as a basic unit.

도 4는 본 발명의 실시 예에 따른 클린 데이터 스트로브 신호 생성회로도이다. 또한, 도 5는 도 4에 따른 예시적 동작 타이밍도이다. 4 is a circuit diagram of a clean data strobe signal generating circuit according to an embodiment of the present invention. Also, FIG. 5 is an exemplary operation timing diagram according to FIG. 4 .

도 4를 참조하면, 클린 데이터 스트로브 신호 생성회로는 버퍼들(12,31,33,34,36,43,46), 인버터들(37,39,40,44,47), 게이트들(13,14,18,19,21,22,32,38,41,42,45), 플립플롭들(10,11,17), 및 카운터(16)를 포함할 수 있다. 도 4에서 인버터(35)는 도 2의 인버터(153)에 대응되고, 노아 게이트(23)는 도 2의 노아 게이트(154)에 대응된다. 따라서, 인버터(35)가 제거되는 경우에 노아 게이트(23)는 앤드 게이트로 변경될 수 있다. 4, the clean data strobe signal generation circuit includes buffers 12, 31, 33, 34, 36, 43, 46, inverters 37, 39, 40, 44, 47, gates 13, 14 , 18 , 19 , 21 , 22 , 32 , 38 , 41 , 42 , 45 ), flip-flops 10 , 11 , 17 , and a counter 16 . In FIG. 4 , the inverter 35 corresponds to the inverter 153 of FIG. 2 , and the NOR gate 23 corresponds to the NOR gate 154 of FIG. 2 . Accordingly, when the inverter 35 is removed, the NOR gate 23 may be changed to an AND gate.

카운터(16)는 3비트 카운터로서 게이트들(16-1,16,3,16-5,16-6,16-8) 및 플립플롭들(16-2,16-4,16-7)로 구현될 수 있다. The counter 16 is a 3-bit counter with gates 16-1, 16, 3, 16-5, 16-6, 16-8 and flip-flops 16-2, 16-4, 16-7. can be implemented.

버스트 랭쓰가 16인 경우에 버퍼(31)에 인가되는 메모리 게이트 신호 A는 도 5의 파형 A(mem_gate)으로 나타날 수 있다. When the burst length is 16, the memory gate signal A applied to the buffer 31 may be represented by the waveform A (mem_gate) of FIG. 5 .

또한, 버퍼(34)에 인가되는 제1 싱글 엔디드 데이터 스트로브 신호(C)는 도 3을 통해 기설명된 바와 같이 도 5의 신호 파형 C(io_dqs_in)으로 나타날 수 있다. Also, the first single-ended data strobe signal C applied to the buffer 34 may be represented by the signal waveform C(io_dqs_in) of FIG. 5 as previously described with reference to FIG. 3 .

한편, 버퍼(33)에 인가되는 제2 싱글 엔디드 데이터 스트로브 신호(B)는 도 5의 파형 B(io_ndqs_in)와 같이 생성된다. Meanwhile, the second single-ended data strobe signal B applied to the buffer 33 is generated as shown in the waveform B(io_ndqs_in) of FIG. 5 .

오아 게이트(32)는 도 5의 파형 G(AUTO_CLEAN_READY)를 생성하고, D 플립플롭(10)은 클럭단(CK)으로 인가되는 신호(B)에 응답하여 입력단(D)으로 인가되는 신호(G)를 캡쳐(또는 래치)하여 신호(H)를 도 5의 파형 H(AUTO_GATE_PRE)와 같이 출력한다. D 플립플롭(10)은 파형 B(io_ndqs_in)의 첫 번째 라이징 에지에 응답하는 파형 H(AUTO_GATE_PRE)를 생성함에 의해 파형 D(DQS_GATE_N)의 천이 시점이 결정되도록 한다. 또한, D 플립플롭(11)은 신호(H)를 캡쳐하여 신호(I)를 도 5의 파형 I(AUTO_GATE_RISE)와 같이 출력한다. 메모리 장치에서 엑스트라 프리앰블 토글 옵션(Extra preamble toggle option)이 사용될 때 D 플립플롭(11)은 두 번째 라이징 에지에 응답하는 파형 I(AUTO_GATE_RISE)를 생성함에 의해 파형 D(DQS_GATE_N)의 천이 시점이 엑스트라 토글링이 지난 이후로 결정되도록 한다.The OR gate 32 generates the waveform G (AUTO_CLEAN_READY) of FIG. 5 , and the D flip-flop 10 is a signal G applied to the input terminal D in response to the signal B applied to the clock terminal CK. ) is captured (or latched) to output the signal H as shown in the waveform H (AUTO_GATE_PRE) of FIG. 5 . The D flip-flop 10 determines the transition time of the waveform D (DQS_GATE_N) by generating the waveform H (AUTO_GATE_PRE) in response to the first rising edge of the waveform B (io_ndqs_in). In addition, the D flip-flop 11 captures the signal H and outputs the signal I as shown in the waveform I (AUTO_GATE_RISE) of FIG. 5 . When the extra preamble toggle option is used in the memory device, the D flip-flop 11 generates a waveform I (AUTO_GATE_RISE) in response to the second rising edge, so that the transition time of the waveform D (DQS_GATE_N) is extra toggle Let it be decided after the ring has passed.

여기서, 신호(H)는 상기 제2 싱글 엔디드 데이터 스트로브 신호(B)에 엑스트라 토글링이 존재하지 않는 경우에 생성되고, 신호(I)는 상기 제2 싱글 엔디드 데이터 스트로브 신호(B)에 도트 라인으로 표시된 바와 같이 엑스트라 토글링이 존재하는 경우에 생성된다. 즉, 엑스트라 토글링이 존재하는 경우에 상대적으로 쇼트 펄스가 나타나고 존재하지 않는 경우에 상대적으로 롱 펄스가 나타난다. 프리앰블 엑스트라 토글 옵션(Preamble extra toggle option)은 LP DDR4 DRAM에서 선택적으로 제공될 수 있다. 버퍼(12)는 신호(ctrl_rpre_opt_APB)를 엑스트라 프리앰블 토글 옵션 온/오프 세팅(extra preamble toggle option ON/OFF setting)신호로서 수신한다. Here, the signal (H) is generated when there is no extra toggling in the second single-ended data strobe signal (B), and the signal (I) is a dot line to the second single-ended data strobe signal (B) Generated when extra toggling is present, as indicated by . That is, a relatively short pulse appears when the extra toggling is present, and a relatively long pulse appears when there is no extra toggling. A Preamble extra toggle option may be optionally provided in LP DDR4 DRAM. The buffer 12 receives the signal ctrl_rpre_opt_APB as an extra preamble toggle option ON/OFF setting signal.

도 5의 파형 D(DQS_GATE_N)의 경우에 하이레벨에서 로우 레벨로의 천이 시점은 화살부호 AR10과 같이 엑스트라 토글링의 존재 유무에 따라 가변된다. 즉, 엑스트라 토글링이 없는 경우에는 상기 파형 H(AUTO_GATE_PRE)에 동기되므로 천이 시점은 엑스트라 토글링이 있는 경우에 비해 빨라진다. 엑스트라 토글링이 있는 경우에는 파형 D(DQS_GATE_N)의 천이 시점이 파형 I(AUTO_GATE_RISE)에 동기되므로 엑스트라 토글링이 없는 경우에 비해 천이 시점이 느리다. 결국, 엑스트라 토글링이 있는 경우에 파형 D(DQS_GATE_N)의 로우 구간 펄스 폭은 상대적으로 좁아진다. In the case of the waveform D (DQS_GATE_N) of FIG. 5 , the transition time from the high level to the low level varies according to the presence or absence of the extra toggling as indicated by arrow AR10. That is, in the absence of extra toggling, the transition time is faster than in the case of extra toggling because it is synchronized with the waveform H (AUTO_GATE_PRE). With the extra toggling, the transition time of the waveform D (DQS_GATE_N) is synchronized with the waveform I (AUTO_GATE_RISE), so the transition time is slower than the case without the extra toggling. As a result, the low-period pulse width of the waveform D (DQS_GATE_N) becomes relatively narrow in the presence of extra toggling.

엑스트라 토글링의 유무에 관계없이 전방 구간에서의 언노운 상태는 클린 데이터 스트로브 신호(E)를 통해 알 수 있는 바와 같이 충분히 마스킹되어 제거된다. Regardless of the presence or absence of extra toggling, the unknown state in the front section is sufficiently masked and removed as can be seen through the clean data strobe signal (E).

한편, 앤드 게이트(14)는 신호(AUTO_RPRE_OPT)를 출력한다. 따라서, 엑스트라 프리앰블 토글링이 오프인 경우에 신호(C)의 토글링은 1 사이클(cycle)줄어 들기 때문에 파형 H(AUTO_CLEAN_PRE)는 D 플립플롭(15)으로 곧바로 인가되는 것과 마찬가지로 된다. Meanwhile, the AND gate 14 outputs a signal AUTO_RPRE_OPT. Accordingly, when the extra preamble toggling is off, the toggling of the signal C is reduced by one cycle, so that the waveform H (AUTO_CLEAN_PRE) is directly applied to the D flip-flop 15 .

도 5의 파형 J(AUTO_CNT_PRE)은 도 4의 플립플롭(15)에 의해 생성된다. 플립플롭(15)은 카운터(16)가 초기화되더라도 데이터 버스트(data burst)가 끝나지 않은 경우에 카운터(16)가 다시 동작할 수 있도록 하는 역할을 한다. The waveform J (AUTO_CNT_PRE) of FIG. 5 is generated by the flip-flop 15 of FIG. The flip-flop 15 serves to enable the counter 16 to operate again when a data burst is not over even if the counter 16 is initialized.

카운터(16)에 의해 도 5의 파형 CN(DQS_CNT)에서 나타나는 바와 같은 토글링 횟수의 카운팅이 수행된다. 즉, BL=16인 경우에 16의 배수 단위로 신호(C)의 토글링이 일어난다. 본 발명의 실시 예에서는 3 비트 카운터를 이용하여 파형 D(DQS_GATE_N)의 로우 레벨의 펄스 폭 구간을 정한다. 파형 J(AUTO_CNT_PRE)이 하이 레벨로 천이된 이후부터 상기 카운터(16)는 토글링되는 신호(C)의 폴링 에지를 카운팅하기 시작한다. 상기 카운터(16)의 카운팅 동작은 7개의 폴링 에지를 카운팅할 때 까지 지속된다. Counting of the number of toggling as shown in the waveform CN(DQS_CNT) of FIG. 5 is performed by the counter 16 . That is, when BL=16, the toggling of the signal C occurs in units of multiples of 16. In an embodiment of the present invention, a low-level pulse width section of the waveform D (DQS_GATE_N) is determined using a 3-bit counter. After the waveform J (AUTO_CNT_PRE) transitions to a high level, the counter 16 starts counting the falling edges of the toggled signal C. The counting operation of the counter 16 continues until it counts 7 falling edges.

신호(K)는 플립플롭(17)에 의해 도 5의 파형 K(AUTO_GATE_FALL)과 같이 생성된다. The signal K is generated by the flip-flop 17 as in the waveform K(AUTO_GATE_FALL) of FIG. 5 .

또한, 신호(CR)는 낸드 게이트(18)에 의해 파형(DQS_CNT_RTN)으로서 생성될 수 있다. 즉, 파형 K(AUTO_GATE_FALL)이 하이 레벨이 될 때 파형 A(mem_gate)가 하이 레벨인 경우에는 데이터 버스트가 완료되지 않았다는 것을 알리는 카운터 리턴 신호가 생성되는 것이다. Signal CR may also be generated as waveform DQS_CNT_RTN by NAND gate 18 . That is, when waveform K (AUTO_GATE_FALL) becomes high level and waveform A (mem_gate) is high level, a counter return signal indicating that the data burst is not completed is generated.

신호(L)은 앤드 게이트(19)에 의해 파형 L(DQS_CNT_END)으로서 생성될 수 있다. 상기 앤드 게이트(19)는 파형 K(AUTO_GATE_FALL)이 하이 레벨일 때 파형 A(mem_gate)가 로우 레벨인 경우에는 데이터 버스트가 종료하였음을 알리는 파형 L(DQS_CNT_END)과 같은 신호(L)를 출력한다. 도 5에서 화살부호(AR11)는 카운트 값이 7일 때, 파형 A(mem_gate)의 로우 레벨이면 파형 L(DQS_CNT_END)에서 보여지는 바와 같이 로우 레벨에서 하이 레벨로의 천이가 일어나는 것을 보여준다. 파형 L(DQS_CNT_END)의 생성은 게이트 신호 생성부(156)를 초기화하는 피드백 리셋(feedback reset)스키마를 제공한다. Signal L may be generated by AND gate 19 as waveform L (DQS_CNT_END). The AND gate 19 outputs a signal L such as a waveform L (DQS_CNT_END) indicating that the data burst has ended when the waveform A (mem_gate) is at the low level when the waveform K (AUTO_GATE_FALL) is at the high level. In FIG. 5 , the arrow AR11 indicates that when the count value is 7, when the waveform A (mem_gate) is at the low level, as shown in the waveform L (DQS_CNT_END), the transition from the low level to the high level occurs. Generation of the waveform L (DQS_CNT_END) provides a feedback reset scheme for initializing the gate signal generator 156 .

노아 게이트(42)는 도 5의 파형 M(RSN_RESYNC_END)과 같은 신호(M)을 출력한다. The NOR gate 42 outputs a signal M such as the waveform M (RSN_RESYNC_END) of FIG. 5 .

오아 게이트(21)는 앤드 게이트(13)의 출력과 상기 신호(I)를 받아 오아 응답을 생성한다. 상기 오아 게이트(21)의 오아 응답은 신호(GATE_RISE)로서 나타난다. The OR gate 21 receives the output of the AND gate 13 and the signal I to generate an OR response. The OR response of the OR gate 21 appears as a signal GATE_RISE.

앤드 게이트(22)는 신호(M)와 상기 신호(GATE_RISE)를 받아 앤드 응답을 생성한다. 상기 앤드 게이트(22)의 앤드 응답은 도 5의 파형 D(DQS_GATE_N)와 같이 로우 레벨의 윈도우를 갖는 데이터 스트로브 게이트 신호(D)이 된다. 화살부호(AR12)는 신호(M)의 하이 레벨에서 로우 레벨로 천이되는 리셋 펄스(RESET)에 응답하여 파형 D(DQS_GATE_N)의 하이 레벨 천이를 결정하는 것을 보여주고 있다. 이에 따라 tRPST(Postamble) 이후의 DQS 토글(extra postamble toggle) 이 마스킹되거나 DQS 노이즈가 마스킹(masking)된다. The AND gate 22 receives the signal M and the signal GATE_RISE to generate an AND response. The AND response of the AND gate 22 becomes a data strobe gate signal D having a low-level window like the waveform D(DQS_GATE_N) of FIG. 5 . Arrow AR12 shows that the high level transition of the waveform D (DQS_GATE_N) is determined in response to the reset pulse RESET transitioning from the high level to the low level of the signal M. Accordingly, DQS toggle (extra postamble toggle) after tRPST (Postamble) is masked or DQS noise is masked.

한편, 플립플롭(20)은 도 5의 파형 FR(GATE_FALL_RST)을 출력하여 노아 게이트(45)의 일측입력단에 제공한다. 파형 CR(DQS_CNT_RTN)과 파형 L(DQS_CNT_END)이 최소 tCK/2 동안 유지될 수 있도록 하기 위해 D 플립플롭(17)의 리셋이 파형 B(io_ndqs_in)의 마지막 폴링 에지를 이용하여 수행된다. Meanwhile, the flip-flop 20 outputs the waveform FR (GATE_FALL_RST) of FIG. 5 and provides it to one input terminal of the NOR gate 45 . To ensure that waveform CR (DQS_CNT_RTN) and waveform L (DQS_CNT_END) can be held for at least tCK/2, a reset of D flip-flop 17 is performed using the last falling edge of waveform B (io_ndqs_in).

화살부호(AR13)는 파형 B(io_ndqs_in)의 마지막 폴링 에지에 동기하여 플립플롭(17)을 리셋하는 것을 나타내고 있다. Arrow AR13 indicates resetting the flip-flop 17 in synchronization with the last falling edge of the waveform B(io_ndqs_in).

노아 게이트(23)는 앤드 게이트(22)의 출력 신호(D)와 상기 신호(C)를 노아 게이팅하여 원하는 신호인 클린 데이터 스트로브 신호(E)를 생성한다. 상기 클린 데이터 스트로브 신호(E)는 도 5의 파형 E(CLEAN_DQS)로서 나타나는 바와 같이 언노운 신호가 제거된 클린 신호이다. The NOR gate 23 generates a clean data strobe signal E, which is a desired signal, by NOR-gating the output signal D and the signal C of the AND gate 22 . The clean data strobe signal E is a clean signal from which an unknown signal is removed as shown as a waveform E (CLEAN_DQS) of FIG. 5 .

도 4의 회로를 이용하여 도 5와 같은 동작이 수행되도록 할 수 있으므로, 딜레이 조절회로를 구비하거나 트레이닝 동작을 행함이 없이도, 클린 데이터 스트로브 신호를 생성할 수 있다.Since the operation shown in FIG. 5 can be performed using the circuit of FIG. 4, a clean data strobe signal can be generated without a delay control circuit or a training operation.

도 6은 도 4에 따른 또 다른 예시적 동작 타이밍도이다. FIG. 6 is another exemplary operation timing diagram according to FIG. 4 .

도 6은 BL=32인 경우에 카운터(16)의 카운팅 동작이 재개되는 경우를 보여준다. 도 6에서 보여지는 신호 파형들 중 도 5와 동일한 신호 파형들은 동일한 문자 부호로 라벨링되어 있다. 6 shows a case in which the counting operation of the counter 16 is resumed when BL=32. Among the signal waveforms shown in FIG. 6, the same signal waveforms as those of FIG. 5 are labeled with the same character code.

도 6의 파형 CR(DQS_CNT_RTN)은 도 4의 낸드 게이트(18)로부터 생성되고, 파형 FR(GATE_FALL_RST)은 도 4의 D 플립플롭(20)으로부터 생성된다. The waveform CR (DQS_CNT_RTN) of FIG. 6 is generated from the NAND gate 18 of FIG. 4 , and the waveform FR (GATE_FALL_RST) of FIG. 4 is generated from the D flip-flop 20 of FIG.

신호(K)가 도 6의 파형 K(AUTO_GATE_FALL)과 같이 하이 레벨로 되었을 때 BL=32인 경우에는 파형 A(mem_gate)도 역시 하이 레벨이다. 이러한 경우에는 데이터 버스트가 아직 끝나지 않았음을 나타내는 신호(CR)가 낸드 게이트(18)에 의해 파형(DQS_CNT_RTN)으로서 생성된다. 즉, 파형 K(AUTO_GATE_FALL)와 파형 A(mem_gate)가 모두 하이 레벨인 경우에는 데이터 버스트가 완료되지 않았다는 것을 알리는 카운터 리턴 신호가 생성된다. 이에 따라, 카운터(16)는 초기화되어 데이터 버스트 카운팅을 화살부호(AR14)로서 나타낸 바와 같이 다시 시작한다. When the signal K goes to a high level as in the waveform K (AUTO_GATE_FALL) of FIG. 6 , when BL=32, the waveform A (mem_gate) is also at a high level. In this case, a signal CR indicating that the data burst is not yet over is generated by the NAND gate 18 as a waveform DQS_CNT_RTN. That is, when the waveform K (AUTO_GATE_FALL) and the waveform A (mem_gate) are both high levels, a counter return signal indicating that the data burst is not completed is generated. Accordingly, the counter 16 is initialized and resumes counting the data bursts as indicated by arrow AR14.

도 7은 본 발명이 적용되는 또 다른 메모리 시스템의 블록도이다. 7 is a block diagram of another memory system to which the present invention is applied.

도 7을 참조하면, 메모리 시스템은 SoC(101), 메모리 인터페이싱 버퍼(151), 및 메모리 모듈(210)을 포함할 수 있다. Referring to FIG. 7 , the memory system may include an SoC 101 , a memory interfacing buffer 151 , and a memory module 210 .

SoC(101)는 메모리 컨트롤러의 기능을 수행할 수 있다. The SoC 101 may perform a function of a memory controller.

메모리 인터페이싱 버퍼(151)는 도 4를 통해 설명된 바와 같은 클린 데이터 스트로브 신호 생성회로(153)를 포함한다. The memory interfacing buffer 151 includes a clean data strobe signal generation circuit 153 as described with reference to FIG. 4 .

메모리 인터페이싱 버퍼(151)는 커맨드/어드레스(C/A)를 메모리 모듈(210)로 인가할 수 있다. 상기 커맨드/어드레스(C/A)는 SoC(101)로부터 제공된 것일 수 있다. The memory interfacing buffer 151 may apply a command/address C/A to the memory module 210 . The command/address C/A may be provided from the SoC 101 .

메모리 인터페이싱 버퍼(151)는 메모리 모듈(210)로부터 데이터(DQ)를 수신할 수 있다. 또한, 메모리 인터페이싱 버퍼(151)는 메모리 모듈(210)로부터 제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)을 포함하는 차동 데이터 스트로브 신호를 수신할 수 있다. 유사하게, 제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)의 위상은 차동 관계가 정확히 유지되는 경우에 서로 반대의 위상으로 제공될 수 있다. The memory interfacing buffer 151 may receive data DQ from the memory module 210 . Also, the memory interfacing buffer 151 may receive a differential data strobe signal including the first and second received data strobe signals DQS_t and DQS_c from the memory module 210 . Similarly, the phases of the first and second reception data strobe signals DQS_t and DQS_c may be provided with opposite phases when the differential relationship is accurately maintained.

메모리 인터페이싱 버퍼(151)는 클린 데이터 스트로브 신호 생성회로(153)를 포함하므로, 게이트 트레이닝 로직이나 펑션을 별도로 구비하지 않는다. 따라서, 신호 트레이닝에 기인되는 블랙 아웃 타임(black-out time)이 감소되고 메모리 시스템의 퍼포먼스(performance)가 개선된다. Since the memory interfacing buffer 151 includes the clean data strobe signal generation circuit 153, there is no separate gate training logic or function. Accordingly, black-out time due to signal training is reduced and the performance of the memory system is improved.

도 8은 도 7의 메모리 인터페이싱 버퍼의 변형 예를 보여주는 상세 블록도이다. 8 is a detailed block diagram illustrating a modified example of the memory interfacing buffer of FIG. 7 .

도 8을 참조하면, 메모리 인터페이싱 버퍼는 파이(PHY:152)의 형태로 구현될 수 있다. Referring to FIG. 8 , the memory interfacing buffer may be implemented in the form of a pie (PHY: 152).

파이(152)는 전송기(162), FIFO 메모리(165), 클린 데이터 스트로브 신호 생성회로(153), 수신기(RX:154), 및 클럭 발생기(155)를 포함할 수 있다. The pi 152 may include a transmitter 162 , a FIFO memory 165 , a clean data strobe signal generation circuit 153 , a receiver (RX:154), and a clock generator 155 .

DRAM(230)은 수신 버퍼(RX:232), 데이터 억세스 회로(234), 리피터(238), 및 송신 버퍼(TX:236)를 포함할 수 있다. The DRAM 230 may include a receive buffer (RX:232), a data access circuit 234 , a repeater 238 , and a transmit buffer (TX:236).

클럭 발생기(155)로부터 클럭을 수신하는 전송기(162)는 DRAM(230)의 수신 버퍼(232)로 제1,2 클럭 신호들(CK_t, CK_c)을 포함하는 차동 클럭 신호를 인가할 수 있다.The transmitter 162 receiving the clock from the clock generator 155 may apply a differential clock signal including the first and second clock signals CK_t and CK_c to the reception buffer 232 of the DRAM 230 .

상기 제1,2 클럭 신호들(CK_t, CK_c)은 수신 버퍼(232)를 통해 싱글 엔디드된 후 리피터(238)를 통해 송신 버퍼(236)로 제공된다. 송신 버퍼(236)는 싱글 엔디드 클럭 신호를 이용하여 제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)을 포함하는 차동 데이터 스트로브 신호를 전송할 수 있다.The first and second clock signals CK_t and CK_c are single-ended through the receive buffer 232 and then provided to the transmit buffer 236 through the repeater 238 . The transmission buffer 236 may transmit a differential data strobe signal including the first and second reception data strobe signals DQS_t and DQS_c using a single-ended clock signal.

데이터 억세스 회로(234)는 리드 커맨드(RCMD)에 응답하여 리드 데이터(DATA)를 출력할 수 있다. The data access circuit 234 may output the read data DATA in response to the read command RCMD.

수신기(RX:154)는 온다이 터미네이션 제어신호(ODTC)를 수신할 수 있다. 수신기(RX:154)는 데이터 리드 동작 동안에 VSSQ ODT 동작 하에서 제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)을 수신할 수 있다. The receiver RX:154 may receive the on-die termination control signal ODTC. The receiver RX:154 may receive the first and second reception data strobe signals DQS_t and DQS_c under the VSSQ ODT operation during the data read operation.

제1,2 수신 데이터 스트로브 신호들(DQS_t, DQS_c)을 포함하는 차동 데이터 스트로브 신호가 수신될 경우에 언노운 구간에서의 신호는 클린 데이터 스트로브 신호 생성회로(153)에 의해 제거된다. When the differential data strobe signal including the first and second received data strobe signals DQS_t and DQS_c is received, the signal in the unknown period is removed by the clean data strobe signal generating circuit 153 .

따라서, FIFO 메모리(165)의 클럭단으로 삼상태 구간을 갖지 않는 클린 데이터 스트로브 신호가 인가되므로 리드 데이터가 정확히 수신된다. FIFO 메모리(165)는 DDR 리드 데이터를 수신하여 SDR 데이터를 출력단들(DOUT1,DOUT2)로 각기 출력할 수 있다. Accordingly, since the clean data strobe signal having no tri-state section is applied to the clock terminal of the FIFO memory 165, the read data is accurately received. The FIFO memory 165 may receive the DDR read data and output the SDR data to the output terminals DOUT1 and DOUT2, respectively.

도 9는 본 발명의 실시 예에 따른 클린 데이터 스트로브 신호 생성회로를 포함하는 인터페이싱 장치의 연결 구성도이다. 9 is a diagram illustrating a connection configuration of an interfacing device including a clean data strobe signal generating circuit according to an embodiment of the present invention.

도 9를 참조하면, 메모리 컨트롤러(3100)에는 I/F PHY(3700)가 연결된다. I/F PHY(3700)는 인터페이싱 장치로서 도 8의 파이(152)에 대응될 수 있다. Referring to FIG. 9 , an I/F PHY 3700 is connected to the memory controller 3100 . The I/F PHY 3700 may correspond to the pie 152 of FIG. 8 as an interfacing device.

I/F PHY(3700)는 메모리 컨트롤러(3100)와 메모리 장치(3300)의 사이 및 메모리 컨트롤러(3100)와 메모리 장치(3500)의 사이에서 신호들을 인터페이싱한다. The I/F PHY 3700 interfaces signals between the memory controller 3100 and the memory device 3300 and between the memory controller 3100 and the memory device 3500 .

유사하게, I/F PHY(3700)는 메모리 장치(3300)나 메모리 장치(3500)로 부터 리드 데이터(DQ) 및 차동 데이터 스트로브 신호(DQS)를 수신할 수 있다.Similarly, the I/F PHY 3700 may receive the read data DQ and the differential data strobe signal DQS from the memory device 3300 or the memory device 3500 .

메모리 컨트롤러(3100)는 I/F PHY(3700)를 통해 메모리 장치(3300)나 메모리 장치(3500)로 커맨드/어드레스(CMD/ADD)를 인가할 수 있다. The memory controller 3100 may apply a command/address (CMD/ADD) to the memory device 3300 or the memory device 3500 through the I/F PHY 3700 .

메모리 컨트롤러(3100)는 I/F PHY(3700)를 통해 메모리 장치(3300)나 메모리 장치(3500)로 제1 칩 선택신호(/CSa)를 인가할 수 있다. The memory controller 3100 may apply the first chip selection signal /CSa to the memory device 3300 or the memory device 3500 through the I/F PHY 3700 .

메모리 컨트롤러(3100)는 I/F PHY(3700)를 통해 메모리 장치(3300)나 메모리 장치(3500)로 제2 칩 선택신호(/CSb)를 인가할 수 있다. The memory controller 3100 may apply the second chip selection signal /CSb to the memory device 3300 or the memory device 3500 through the I/F PHY 3700 .

메모리 장치(3300)는 상기 제1 칩 선택신호(/CSa) 및 제2 칩 선택신호(/CSb)에 따라 랭크 단위로 억세스될 수 있다. 유사하게, 메모리 장치(3500)도 상기 제1 칩 선택신호(/CSa) 및 제2 칩 선택신호(/CSb)에 따라 랭크 단위로 억세스될 수 있다. The memory device 3300 may be accessed in units of ranks according to the first chip selection signal /CSa and the second chip selection signal /CSb. Similarly, the memory device 3500 may also be accessed in units of ranks according to the first chip select signal /CSa and the second chip select signal /CSb.

I/F PHY(3700)는 언노운 구간에서의 삼상태 신호를 포함하는 차동 데이터 스트로브 신호(DQS)가 수신될 경우에도 도 5 또는 도 6과 같은 동작을 수행하여 클린 데이터 스트로브 신호를 생성한다. 따라서, 메모리 컨트롤러(3100)는 에러 없이 리드 데이터를 정확히 수신하게 된다. The I/F PHY 3700 generates a clean data strobe signal by performing the same operation as in FIG. 5 or 6 even when the differential data strobe signal DQS including the tri-state signal in the unknown period is received. Accordingly, the memory controller 3100 accurately receives the read data without an error.

도 10은 본 발명의 또 다른 실시 예에 따른 클린 데이터 스트로브 신호 생성회로를 포함하는 인터페이싱 장치의 연결 구성도이다. 10 is a connection configuration diagram of an interfacing device including a clean data strobe signal generating circuit according to another embodiment of the present invention.

도 10을 참조하면, 메모리 컨트롤러(4100)에는 I/F PHY(4500)가 연결된다. I/F PHY(4500)는 인터페이싱 장치로서 도 8의 파이(152)에 대응될 수 있다. Referring to FIG. 10 , an I/F PHY 4500 is connected to the memory controller 4100 . The I/F PHY 4500 may correspond to the pie 152 of FIG. 8 as an interfacing device.

I/F PHY(4500)는 메모리 컨트롤러(4100)와 메모리 장치(4300)의 사이에서 신호들을 인터페이싱한다. The I/F PHY 4500 interfaces signals between the memory controller 4100 and the memory device 4300 .

유사하게, I/F PHY(4500)는 메모리 장치(4300)로 부터 리드 데이터(DQ) 및 차동 데이터 스트로브 신호(DQS)를 수신할 수 있다.Similarly, the I/F PHY 4500 may receive the read data DQ and the differential data strobe signal DQS from the memory device 4300 .

메모리 컨트롤러(4100)는 I/F PHY(3700)를 통해 메모리 장치(4300)로 커맨드/어드레스(CMD/ADD)를 인가할 수 있으며, 메모리 장치(4300)로 칩 선택신호(/CSa)를 인가할 수 있다. The memory controller 4100 may apply a command/address (CMD/ADD) to the memory device 4300 through the I/F PHY 3700 , and applies a chip select signal /CSa to the memory device 4300 . can do.

메모리 장치(4300)는 상기 칩 선택신호(/CSa)에 의해 인에이블 되어 커맨드에 따른 동작을 수행할 수 있다. The memory device 4300 may be enabled by the chip select signal /CSa to perform an operation according to a command.

I/F PHY(4500)는 언노운 구간에서의 삼상태 신호를 포함하는 차동 데이터 스트로브 신호(DQS)가 수신될 경우에도 도 5 또는 도 6과 같은 동작을 수행하여, 게이트 트레이닝 동작 없이, 클린 데이터 스트로브 신호를 생성한다. 따라서, 메모리 컨트롤러(4100)는 에러 없이 리드 데이터를 정확히 수신하게 된다. The I/F PHY 4500 performs the same operation as in FIG. 5 or FIG. 6 even when a differential data strobe signal (DQS) including a tri-state signal in an unknown period is received, and performs a clean data strobe operation without a gate training operation. generate a signal Accordingly, the memory controller 4100 accurately receives the read data without an error.

도 11은 본 발명의 실시 예에 따른 클린 데이터 스트로브 신호 생성의 플로우챠트이다. 11 is a flowchart of clean data strobe signal generation according to an embodiment of the present invention.

도 11을 참조하면, 클린 데이터 스트로브 신호의 생성(S1110)이 접지(VSSQ) 터미네이션 방식의 ODT 제어(S1100)가 수행되는 경우에 실행되는 것이 나타나 있다. 즉, 도 5나 도 6을 통해 설명된 바와 같은 클린 데이터 스트로브 신호의 생성(S1110) 동작은 접지(VSSQ) 터미네이션 방식의 ODT 제어(S1100)동안에 일어난다. 만약, ODT 제어가 접지(VSSQ) 터미네이션 방식이 아니라 VDD 터미네이션 방식이나 하프 VDD 터미네이션 방식으로 수행되는 경우에 클린 데이터 스트로브 신호의 생성(S1110) 동작은 변경될 수 있을 것이다. Referring to FIG. 11 , it is shown that the generation of the clean data strobe signal ( S1110 ) is executed when the ODT control ( S1100 ) of the ground (VSSQ) termination method is performed. That is, the operation of generating the clean data strobe signal (S1110) as described with reference to FIGS. 5 and 6 occurs during the ODT control (S1100) of the ground (VSSQ) termination method. If the ODT control is performed by the VDD termination method or the half VDD termination method instead of the ground (VSSQ) termination method, the operation of generating the clean data strobe signal ( S1110 ) may be changed.

도 12는 본 발명의 실시 예에 따른 클린 데이터 스트로브 신호 생성의 세부 플로우챠트이다. 12 is a detailed flowchart of clean data strobe signal generation according to an embodiment of the present invention.

도 12를 참조하면, 접지(VSSQ) 터미네이션 방식의 ODT 제어가 온(ON) 상태로 되어 있는 경우에 S1200에서 제1 수신 데이터 스트로브 신호(DQS_t)가 제1 리시버(151)로 수신된다. Referring to FIG. 12 , when the ODT control of the ground (VSSQ) termination method is turned on, the first reception data strobe signal DQS_t is received by the first receiver 151 in S1200 .

S1210에서 제1 수신 데이터 스트로브 신호(DQS_t)에 엑스트라 토글링이 존재하는 지가 체크된다. 엑스트라 토글링이 존재하는 경우에는 도 5를 통해 설명된 바와 같이 상대적으로 쇼트 로우 펄스 구간(마스킹 윈도우로서)을 갖는 데이터 스트로브 게이트 신호(D)가 S1220에서 생성된다. 결국, 엑스트라 DQS 토글 및 카운팅 회로를 이용하여 쇼트 게이트 출력이 생성된다. 한편, 엑스트라 토글링이 존재하지 않는 경우에는 도 5를 통해 설명된 바와 같이 상대적으로 롱 로우 펄스 구간을 갖는 데이터 스트로브 게이트 신호(D)가 S1230에서 생성된다. 결국, DQS_c의 프리앰블과 카운팅 회로를 이용하여 롱 게이트 출력이 생성된다. In S1210, it is checked whether extra toggling exists in the first received data strobe signal DQS_t. When extra toggling exists, as described with reference to FIG. 5 , a data strobe gate signal D having a relatively short low pulse period (as a masking window) is generated in S1220 . Ultimately, a short gate output is generated using an extra DQS toggle and counting circuit. Meanwhile, when extra toggling does not exist, as described with reference to FIG. 5 , a data strobe gate signal D having a relatively long and low pulse period is generated in S1230. As a result, a long gate output is generated using the preamble of DQS_c and the counting circuit.

S1240에서 도 5의 신호들(C,D)이 게이팅되어 상기 제1 수신 데이터 스트로브 신호(DQS_t)에 동기된 클린 데이터 스트로브 신호(E)가 생성된다. 결국, 도 5의 신호들(C,D)을 논리 게이팅하는 게이팅부는 클린 데이터 스트로브 신호를 데이터를 수신하는데 사용되는 클럭으로서 제공한다. In S1240, the signals C and D of FIG. 5 are gated to generate a clean data strobe signal E synchronized with the first received data strobe signal DQS_t. As a result, the gating unit for logic gating the signals C and D of FIG. 5 provides a clean data strobe signal as a clock used to receive data.

도 13은 본 발명의 응용 실시 예에 따른 메모리 시스템의 구성 블록도이다.13 is a block diagram of a memory system according to an application embodiment of the present invention.

도 13을 참조하면, 메모리 시스템(1400)은 메모리 컨트롤러(1410), 및 적어도 하나 이상의 메모리 모듈(1420, 1430)을 포함할 수 있다.Referring to FIG. 13 , the memory system 1400 may include a memory controller 1410 and at least one or more memory modules 1420 and 1430 .

메모리 컨트롤러(1410)는 프로세서나 호스트로부터 인가되는 명령을 수행하도록 메모리 모듈들(1420,1430)을 제어할 수 있다. 메모리 컨트롤러(1410)는 프로세서나 호스트의 내부에 구현될 수도 있으며, 어플리케이션 프로세서 또는 SoC로 구현될 수 도 있다. 메모리 컨트롤러(1410)의 버스(1440)에는 신호 무결성(signal integrity)을 위해 소오스 터미네이션이 저항(RTT)을 통해 구현될 수 있다. 비록 도면에서는 VSSQ 터미네이션 타입의 ODT가 도시되어 있으나 VDD 터미네이션 타입의 ODT 제어도 수행될 수 있을 것이다. The memory controller 1410 may control the memory modules 1420 and 1430 to perform a command applied from a processor or a host. The memory controller 1410 may be implemented inside a processor or a host, or may be implemented as an application processor or SoC. In the bus 1440 of the memory controller 1410 , source termination may be implemented through a resistor RTT for signal integrity. Although the drawing shows the ODT of the VSSQ termination type, the ODT control of the VDD termination type may also be performed.

도 13에서 도 2의 회로는 상기 메모리 컨트롤러(1410)에 포함되어 있다. In FIG. 13 , the circuit of FIG. 2 is included in the memory controller 1410 .

제1 메모리 모듈(1420) 및 제2 메모리 모듈(1430)은 버스(1440)를 통하여 메모리 컨트롤러(1410)에 연결된다. 제1 메모리 모듈(1420) 및 제2 메모리 모듈(1430) 각각은 PCB(Printed Circuit Board)상에 탑재된 복수의 반도체 메모리 칩들(다이들 또는 장치들)을 포함할 수 있다. 여기서 메모리 모듈의 형태는 DIMM(dual in-line memory module) 타입인 경우에 RDIMM, LRDIMM, 또는 FRDIMM 일 수 있다. 메모리 모듈을 구성하고 있는 반도체 메모리 장치들은 2 이상의 랭크들로 나뉘어질 수 있다. 즉, 듀얼 랭크 구조의 경우에 메모리 모듈의 기판에 탑재된 복수의 반도체 메모리 장치들은 2 개의 랭크들로 분류되고 동일한 랭크에 속한 반도체 메모리 장치들은 동시에 억세스될 수 있다. 결국 랭크는 메모리 컨트롤러가 반도체 메모리 장치들에 대해 데이터를 입출력하는 단위를 의미하는 것일 수 있다. 따라서, 싱글 랭크가 예를 들어 64비트 데이터 전송폭을 가진다고 할 경우에 듀얼 랭크는 싱글 랭크의 2배에 해당되는 데이터 전송폭을 가지며, 쿼드 랭크는 싱글 랭크의 4배에 해당되는 데이터 전송폭을 가질 수 있다. The first memory module 1420 and the second memory module 1430 are connected to the memory controller 1410 through the bus 1440 . Each of the first memory module 1420 and the second memory module 1430 may include a plurality of semiconductor memory chips (dies or devices) mounted on a printed circuit board (PCB). Here, in the case of a dual in-line memory module (DIMM) type, the memory module may be RDIMM, LRDIMM, or FRDIMM. The semiconductor memory devices constituting the memory module may be divided into two or more ranks. That is, in the case of the dual rank structure, a plurality of semiconductor memory devices mounted on the substrate of the memory module may be classified into two ranks, and semiconductor memory devices belonging to the same rank may be accessed simultaneously. After all, the rank may mean a unit in which the memory controller inputs/outputs data to/from the semiconductor memory devices. Therefore, assuming that a single rank has, for example, a 64-bit data transmission width, a dual rank has a data transmission width that is twice that of a single rank, and a quad rank has a data transmission width that is four times that of a single rank. can have

제1 메모리 모듈(1420)은 적어도 하나 이상의 메모리 랭크(R1, R2)를 포함하고, 제2 메모리 모듈(1430)은 적어도 하나 이상의 메모리 랭크(R3, R4)를 포함할 수 있다. The first memory module 1420 may include at least one or more memory ranks R1 and R2 , and the second memory module 1430 may include at least one or more memory ranks R3 and R4 .

일 실시예에서, 메모리 랭크들(R1, R2, R3, R4)은 동일한 전송선을 통하여 데이터 및/또는 어드레스 신호를 송수신하는 멀티-드롭 방식으로 연결될 수 있다. 메모리 랭크들(R1, R2, R3, R4) 각각(즉, 메모리 랭크에 포함된 반도체 메모리 장치들 각각)은 복수의 행들로 배열되고 적어도 하나의 커맨드/어드레스 레지스터에 플라이-바이 링 토폴로지나 플라이-바이 데이지 체인 토롤로지로 연결되며 Rtt/2의 터미네이션 저항을 제공하는 적어도 하나의 모듈 저항부에 터미네이션될 수 있다.In an embodiment, the memory ranks R1, R2, R3, and R4 may be connected in a multi-drop manner for transmitting and receiving data and/or address signals through the same transmission line. Each of the memory ranks R1, R2, R3, and R4 (ie, each of the semiconductor memory devices included in the memory rank) is arranged in a plurality of rows and stored in at least one command/address register in a fly-by ring topology or fly-by ring topology. It is connected in a bi-daisy chain topology and may be terminated at least one module resistor providing a termination resistor of Rtt/2.

도 13에서 메모리 시스템(1400)은 도 2와 같은 회로의 지원에 의해 트레이닝 동작을 수행함이 없이도, 클린 데이터 스트로브 신호를 생성할 수 있다. 따라서, 데이터 스트로브 신호의 지연 조절에 관련된 딜레이 회로 및 딜레이 제어 회로가 필요없다. 또한, 비동기 도메인의 데이터 스트로브 신호의 일부를 신호 트레이닝 동작 없이 마스킹할 수 있으므로, 클린 데이터 스트로브 신호의 생성에 걸리는 타임이 단축된다. 따라서, 메모리 시스템(1400)의 동작 퍼포먼스가 개선된다. In FIG. 13 , the memory system 1400 may generate a clean data strobe signal without performing a training operation with the support of the circuit shown in FIG. 2 . Accordingly, there is no need for a delay circuit and a delay control circuit related to delay adjustment of the data strobe signal. In addition, since a part of the data strobe signal in the asynchronous domain can be masked without a signal training operation, the time taken to generate the clean data strobe signal is shortened. Accordingly, the operating performance of the memory system 1400 is improved.

도 13의 경우에 메모리 모듈을 구성하는 반도체 메모리 장치들이 DRAM으로 구현된 것을 예로 들었으나, 사안이 다른 경우에 MRAM이 DRAM 대신에 탑재될 수 있다. 에스램(SRAM) 또는 디램(DRAM)과 같은 휘발성 반도체 메모리 장치는 전원이 중단될 때 저장된 데이터를 잃어버린다. 이와 대조적으로, 자기 랜덤 억세스 메모리(MRAM)와 같은 불휘발성 반도체 메모리 장치는 전원 공급이 중단된 후에도 저장된 데이터를 유지한다. 따라서, 전원 불량 또는 전원 차단에 의하여 데이터의 소실을 원하지 않는 경우에, 불휘발성 반도체 메모리 장치가 데이터를 저장하는데 선호적으로 사용된다. STT-MRAM(Spin transfer torque magneto resistive random access memory)이 메모리를 구성하는 경우에 DRAM이 갖는 장점에 더하여 MRAM이 갖는 장점이 부가될 수 있다.In the case of FIG. 13 , it is exemplified that the semiconductor memory devices constituting the memory module are implemented with DRAM, but in other cases, the MRAM may be mounted instead of the DRAM. A volatile semiconductor memory device such as SRAM or DRAM loses stored data when power is cut off. In contrast, a nonvolatile semiconductor memory device such as a magnetic random access memory (MRAM) retains stored data even after power supply is interrupted. Accordingly, when loss of data is not desired due to power failure or power cut off, the nonvolatile semiconductor memory device is preferably used to store data. When a spin transfer torque magneto resistive random access memory (STT-MRAM) constitutes the memory, the advantages of the MRAM may be added to the advantages of the DRAM.

STT-MRAM 셀은 MTJ(Magnetic Tunnel Junction) 소자와 선택 트랜지스터를 포함할 수 있다. 상기 MTJ 소자는 고정층(fixed layer)과 자유층(free layer) 및 이들 사이에 형성된 터널층을 기본적으로 포함할 수 있다. 상기 고정층의 자화 방향은 고정되어 있으며, 자유층의 자화 방향은 조건에 따라 고정층의 자화 방향과 같거나 역방향이 될 수 있다. The STT-MRAM cell may include a magnetic tunnel junction (MTJ) device and a selection transistor. The MTJ device may basically include a fixed layer, a free layer, and a tunnel layer formed therebetween. The magnetization direction of the pinned layer is fixed, and the magnetization direction of the free layer may be the same as or opposite to the magnetization direction of the pinned layer depending on conditions.

도 14는 컴퓨팅 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.14 is a block diagram illustrating an application example of the present invention applied to a computing system.

도 14를 참조하면, 컴퓨팅 시스템(1500)은 프로세서(1510), 시스템 컨트롤러(1520) 및 메모리 시스템(1400)을 포함한다. Referring to FIG. 14 , a computing system 1500 includes a processor 1510 , a system controller 1520 , and a memory system 1400 .

컴퓨팅 시스템(1510)은 프로세서 버스(1530), 확장 버스(1540), 입력 장치(1550), 출력 장치(1560), 및 저장 장치(1570)를 더 포함할 수 있다. 메모리 시스템(1400)은 적어도 하나의 메모리 모듈(1420) 및 메모리 모듈(1420)을 제어하기 위한 메모리 컨트롤러(1410)를 포함한다. 메모리 컨트롤러(1410)는 시스템 컨트롤러(1520)에 포함될 수 있다.The computing system 1510 may further include a processor bus 1530 , an expansion bus 1540 , an input device 1550 , an output device 1560 , and a storage device 1570 . The memory system 1400 includes at least one memory module 1420 and a memory controller 1410 for controlling the memory module 1420 . The memory controller 1410 may be included in the system controller 1520 .

프로세서(1510)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1510)는 마이크로프로세서 또는 중앙 처리 장치일 수 있다. 프로세서(1510)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 포함하는 프로세서 버스(1530)를 통하여 시스템 컨트롤러(1520)에 연결될 수 있다. Processor 1510 may execute various computing functions, such as executing specific software to perform specific calculations or tasks. For example, the processor 1510 may be a microprocessor or central processing unit. The processor 1510 may be coupled to the system controller 1520 through a processor bus 1530 including an address bus, a control bus, and/or a data bus.

상기 프로세서(1510)과 시스템 컨트롤러(1520)간의 호스트 인터페이스는 데이터 교환을 수행하기 위한 다양한 프로토콜들을 포함한다. 예시적으로, 시스템 컨트롤러(1520)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트나 외부와 통신하도록 구성될 수 있다. The host interface between the processor 1510 and the system controller 1520 includes various protocols for performing data exchange. Illustratively, the system controller 1520 may include a Universal Serial Bus (USB) protocol, a multimedia card (MMC) protocol, a peripheral component interconnection (PCI) protocol, a PCI-express (PCI-E) protocol, and an Advanced Technology Attachment (ATA) protocol. , Serial-ATA protocol, Parallel-ATA protocol, SCSI (small computer small interface) protocol, ESDI (enhanced small disk interface) protocol, and IDE (Integrated Drive Electronics) protocol through at least one of various interface protocols. It may be configured to communicate with the outside.

시스템 컨트롤러(1520)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스(1940)에 연결된다. 이에 따라, 프로세서(1510)는 시스템 컨트롤러(1520)를 통하여 키보드 또는 마우스와 같은 하나 이상의 입력 장치(1550), 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치(1560), 또는 하드 디스크 드라이브, 솔리드 스테이트 드라이브 또는CD-ROM과 같은 하나 이상의 저장 장치(1570)를 제어할 수 있다.The system controller 1520 is coupled to an expansion bus 1940, such as a peripheral component interconnect (PCI) bus. Accordingly, the processor 1510 may, through the system controller 1520, one or more input devices 1550 such as a keyboard or mouse, one or more output devices 1560 such as a printer or display device, or a hard disk drive, a solid state drive, etc. Alternatively, one or more storage devices 1570 such as CD-ROMs may be controlled.

도 2의 회로는 메모리 컨트롤러(1410)와 메모리 모듈(1420)사이에 설치될 수 있어, 데이터 스트로브 신호에 대한 동기를 맞추기 위한 신호 트레이닝 과정이 생략된다. The circuit of FIG. 2 may be installed between the memory controller 1410 and the memory module 1420 , so that a signal training process for synchronizing the data strobe signal is omitted.

상기 출력 장치(1560)의 하나로서 디스플레이 소자는 TFT-LCD(Thin film transistor liquid crystal display), LED(light-emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이, 또는 플렉시블 디스플레이(flexible display)로 구현될 수 있다.A display element as one of the output devices 1560 is a thin film transistor liquid crystal display (TFT-LCD), a light-emitting diode (LED) display, an organic LED (OLED) display, an active-matrix OLED (AMOLED) display, or It may be implemented as a flexible display.

메모리 컨트롤러(1410)는 프로세서(1510)에 의해 제공된 명령을 수행하도록 메모리 모듈(1520)을 제어할 수 있다. 메모리 모듈(1820)은 메모리 컨트롤러(1410)로부터 제공된 데이터를 저장하고, 저장된 데이터를 메모리 컨트롤러(1410)에 제공할 수 있다. The memory controller 1410 may control the memory module 1520 to perform a command provided by the processor 1510 . The memory module 1820 may store data provided from the memory controller 1410 and provide the stored data to the memory controller 1410 .

메모리 모듈(1420)은 복수의 반도체 메모리 장치들, 예를 들어, 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM) 및 정적 랜덤 액세스 메모리(static random access memory, SRAM)를 포함하는 휘발성 메모리나, 불휘발성 메모리를 포함할 수 있다.The memory module 1420 may include a plurality of semiconductor memory devices, for example, a volatile memory including a dynamic random access memory (DRAM) and a static random access memory (SRAM); It may include volatile memory.

상기 휘발성 메모리는 DRAM(dynamic random access memory), SRAM(static random access memory), TRAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM), MRAM을 포함할 수 있다.The volatile memory may include dynamic random access memory (DRAM), static random access memory (SRAM), thyristor RAM (TRAM), zero capacitor RAM (Z-RAM), or twin transistor RAM (TTRAM) or MRAM.

불휘발성 메모리는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory:NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)일 수 있다. 불휘발성 메모리의 단위 셀에는 1비트 또는 그 이상의 비트들이 저장될 수 있다.Nonvolatile memory includes EEPROM (Electrically Erasable Programmable Read-Only Memory), Flash memory, MRAM (Magnetic RAM), Spin-Transfer Torque MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM (CBRAM), FeRAM (Ferroelectric RAM) ), PRAM (Phase change RAM), Resistive RAM (RRAM), Nanotube RRAM (Nanotube RRAM), Polymer RAM (PoRAM), Nano Floating Gate Memory (NFGM), Holographic It may be a holographic memory, a Molecular Electronics Memory Device, or an Insulator Resistance Change Memory. One bit or more bits may be stored in a unit cell of the nonvolatile memory.

상기 컴퓨팅 시스템은 UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 변경 또는 확장될 수도 있다. The computing system includes a UMPC (Ultra Mobile PC), a workstation, a net-book, a PDA (Personal Digital Assistants), a portable computer, a web tablet, a web tablet, a tablet computer, and a wireless telephone. (wireless phone), mobile phone, smart phone, e-book, PMP (portable multimedia player), portable game console, navigation device, black box , digital camera, DMB (Digital Multimedia Broadcasting) player, 3-dimensional television, digital audio recorder, digital audio player, digital picture recorder, digital picture player, digital video recorder, digital video player, storage constituting data center, device capable of transmitting and receiving information in a wireless environment, home network one of various electronic devices constituting the , one of various electronic devices constituting a computer network, one of various electronic devices constituting a telematics network, an RFID device, or one of various components constituting a computing system, etc. It may be changed or extended to one of various components of the same electronic device.

이상에서와 같이 도면과 명세서를 통해 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. As described above, the embodiment has been disclosed through the drawings and the specification. Although specific terms are used herein, they are used only for the purpose of describing the present invention and are not used to limit the meaning or the scope of the present invention described in the claims. Therefore, it will be understood by those of ordinary skill in the art that various modifications and equivalent other embodiments are possible therefrom.

100: 메모리 컨트롤러 150: 리드 인터페이스 회로
156: 게이트 신호 생성부 200: 메모리 장치100: memory controller 150: read interface circuit
156: gate signal generator 200: memory device

Claims (20)

제 1 입력 데이터 스트로브 신호 및 제 2 입력 데이터 스트로브 신호를 포함하는 차동 데이터 스트로브 신호를 수신하고, 제1 싱글 엔디드 데이터 스트로브 신호를 출력하는 제 1 리시버;
상기 제 2 입력 데이터 스트로브 신호 및 기준 전압 신호를 수신하고, 상기 제 2 입력 데이터 스트로브 신호 및 상기 기준 전압 신호에 기반하여 제 2 싱글 엔디드 데이터 스트로브 신호를 출력하는 제 2 리시버;
상기 제 1 싱글 엔디드 데이터 스트로브 신호, 상기 제 2 싱글 엔디드 데이터 스트로브 신호 및 리드 레이턴시 종료 이후에 버스트 랭쓰에 따라 펄스 폭이 가변되는 메모리 게이트 신호에 기반하여 상기 제 1 싱글 엔디드 데이터 스트로브 신호에 동기된 데이터 스트로브 게이트 신호를 생성하는 게이트 신호 생성부; 및
리드 데이터를 수신하기 위한 클린 데이터 스트로브 신호를 생성하기 위하여 상기 제 1 싱글 엔디드 데이터 스트로브 신호 및 상기 데이터 스트로브 게이트 신호를 수신하는 게이팅부를 포함하되,
상기 데이터 스트로브 게이트 신호의 펄스 윈도우는 상기 제 1 싱글 엔디드 데이터 스트로브 신호에 엑스트라 프리앰블 토글링이 존재하는 경우 더 좁아지는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.a first receiver for receiving a differential data strobe signal including a first input data strobe signal and a second input data strobe signal and for outputting a first single-ended data strobe signal;
a second receiver receiving the second input data strobe signal and a reference voltage signal, and outputting a second single-ended data strobe signal based on the second input data strobe signal and the reference voltage signal;
Data synchronized with the first single-ended data strobe signal based on the first single-ended data strobe signal, the second single-ended data strobe signal, and a memory gate signal whose pulse width varies according to a burst length after read latency is terminated a gate signal generator generating a strobe gate signal; and
a gating unit receiving the first single-ended data strobe signal and the data strobe gate signal to generate a clean data strobe signal for receiving read data;
A pulse window of the data strobe gate signal becomes narrower when extra preamble toggling exists in the first single-ended data strobe signal. 제1항에 있어서, 상기 차동 데이터 스트로브 신호는 반도체 메모리 장치로부터 인가되는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.
The clean data strobe signal generation circuit of claim 1 , wherein the differential data strobe signal is applied from a semiconductor memory device.
 제1항에 있어서, 상기 제2 싱글 엔디드 데이터 스트로브 신호의 위상은 상기 제1 싱글 엔디드 데이터 스트로브 신호의 언노운 구간을 제외한 구간에서 상기 제1 싱글 엔디드 데이터 스트로브 신호의 위상과는 반대인 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.
The read interface device of claim 1, wherein a phase of the second single-ended data strobe signal is opposite to a phase of the first single-ended data strobe signal in a section excluding an unknown section of the first single-ended data strobe signal Clean data strobe signal generation circuit.
 제1항에 있어서, 상기 데이터 스트로브 게이트 신호는:
상기 제2 싱글 엔디드 데이터 스트로브 신호에 동기된 신호에 응답하여 제1 레벨로 천이되고;
상기 제1 싱글 엔디드 데이터 스트로브 신호의 첫 번째 폴링 에지에 동기된 카운트 시작 신호에 응답하여 상기 제1 싱글 엔디드 데이터 스트로브 신호의 토글링 횟수를 카운팅하고, 상기 토글링 횟수를 카운팅하는 동작의 종료 후에 생성되는 리셋 신호에 응답하여 제2 레벨로 천이되는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.
The method of claim 1, wherein the data strobe gate signal comprises:
transition to a first level in response to a signal synchronized to the second single-ended data strobe signal;
Counting the number of toggling of the first single-ended data strobe signal in response to a count start signal synchronized with the first falling edge of the first single-ended data strobe signal, and generating after the end of the counting operation of the number of toggling A clean data strobe signal generation circuit of a read interface device that transitions to a second level in response to a reset signal.
 제1항에 있어서, 제1 싱글 엔디드 데이터 스트로브 신호가 인버터를 통해 반전되는 경우에 상기 게이팅부는 노아 응답을 게이팅 응답으로서 생성하는 노아 게이트인 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.
The clean data strobe signal generating circuit of the read interface device according to claim 1, wherein the gating unit is a NOR gate that generates a NOR response as a gating response when the first single-ended data strobe signal is inverted through an inverter.
 제1항에 있어서, 제1 싱글 엔디드 데이터 스트로브 신호가 제1 입력 데이터 스트로브 신호와 위상이 반대인 경우에 상기 게이팅부는 앤드 응답을 게이팅 응답으로서 생성하는 앤드 게이트인 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.The clean data strobe signal generation of the read interface device according to claim 1, wherein the gating unit is an AND gate that generates an AND response as a gating response when the first single-ended data strobe signal is out of phase with the first input data strobe signal Circuit. 제1항에 있어서, 상기 차동 데이터 스트로브 신호는 접지전압 터미네이션 방식의 온다이 터미네이션 동작을 갖는 LPDDR4 DRAM으로부터 인가되는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.
The clean data strobe signal generation circuit of claim 1 , wherein the differential data strobe signal is applied from an LPDDR4 DRAM having an on-die termination operation of a ground voltage termination method.
 제1항에 있어서, 상기 클린 데이터 스트로브 신호는 상기 리드 데이터를 수신하는 FIFO 메모리의 데이터 클럭 신호로서 제공되는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로. The clean data strobe signal generation circuit of claim 1, wherein the clean data strobe signal is provided as a data clock signal of a FIFO memory that receives the read data. 제1항에 있어서, 상기 메모리 게이트 신호의 펄스 폭은 상기 버스트 랭쓰의 펄스 폭의 절반인 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.
The clean data strobe signal generation circuit of claim 1 , wherein a pulse width of the memory gate signal is half a pulse width of the burst length.
 제 1 입력 데이터 스트로브 신호 및 제 2 입력 데이터 스트로브 신호를 포함하는 차동 데이터 스트로브 신호를 수신하고, 제 1 싱글 엔디드 데이터 스트로브 신호를 출력하는 제 1 리시버;
상기 제 2 입력 데이터 스트로브 신호 및 기준 신호를 수신하고, 상기 제 2 입력 데이터 스트로브 신호 및 기준 전압 신호에 기반하여 제 2 싱글 엔디드 데이터 스트로브 신호를 출력하는 제 2 리시버;
리드 레이턴시 종료 이후에 버스트 랭쓰가 반영된 펄스 폭을 가지는 메모리 게이트 신호를 생성하는 메모리 게이트 신호 발생기;
상기 제 1 싱글 엔디드 데이터 스트로브 신호, 상기 제 2 싱글 엔디드 데이터 스트로브 신호 및 상기 메모리 게이트 신호를 수신하고, 상기 메모리 게이트 신호에 기반하여 상기 제 1 싱글 엔디드 데이터 스트로브 신호의 토글링 수를 카운팅하여 데이터 스트로브 게이트 신호를 생성하는 게이트 신호 생성부; 및
리드 데이터를 수신하기 위하여 상기 제 1 싱글 엔디드 데이터 스트로브 신호 및 상기 데이터 스트로브 게이트 신호를 수신하고, 클린 데이터 스트로브 신호를 게이팅 응답으로서 생성하는 게이팅부를 포함하되,
상기 데이터 스트로브 게이트 신호의 펄스 윈도우는 상기 제 1 싱글 엔디드 데이터 스트로브 신호에 엑스트라 프리앰블 토글링이 존재하는 경우 더 좁아지는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.a first receiver for receiving a differential data strobe signal including a first input data strobe signal and a second input data strobe signal, and for outputting a first single-ended data strobe signal;
a second receiver receiving the second input data strobe signal and a reference signal, and outputting a second single-ended data strobe signal based on the second input data strobe signal and a reference voltage signal;
a memory gate signal generator configured to generate a memory gate signal having a pulse width in which the burst length is reflected after the end of the read latency;
Receive the first single-ended data strobe signal, the second single-ended data strobe signal, and the memory gate signal, and count the number of toggling of the first single-ended data strobe signal based on the memory gate signal to perform a data strobe a gate signal generator generating a gate signal; and
a gating unit receiving the first single-ended data strobe signal and the data strobe gate signal to receive read data, and generating a clean data strobe signal as a gating response;
A pulse window of the data strobe gate signal becomes narrower when extra preamble toggling exists in the first single-ended data strobe signal. 제 10 항에 있어서,
상기 차동 데이터 스트로브 신호는 DRAM으로부터 인가되는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.11. The method of claim 10,
The differential data strobe signal is a clean data strobe signal generation circuit of a read interface device applied from a DRAM. 제 11 항에 있어서,
상기 DRAM은 RDIMM 또는 LRDIMM 구조의 메모리 모듈로 이루어진 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.12. The method of claim 11,
The DRAM is a clean data strobe signal generation circuit of a read interface device comprising a memory module having an RDIMM or LRDIMM structure. 제 10 항에 있어서,
상기 제 1 싱글 엔디드 데이터 스트로브 신호의 토글링 수를 카운팅하는 동작은 카운터 또는 시프트 레지스터에 의해 수행되는 리드 인터페이스 장치의 클린 데이터 스트로브 신호 생성회로.11. The method of claim 10,
The operation of counting the number of toggling of the first single-ended data strobe signal is performed by a counter or a shift register. 적어도 하나의 메모리 장치로부터 데이터를 수신하는 입력 버퍼;
상기 입력 버퍼로부터 전송된 상기 데이터를 데이터 클럭 신호에 응답하여 저장하는 데이터 수신 메모리; 및
상기 적어도 하나의 메모리 장치로부터 차동 데이터 스트로브 신호를 수신하고, 클린 데이터 스트로브 신호를 생성하는 클린 데이터 스트로브 신호 생성 회로를 포함하되,
상기 클린 데이터 스트로브 신호는 상기 데이터 클럭 신호로써 이용되고,
상기 클린 데이터 스트로브 생성 회로는 게이트 신호 생성기를 포함하고,
상기 게이트 신호 생성기는 상기 차동 데이터 스트로브 신호, 기준 전압 신호 및 메모리 게이트 신호에 동기화되어 데이터 스트로브 게이트 신호를 생성하고,
상기 메모리 게이트 신호는 리드 레이턴시 종료 이후의 버스트 랭쓰에 따라 펄스 폭이 가변되고,
상기 데이터 스트로브 게이트 신호의 펄스 윈도우는 제 1 싱글 엔디드 데이터 스트로브 신호에 엑스트라 프리앰블 토글링이 존재하는 경우 더 좁아지는 리드 인터페이스 회로.an input buffer for receiving data from at least one memory device;
a data receiving memory configured to store the data transmitted from the input buffer in response to a data clock signal; and
a clean data strobe signal generating circuit configured to receive a differential data strobe signal from the at least one memory device and generate a clean data strobe signal;
the clean data strobe signal is used as the data clock signal;
wherein the clean data strobe generation circuit includes a gate signal generator;
the gate signal generator is synchronized with the differential data strobe signal, the reference voltage signal and the memory gate signal to generate a data strobe gate signal;
A pulse width of the memory gate signal varies according to a burst length after the read latency is terminated;
A read interface circuit in which a pulse window of the data strobe gate signal becomes narrower when extra preamble toggling exists in the first single-ended data strobe signal. 제 14 항에 있어서,
상기 클린 데이터 스트로브 신호 생성 회로는 제 1 리시버 및 제 2 리시버를 포함하고,
상기 수신된 차동 데이터 스트로브 신호는 제 1 입력 데이터 스트로브 신호 및 제 2 입력 데이터 스트로브 신호를 포함하고,
상기 제 1 리시버는 상기 제 1 입력 데이터 스트로브 신호 및 상기 제 2 입력 데이터 스트로브 신호를 수신하고, 제 1 싱글 엔디드 데이터 스트로브 신호를 출력하고,
상기 제 2 리시버는 상기 제 2 입력 데이터 스트로브 신호 및 상기 기준 전압 신호를 수신하고, 제2 싱글 엔디드 데이터 스트로브 신호를 출력하고,
상기 게이트 신호 생성기는 상기 제 1 싱글 엔디드 데이터 스트로브 신호 및 상기 제 2 싱글 엔디드 데이터 스트로브 신호를 수신하고, 상기 수신된 제 1 싱글 엔디드 데이터 스트로브 신호 및 상기 제 2 싱글 엔디드 데이터 스트로브 신호에 기반하여 상기 데이터 스트로브 게이트 신호를 생성하고,
상기 클린 데이터 스트로브 신호 생성 회로는 상기 데이터 스트로브 게이트 신호 및 상기 제 1 싱글 엔디드 데이터 스트로브 신호에 기반하여 상기 클린 데이터 스트로브 신호를 생성하는 리드 인터페이스 회로.15. The method of claim 14,
The clean data strobe signal generation circuit includes a first receiver and a second receiver,
the received differential data strobe signal includes a first input data strobe signal and a second input data strobe signal;
the first receiver receives the first input data strobe signal and the second input data strobe signal, and outputs a first single-ended data strobe signal;
the second receiver receives the second input data strobe signal and the reference voltage signal, and outputs a second single-ended data strobe signal;
The gate signal generator receives the first single-ended data strobe signal and the second single-ended data strobe signal, and based on the received first single-ended data strobe signal and the second single-ended data strobe signal, the data generate a strobe gate signal,
and the clean data strobe signal generation circuit is configured to generate the clean data strobe signal based on the data strobe gate signal and the first single-ended data strobe signal. 제 14 항에 있어서,
상기 적어도 하나의 메모리 장치는 휘발성 반도체 메모리 장치인 리드 인터페이스 회로.15. The method of claim 14,
and the at least one memory device is a volatile semiconductor memory device. 제 14 항에 있어서,
상기 적어도 하나의 메모리 장치는 비휘발성 반도체 메모리 장치인 리드 인터페이스 회로.15. The method of claim 14,
and the at least one memory device is a non-volatile semiconductor memory device. 제 14 항에 있어서,
상기 데이터 수신 메모리는 메모리 컨트롤러에 상기 저장된 리드 데이터를 출력하는 리드 인터페이스 회로.15. The method of claim 14,
The data receiving memory is a read interface circuit for outputting the stored read data to a memory controller. 삭제delete 삭제delete
KR1020150144835A 2015-10-16 2015-10-16 Clean data strobe signal generating circuit in read interface device KR102390917B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150144835A KR102390917B1 (en) 2015-10-16 2015-10-16 Clean data strobe signal generating circuit in read interface device
US15/292,834 US10147481B2 (en) 2015-10-16 2016-10-13 Clean data strobe signal generating circuit in read interface device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150144835A KR102390917B1 (en) 2015-10-16 2015-10-16 Clean data strobe signal generating circuit in read interface device

Publications (2)

Publication Number Publication Date
KR20170045442A KR20170045442A (en) 2017-04-27
KR102390917B1 true KR102390917B1 (en) 2022-04-27

Family

ID=58530215

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150144835A KR102390917B1 (en) 2015-10-16 2015-10-16 Clean data strobe signal generating circuit in read interface device

Country Status (2)

Country Link
US (1) US10147481B2 (en)
KR (1) KR102390917B1 (en)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI582790B (en) * 2015-10-02 2017-05-11 智原科技股份有限公司 Double data rate gating method and apparatus
KR102536657B1 (en) * 2016-07-12 2023-05-30 에스케이하이닉스 주식회사 Semiconductor device and semiconductor system
KR20180075083A (en) * 2016-12-26 2018-07-04 에스케이하이닉스 주식회사 Dynamic termination circuit, semiconductor apparatus and system including the same
KR102471160B1 (en) * 2017-05-16 2022-11-25 삼성전자주식회사 Nonvolatile memory including on-die-termination circuit and Storage device including the nonvolatile memory
KR102370156B1 (en) * 2017-08-23 2022-03-07 삼성전자주식회사 Memory system, and memory module and semiconductor memory device for the same
KR20210155228A (en) * 2020-06-15 2021-12-22 에스케이하이닉스 주식회사 Memory device and method for operating the same
US11127438B1 (en) 2020-06-17 2021-09-21 Western Digital Technologies, Inc. Background interface training using secondary senses
US11626149B2 (en) * 2020-09-15 2023-04-11 Integrated Silicon Solution, (Cayman) Inc. SPI NOR memory with optimized read and program operation
US11816352B2 (en) * 2021-10-22 2023-11-14 Realtek Semiconductor Corporation Electronic device, data strobe gate signal generator circuit and data strobe gate signal generating method
CN115312092B (en) * 2022-10-09 2022-12-27 合肥奎芯集成电路设计有限公司 Gate-controlled data strobe signal generation circuit and signal generation method and device thereof
CN115547381B (en) * 2022-11-30 2023-03-31 合肥奎芯集成电路设计有限公司 Gate signal generating circuit of data gate signal and signal generating method thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002082830A (en) 2000-02-14 2002-03-22 Mitsubishi Electric Corp Interface circuit
US7002378B2 (en) 2000-12-29 2006-02-21 Intel Corporation Valid data strobe detection technique
KR100574989B1 (en) 2004-11-04 2006-05-02 삼성전자주식회사 Memory device for improving efficiency of data strobe bus line and memory system including the same, and data strobe signal control method thereof
JP5023539B2 (en) 2006-04-11 2012-09-12 富士通セミコンダクター株式会社 Semiconductor device and signal processing method
US7457175B1 (en) * 2006-10-23 2008-11-25 3Par, Inc. Dual data rate memory strobe checker
US8504788B2 (en) 2006-12-20 2013-08-06 Rambus Inc. Memory controller, system and method for read signal timing calibration
JP5106942B2 (en) 2007-07-31 2012-12-26 ルネサスエレクトロニクス株式会社 Memory read control circuit
US7590025B2 (en) * 2007-12-19 2009-09-15 Integrated Device Technology, Inc. Systems and methods for clean DQS signal generation in source-synchronous DDR2 interface design
KR101113331B1 (en) 2010-07-30 2012-03-15 주식회사 하이닉스반도체 Data input circuit
JP2013232152A (en) * 2012-05-01 2013-11-14 Ps4 Luxco S A R L Control device, memory system, and memory module
WO2013164699A2 (en) 2012-05-01 2013-11-07 Marvell World Trade Ltd. Systems and methods for dqs gating
US8630131B1 (en) * 2012-07-30 2014-01-14 Altera Corporation Data strobe enable circuitry
US9524255B2 (en) 2013-05-28 2016-12-20 Marvell World Trade Ltd. System and method for automatic DQS gating based on counter signal
US9530473B2 (en) * 2014-05-22 2016-12-27 Micron Technology, Inc. Apparatuses and methods for timing provision of a command to input circuitry
US9524763B2 (en) * 2014-06-12 2016-12-20 Qualcomm Incorporated Source-synchronous data transmission with non-uniform interface topology

Also Published As

Publication number Publication date
KR20170045442A (en) 2017-04-27
US20170110175A1 (en) 2017-04-20
US10147481B2 (en) 2018-12-04

Similar Documents

Publication Publication Date Title
KR102390917B1 (en) Clean data strobe signal generating circuit in read interface device
US9640232B2 (en) Semiconductor systems and semiconductor devices
US20190180803A1 (en) Semiconductor memory device and memory system
US10545888B2 (en) Data inversion circuit
US20240014817A1 (en) Apparatus for transmitting and receiving a signal, a method of operating the same, a memory device, and a method of operating the memory device
US11315614B2 (en) Memory device including interface circuit and method of operating the same
EP3805937B1 (en) Memory device including interface circuit and method of operating the same
US10068633B2 (en) Semiconductor devices and integrated circuits including the same
US7830733B2 (en) Devices, systems, and methods for independent output drive strengths
US10847195B2 (en) Semiconductor device having ranks that performs a termination operation
US9483427B2 (en) Data storage apparatus
US20180350415A1 (en) Semiconductor devices and semiconductor systems including the same
CN110718245B (en) Semiconductor device with a semiconductor layer having a plurality of semiconductor layers
KR20140113105A (en) Synchronous semiconductor memory device with dual type DLLs and method for managing dual type DLLs
US10418088B2 (en) Power reduction technique during read/write bursts
KR100903368B1 (en) Semiconductor memory apparatus for transmitting data in high speed
US11574661B1 (en) Shared command shifter systems and methods
US20150155019A1 (en) Semiconductor integrated circuit
US9811265B2 (en) Buffer memory devices, memory modules and solid state disks with non-uniform memory device connections
US9524761B2 (en) Semiconductor device including latch controller for preventing DC current from flowing between differential signals and method of operating same
US11687114B2 (en) Clock converting circuit with symmetric structure
US20230081690A1 (en) Data output control circuit and semiconductor device including the same
KR20230148989A (en) Semiconductor memory device and electronic device including the same
CN111800126A (en) Resetting clock divider circuit before clock restart
CN112309445A (en) Memory interface circuit, memory storage device and signal generating method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant