KR20170061418A - 스트레스 인가 모드를 갖는 캘리브레이션 회로 및 이를 포함하는 메모리 장치 - Google Patents

스트레스 인가 모드를 갖는 캘리브레이션 회로 및 이를 포함하는 메모리 장치 Download PDF

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Abstract

스트레스 인가 모드를 갖는 캘리브레이션 회로 및 이를 포함하는 메모리 장치가 개시된다. 본 발명의 기술적 사상에 따른 메모리 장치는, 제1 트랜지스터부를 포함하는 풀업 제어 코드 생성부 및 제2 트랜지스터부를 포함하는 풀다운 제어 코드 생성부를 구비하고, 캘리브레이션 모드에서 풀업 제어 코드 및 풀다운 제어 코드를 생성하기 위한 캘리브레이션 동작을 수행하며, 스트레스 인가 모드에서 상기 제1 트랜지스터부 및 제2 트랜지스터부 중 적어도 일부를 턴 온하여 스트레스를 인가하는 캘리브레이션 회로 및 상기 풀업 제어 코드 및 풀다운 제어 코드 중 적어도 하나에 응답하여 저항 값이 조절되는 OCD/ODT 회로를 구비하는 것을 특징으로 한다.

Description

스트레스 인가 모드를 갖는 캘리브레이션 회로 및 이를 포함하는 메모리 장치{Calibration Circuit having stress applying mode and Memory Device having the same}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 상세하게는 스트레스 인가 모드를 갖는 캘리브레이션 회로 및 이를 포함하는 메모리 장치에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 메모리 장치는 그 용량 및 속도가 증가하고 있다. 메모리 장치의 일예로서 DRAM은 휘발성 메모리(volatile-memory)로서, 커패시터에 저장되어 있는 전하(charge)에 의해 데이터를 판정하는 메모리이다.
메모리 컨트롤러와 메모리 장치 사이에 전송되는 신호의 왜곡을 방지하기 위하여 ODT(On Die Termination) 회로 및/또는 OCD(Off Chip Driver) 회로가 메모리 장치에 구비될 수 있다. ODT/OCD 회로의 저항(또는, 임피던스)은 캘리브레이션 회로에서 발생된 제어 코드에 의해 제어된다. 캘리브레이션 회로는 PVT(Process, Voltage, Temperature: 프로세스, 전압, 온도) 등의 조건에 따라 변화하는 풀업 및 풀다운 제어 코드를 생성하는 ZQ 캘리브레이션(ZQ calibration) 동작을 수행한다.
ODT/OCD 회로는 메모리 동작에 따라 다양한 형태로 스트레스를 받게 되며, 이 경우 ODT/OCD 회로의 임피던스 매칭 특성이 저하됨에 따라 신호의 왜곡이 증가될 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는, NBTI 등의 각종 스트레스에 기인한 신호의 왜곡을 감소할 수 있는 캘리브레이션 회로 및 이를 포함하는 메모리 장치를 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 메모리 장치는, 제1 트랜지스터부를 포함하는 풀업 제어 코드 생성부 및 제2 트랜지스터부를 포함하는 풀다운 제어 코드 생성부를 구비하고, 캘리브레이션 모드에서 풀업 제어 코드 및 풀다운 제어 코드를 생성하기 위한 캘리브레이션 동작을 수행하며, 스트레스 인가 모드에서 상기 제1 트랜지스터부 및 제2 트랜지스터부 중 적어도 일부를 턴 온하여 스트레스를 인가하는 캘리브레이션 회로 및 상기 풀업 제어 코드 및 풀다운 제어 코드 중 적어도 하나에 응답하여 저항 값이 조절되는 OCD/ODT 회로를 구비하는 것을 특징으로 한다.
일 실시예에 따라, 상기 캘리브레이션 회로는 오프 모드에서 동작하고, 상기 오프 모드에서 상기 제1 트랜지스터부 및 제2 트랜지스터부는 턴 오프되는 것을 특징으로 한다.
또한, 일 실시예에 따라, 상기 캘리브레이션 회로가 상기 스트레스 인가 모드로 진입하도록 스트레스 인에이블 신호를 생성하는 모드 제어부를 더 구비하는 것을 특징으로 한다.
또한, 일 실시예에 따라, 상기 스트레스 인가 모드에서, 상기 제1 트랜지스터부의 적어도 일부의 트랜지스터들이 턴 온되고, 상기 제2 트랜지스터부의 트랜지스터들이 모두 턴 오프되는 것을 특징으로 한다.
또한, 일 실시예에 따라, 상기 OCD/ODT 회로는, 다수 개의 제1 PMOS 트랜지스터들을 포함하는 풀업부와 다수 개의 제1 NMOS 트랜지스터들을 포함하는 풀다운부를 구비하고, 상기 제1 트랜지스터부는 다수 개의 제2 PMOS 트랜지스터들을 포함하고, 상기 제2 트랜지스터부는 다수 개의 제2 NMOS 트랜지스터들을 포함하며, 상기 OCD/ODT 회로의 노멀 동작에서 상기 제1 PMOS 트랜지스터들의 온/오프 패턴과 동일하게, 상기 스트레스 인가 모드에서 상기 다수 개의 제2 PMOS 트랜지스터들이 온/오프되는 것을 특징으로 한다.
또한, 일 실시예에 따라, 상기 캘리브레이션 회로는 캘리브레이션 인에이블 신호 및 스트레스 인에이블 신호를 수신하고, 상기 캘리브레이션 인에이블 신호가 활성화될 때 상기 캘리브레이션 모드가 수행되고, 상기 캘리브레이션 인에이블 신호가 비활성화될 때 오프 모드가 수행되며, 상기 스트레스 인에이블 신호가 활성화될 때 상기 스트레스 인가 모드가 수행되는 것을 특징으로 한다.
한편, 본 발명의 기술적 사상에 따른 OCD/ODT 회로를 제어하는 캘리브레이션 회로는, 상기 OCD/ODT 회로로 제공되는 풀업 제어 코드 생성에 관련된 PMOS 트랜지스터부와, 캘리브레이션 동작시 상기 PMOS 트랜지스터부로 제1 내부 코드를 제공하고, 캘리브레이션 결과에 따라 상기 풀업 제어 코드를 생성하는 제1 코드 제어부와, 상기 OCD/ODT 회로로 제공되는 풀다운 제어 코드 생성에 관련된 NMOS 트랜지스터부 및 캘리브레이션 동작시 상기 NMOS 트랜지스터부로 제2 내부 코드를 제공하고, 캘리브레이션 결과에 따라 상기 풀다운 제어 코드를 생성하는 제2 코드 제어부를 구비하고, 스트레스 인가 모드에서, 상기 PMOS 트랜지스터부는 턴 온되고 상기 NMOS 트랜지스터부는 턴 오프되는 것을 특징으로 한다.
본 발명의 기술적 사상에 따른 스트레스 인가 모드를 갖는 캘리브레이션 회로 및 이를 포함하는 메모리 장치는, 시간이 경과함에 따라 발생할 수 있는 ODT/OCD 회로의 특성 변동을 보상할 수 있으므로, ODT/OCD 회로의 임피던스 매칭 특성을 향상함과 함께 신호의 충실도를 향상할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1에 도시된 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3은 도 2의 OCD/ODT부의 일 구현 예를 나타내는 블록도이다.
도 4는 도 1의 캘리브레이션 회로의 일 구현 예를 나타내는 회로도이다.
도 5는 도 1의 OCD/ODT부의 일 구현 예를 나타내는 회로도이다.
도 6은 본 발명의 실시예에 따른 캘리브레이션 회로에 적용되는 동작 모드의 일 예를 나타내는 블록도이다.
도 7은 본 발명의 실시예에 따른 메모리 장치의 동작 예를 나타내는 플로우차트이다.
도 8은 스트레스 인가 모드를 갖는 캘리브레이션 회로의 구현 예를 나타내는 블록도이다.
도 9a,b 및 도 10은 본 발명의 일 실시예에 따른 캘리브레이션 회로의 구성을 나타내는 회로도이다.
도 11 및 도 12는 본 발명의 변형 가능한 실시예에 따른 캘리브레이션 회로의 구성을 나타내는 회로도이다.
도 13은 다수의 모드들에서 캘리브레이션 회로 내에서 생성되는 내부 코드들의 일 예를 나타내는 회로도이다.
도 14는 본 발명의 변형 가능한 실시예에 따른 캘리브레이션 회로의 구성을 나타내는 회로도이다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 16 및 도 17은 스트레스 인에이블 신호(NBTI_EN)를 활성화하는 다양한 예를 나타내는 블록도이다.
도 18은 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 19는 본 발명의 실시예에 따른 메모리 콘트롤러 및 메모리 장치를 포함하는 데이터 처리 시스템을 나타내는 도면이다.
도 20은 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다.
도 1에 도시된 바와 같이, 메모리 시스템(10)은 메모리 콘트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 콘트롤러(100)는 메모리 인터페이스(110)를 포함하고, 각종 신호를 메모리 장치(200)로 제공하여 데이터의 기록 및 독출 등의 메모리 동작을 제어한다. 예컨대, 메모리 콘트롤러(100)는 커맨드(CMD) 및 어드레스(ADD)를 메모리 장치(200)로 제공하여 메모리 셀 어레이(210)의 데이터(DATA)를 억세스한다. 커맨드(CMD)는 데이터 기록 및 독출 등 각종 메모리 동작에 관련된 커맨드를 포함할 수 있으며, 또한 메모리 장치(200)가 DRAM 셀을 포함하는 경우, DRAM에 관련된 고유한 각종 동작들, 예컨대 메모리 셀들을 리프레쉬 하기 위한 리프레쉬 커맨드 등을 포함할 수 있다.
메모리 콘트롤러(100)는 호스트(HOST)로부터의 요청에 따라 메모리 장치(200)를 억세스할 수 있다. 메모리 콘트롤러(100)는 다양한 프로토콜을 사용하여 호스트와 통신할 수 있으며, 예컨대 메모리 콘트롤러(100)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA) 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 호스트와 통신할 수 있다. 이외에도, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface) 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 다양한 인터페이스 프로토콜들이 호스트와 메모리 콘트롤러(100) 사이의 프로토콜에 적용될 수 있다.
한편, 메모리 장치(200)는 메모리 셀 어레이(210), OCD/ODT부(220), 캘리브레이션 회로(230) 및 모드 제어부(240)를 포함할 수 있다. OCD/ODT부(220)는 오프 칩 드라이버(Off Chip Driver, OCD) 회로 및/또는 온 다이 터미네이션(On Die Termination, ODT) 회로를 포함할 수 있다. 일 실시예에 따라, 메모리 장치(200)에서 OCD 회로와 ODT 회로는 서로 별개로 구현될 수 있다. 또는, 일 실시예에 따라, OCD 회로는 풀업부와 풀다운부를 포함하고, 상기 풀업부 및 풀다운부 중 어느 하나가 상기 ODT 회로로 이용될 수 있다. 일 예로서, OCD 회로의 풀업부는 다수 개의 트랜지스터들 및 다수 개의 저항들을 포함할 수 있으며, 또한 OCD 회로의 풀다운부는 다수 개의 트랜지스터들 및 다수 개의 저항들을 포함할 수 있다. 일 예로서, OCD 회로의 풀업부가 ODT 회로로 이용될 수 있다.
본 발명의 실시예들에서 OCD/ODT부(220)는 다양하게 정의가 가능하다. 일 예로서, OCD/ODT부(220)는 온 다이 터미네이션 회로(ODT 회로)로 지칭되어도 무방하며, 또는 오프 칩 드라이버 회로(OCD 회로)로 지칭되어도 무방하다. 또는, 상기 OCD/ODT부(220)는 OCD 회로에 해당하고, ODT 회로는 상기 OCD 회로의 일부 구성에 해당할 수 있다. 또한, 일 예로서, 메모리 장치(200)가 다수 개의 데이터 패드들을 포함함에 따라 OCD/ODT부(220)는 다수 개의 OCD 회로들을 포함하고, 각각의 OCD 회로의 일부(예컨대, 풀업부)가 OCD 회로를 구성하는 것으로 설명될 수 있다.
캘리브레이션 회로(230)는 OCD/ODT부(220)의 저항 값을 조절하기 위한 각종 제어 코드들을 생성한다. 예컨대 캘리브레이션 회로(230)는 메모리 장치(200)의 동작 초기, 또는 주기적으로 캘리브레이션 모드로 진입함에 따라 캘리브레이션 동작을 수행한다. 상기 캘리브레이션 동작에서, 피드백 동작에 기반하여 상기 각종 제어 코드들이 생성될 수 있다. 일 예로서, 캘리브레이션 회로(230)는 OCD/ODT부(220)의 풀업부의 저항 값을 조절하기 위한 풀업 제어 코드를 생성하고, 또한 OCD/ODT부(220)의 풀다운부의 저항 값을 조절하기 위한 풀다운 제어 코드를 생성할 수 있다.
상기 캘리브레이션 동작이 완료되면, 캘리브레이션 회로(230)는 오프 모드로 진입한다. 상기 오프 모드에서 캘리브레이션 회로(230)는 디스에이블될 수 있다. 상기 오프 모드에서, 캘리브레이션 회로(230)는 피드백 동작에 기반하는 캘리브레이션 동작을 수행하지 않으며, 상기 캘리브레이션 모드에서 생성된 풀업/풀다운 제어 코드가 OCD/ODT부(220)로 제공되는 것을 유지한다.
모드 제어부(240)는 캘리브레이션 회로(230)의 동작 모드를 제어할 수 있다. 본 발명의 실시예에 따라, 캘리브레이션 회로(230)는 모드 제어부(240)의 제어 하에서 스트레스 인가 모드로 동작할 수 있다. 상기 스트레스 인가 모드에서, 캘리브레이션 회로(230) 내에 구비되는 적어도 일부의 구성 요소들에 대해 스트레스가 인가된다. 예컨대, 캘리브레이션 회로(230) 내에 구비되는 적어도 일부의 구성 요소들에 대해 네거티브 바이어스 온도 불안정(negative bais temperature instability, NBTI) 스트레스가 인가된다.
일 예로서, OCD/ODT부(220)는 다수 개의 PMOS 트랜지스터들을 포함할 수 있다. 또한, 캘리브레이션 회로(230)는 풀업 제어 코드 생성에 관계된 다수 개의 PMOS 트랜지스터들과 풀다운 제어 코드 생성에 관계된 다수 개의 NMOS 트랜지스터들을 포함할 수 있다. OCD/ODT부(220)의 노멀 동작시에 상기 다수 개의 PMOS 트랜지스터들은 NBTI 스트레스를 인가받을 수 있다. 본 발명의 실시예에 따라, 상기 스트레스 인가 모드에서, 캘리브레이션 회로(230)에 구비되는 다수 개의 PMOS 트랜지스터들이 상기 OCD/ODT부(220)의 노멀 동작에서와 동일 또는 유사하게 NBTI 스트레스를 인가받을 수 있다.
OCD/ODT부(220)의 풀업부의 PMOS 트랜지스터들(또는, ODT 회로의 PMOS 트랜지스터들)은, 노멀 동작시 그 게이트와 소스에 네거티브 바이어스가 인가됨에 따라 NBTI 영향(effect)을 받을 수 있으며, 이로 인해 시간이 경과할수록 PMOS 트랜지스터들의 문턱 전압이나 턴온 전류 등의 특성이 변화될 수 있다. PMOS 트랜지스터들의 특성이 변화되면 ODT 회로의 임피던스 부정합을 유발하게 되고, 이에 따라 신호의 충실도가 저하될 수 있다. 본 발명의 실시예에 따라, 캘리브레이션 회로(230)는 OCD/ODT부(220)의 NBTI 영향(effect)에 대응하는 스트레스(예컨대, NBTI 스트레스)를 인가받는 스트레스 인가 모드에서 동작할 수 있으며, 상기 스트레스 인가 모드를 통해 캘리브레이션 회로(230)에 구비되는 다수 개의 PMOS 트랜지스터들의 특성이 OCD/ODT부(220)와 동일 또는 유사하게 변동될 수 있다. 이에 따라, 캘리브레이션 회로(230)는 OCD/ODT부(220)의 NBTI 영향(effect)을 보정할 수 있다.
한편, 일 실시예에 따라, 메모리 콘트롤러(100)는 메모리 장치(200)의 초기 동작시나 또는 주기적으로 캘리브레이션을 명령하는 캘리브레이션 커맨드(CMD_ZQ)를 제공할 수 있다. 또한, 일 실시예에 따라, 스트레스 인가 모드에서 캘리브레이션 회로(230)는 풀다운 제어 코드 생성에 관계된 다수 개의 NMOS 트랜지스터들에 대해서도 스트레스를 인가할 수 있다. 즉, 노멀 동작시 OCD/ODT부(220)의 NMOS 트랜지스터들에 인가되는 스트레스와 동일 또는 유사하게, 캘리브레이션 회로(230)의 NMOS 트랜지스터들에 스트레스가 인가될 수도 있다.
도 2는 도 1에 도시된 메모리 장치의 일 구현 예를 나타내는 블록도이다. 도 2에 도시된 메모리 장치(200)는 단지 하나의 구현 예에 불과한 것으로서, 본 발명의 실시예들에 따른 캘리브레이션 회로(230)에 대한 스트레스 인가 모드는 다양한 형태로서 메모리 장치(200)에 적용될 수 있다.
메모리 장치(200)는 DDR SDRAM (Double Data Rate Synchronous Dynamic Ramdom Access Memory), LPDDR (Low Power Double Data Rate) SDRAM, GDDR (Graphics Double Data Rate) SDRAM, RDRAM (Rambus Dynamic Ramdom Access Memory) 등과 같은 동적 랜덤 억세스 메모리(Dynamic Ramdom Access Memory, DRAM)일 수 있다. 반면에, 다른 실시예로서, 메모리 장치(200)는 OCD/ODT 회로가 적용되는 다른 다양한 종류의 메모리 장치가 적용되어도 무방하다. 예컨대, 저항성 메모리 장치나 플래시 메모리 장치 등의 불휘발성 메모리에 OCD/ODT 회로가 적용되는 경우에는, 상기 메모리 장치(200)는 불휘발성 메모리여도 무방하다.
메모리 장치(200)는 메모리 셀 어레이(210), OCD/ODT부(220), 캘리브레이션부(230), 모드 제어부(240) 및 제어 로직(250)을 포함할 수 있다. 도 2에서는 상기 모드 제어부(240)가 제어 로직(250) 내부에 구비되는 예가 도시되나, 본 발명의 실시예는 이에 국한될 필요가 없으며, 상기 모드 제어부(240)는 제어 로직(250) 외부에 구비되어도 무방하다.
한편, 메모리 동작을 위하여 메모리 장치(200)는 다른 다양한 구성들을 더 포함할 수 있다. 예컨대, 메모리 장치(200)는 외부로부터의 어드레스(ADD)를 저장하는 어드레스 버퍼(260), 메모리 셀 어레이(210)의 로우를 선택하기 위한 로우 디코더(271)와 칼럼을 선택하기 위한 칼럼 디코더(272), 입출력 센스 앰프(273) 및 입출력 데이터(DATA)의 게이팅을 수행하는 입출력 게이팅부(274)를 더 포함할 수 있다.
어드레스 버퍼(260)는 메모리 콘트롤러로부터 제공되는 어드레스(ADD)를 수신할 수 있다. 어드레스(ADD)는 메모리 셀 어레이(210)의 로우를 지시하기 위한 로우 어드레스(ROW_ADD)와 칼럼을 지시하기 위한 칼럼 어드레스(COL_ADD)를 포함할 수 있다. 입출력 게이팅부(274)는 메모리 셀 어레이(210)로부터의 독출 데이터를 OCD/ODT부(220)를 통해 외부로 제공할 수 있다. 또한, OCD/ODT부(220)의 내부 또는 외부에는 입력 버퍼(미도시)가 배치될 수 있으며, 데이터 기록 동작시 데이터가 입력 버퍼 및 입출력 게이팅부(274)를 통해 메모리 셀 어레이(210)로 제공될 수 있다.
제어 로직(250)은 메모리 장치(200)의 전반적인 동작을 제어할 수 있으며, 예컨대 제어 로직(250)은 커맨드 디코더(251)를 포함할 수 있다. 커맨드(CMD)의 디코딩 결과에 따라, 메모리 장치(200)로 제공된 커맨드(CMD)의 종류가 판단될 수 있다. 또한, 제어 로직(250)은 캘리브레이션 회로(230)의 동작 모드에 관련하여 각종 판단 동작을 수행할 수 있다. 모드 제어부(240)는 제어 로직(250)의 각종 판단 결과에 기반하여 캘리브레이션 회로(230)의 동작 모드를 제어하기 위한 제어 신호를 생성할 수 있다. 일 실시예에 따라, 캘리브레이션 회로(230)가 스트레스 인가 모드에서 동작하도록 스트레스 인에이블 신호(NBTI_EN)를 활성화할 수 있다.
스트레스 인에이블 신호(NBTI_EN)는 다양한 타이밍에서 활성화될 수 있으며, 기 설정된 정보에 따라 소정 구간 활성화될 수 있다. 일 예로서, 데이터 기록 동작시 OCD/ODT부(220)의 PMOS 트랜지스터들(예컨대, 풀업부에 구비되는 PMOS 트랜지스터들) 중 적어도 일부는 턴 온 상태가 유지되므로, 상기 데이터 기록 동작에서 OCD/ODT부(220)의 PMOS 트랜지스터들에 상대적으로 NBTI 영향이 크게 발생될 수 있다. 이에 따라, 메모리 장치(200)로 기록 커맨드가 제공되는 경우에, 스트레스 인에이블 신호(NBTI_EN)가 활성화되어 캘리브레이션 회로(230)에 스트레스가 인가될 수 있다.
또한 일 예로서, 시간이 경과할수록 OCD/ODT부(220)의 PMOS 트랜지스터들에 대한 NBTI 영향이 증가되므로, 시간 경과에 따라 주기적 또는 비주기적으로 스트레스 인에이블 신호(NBTI_EN)가 활성화될 수 있다. 예컨대, 메모리 장치(200)로 인가되는 각종 커맨드(예컨대, 기록/독출 커맨드 등)의 횟수를 카운팅하고, 카운팅 결과에 기반하여 스트레스 인에이블 신호(NBTI_EN)가 활성화될 수 있다. 또는, 메모리 장치(200)에 타이머(미도시)가 구비되고, 소정의 시간 간격에 따라 스트레스 인에이블 신호(NBTI_EN)가 활성화될 수 있다.
캘리브레이션 회로(230)는 OCD/ODT부(220)의 저항 값을 조절하기 위한 풀업 제어 코드(PCODE_OCD) 및 풀다운 제어 코드(NCODE_OCD)를 생성할 수 있다. 만약, 캘리브레이션 회로(230)에 구비되는 PMOS 트랜지스터들에 NBTI 스트레스가 인가됨에 따라 상기 PMOS 트랜지스터들의 특성이 변동되고, 이후 캘리브레이션 동작에서는 상기 풀업 제어 코드(PCODE_OCD) 및/또는 풀다운 제어 코드(NCODE_OCD)의 값이 변동될 수 있다. 상기 변동된 풀업 제어 코드(PCODE_OCD) 및/또는 풀다운 제어 코드(NCODE_OCD)에 따라, OCD/ODT부(220)의 NBTI 영향(effect)이 보정될 수 있다.
도 3은 도 2의 OCD/ODT부(220)의 일 구현 예를 나타내는 블록도이다. 도 3에서는 독출 데이터를 출력하는 OCD 회로의 일부 구성이 ODT 회로로서 동작하는 예가 도시된다.
도 2 및 도 3을 참조하면, 메모리 장치(220)는 데이터를 입출력하는 다수 개의 데이터 패드들(DQ 1 ~ DQ A)을 포함할 수 있으며, OCD/ODT부(220)는 패드들(DQ 1 ~ DQ A) 각각에 대응하여 OCD/ODT 회로를 포함할 수 있다. 예컨대, 제1 데이터 패드(DQ 1)에 대응하여 제1 OCD/ODT 회로(221)를 포함할 수 있으며, 제A 데이터 패드(DQ A)에 대응하여 제A OCD/ODT 회로(222)를 포함할 수 있다. 각각의 OCD/ODT 회로에 대응하여 풀업 제어 코드 및 풀다운 제어 코드가 제공될 수 있으며, 예컨대 제1 OCD/ODT 회로(221)로 제1 풀업 제어 코드(PCODE_OCD1) 및 제1 풀다운 제어 코드(NCODE_OCD1)가 제공될 수 있다.
전술한 바와 같이, OCD/ODT부(220)의 개념은 다양하게 정의될 수 있으며, 일 예로서 OCD/ODT부(220)는 다수 개의 OCD/ODT 회로들을 포함하는 것으로 정의될 수 있다. 또는, OCD/ODT부(220)는 하나의 OCD/ODT 회로에 상응하는 것으로 정의될 수 있다. 이하의 설명들에서는, OCD 회로의 풀업부가 ODT 회로의 기능을 수행하므로, OCD/ODT 회로는 OCD 회로로 지칭될 것이다.
도 3에 도시된 OCD/ODT부(220)의 일 동작 예를 제1 OCD 회로(221)를 참조하여 설명하면 다음과 같다.
제1 OCD 회로(221)는 풀업부(221_1) 및 풀다운부(221_2)를 포함할 수 있다. 풀업부(221_1)는 그 내부에 다수 개의 트랜지스터들(예컨대, PMOS 트랜지스터들) 및 저항들을 포함할 수 있으며, 상기 풀업부(221_1)의 트랜지스터들은 제1 풀업 제어 코드(PCODE_OCD1)에 응답하여 그 스위칭이 제어될 수 있다. 또한, 풀다운부(221_2)는 그 내부에 다수 개의 트랜지스터들(예컨대, NMOS 트랜지스터들) 및 저항들을 포함할 수 있으며, 상기 풀다운부(221_2)의 트랜지스터들은 제1 풀다운 제어 코드(NCODE_OCD1)에 응답하여 그 스위칭이 제어될 수 있다.
데이터 출력 동작시, 독출 데이터는 입출력 게이팅을 통해 제1 OCD 회로(221)로 제공될 수 있다. 데이터 출력 동작에 있어서, 제1 OCD 회로(221)의 풀업부(221_1) 및 풀다운부(221_2)의 임피던스 매칭에 따라, 메모리 장치(200) 외부로 제공되는 데이터의 신호 충실도가 향상될 수 있다.
한편, 데이터 기록 동작시, 데이터는 입력 버퍼(B_IN) 및 입출력 게이팅을 통해 메모리 장치(200) 내부로 제공된다. 이 때, 풀다운부(221_2)의 트랜지스터들은 턴 오프되는 반면에, 풀업부(221_1)의 적어도 일부의 트랜지스터들은 턴 온됨에 따라 터미네이션 저항이 입력 버퍼(B_IN)의 입력단으로 제공될 수 있다. 일 예로서, 상기 풀업부(221_1)의 PMOS 트랜지스터들은 제1 풀업 제어 코드(PCODE_OCD1)에 따른 온/오프 패턴을 갖게 되고, 이에 따라 PMOS 트랜지스터들 중 일부는 턴 온된다. 이로써, 풀업부(221_1)의 임피던스 매칭에 따라, 외부에서 제공되는 데이터의 신호 충실도가 향상될 수 있다.
도 4는 도 1의 캘리브레이션 회로의 일 구현 예를 나타내는 회로도이다.
도 1 내지 도 4를 참조하면, 캘리브레이션 회로(230)는 풀업 제어 코드(PCODE_OCD)를 생성하는 풀업 제어 코드 생성부(231) 및 상기 풀다운 제어 코드(NCODE_OCD)를 생성하는 풀다운 제어 코드 생성부(235)를 포함할 수 있다. 풀업 제어 코드 생성부(231)는 패드를 통해 외부 저항(Rzq)과 연결될 수 있다. 외부 저항(Rzq)은 메모리 장치(200)의 외부에 배치되는 저항으로서, 외부 저항(Rzq)의 일 단은 전원 전압(VDD)이나 접지 전압(VSS)에 연결될 수 있다. 일 실시예에 따라, 풀다운 제어 코드 생성부(235)가 패드를 통해 상기 외부 저항(Rzq)과 연결되도록 캘리브레이션 회로(230)가 구현될 수도 있다.
풀업 제어 코드 생성부(231)는 제1 트랜지스터부(232), 제1 비교기(233) 및 제1 코드 제어부(234)를 포함할 수 있다. 제1 트랜지스터부(232)는 다수 개의 병렬 연결된 제1 트랜지스터들과 다수 개의 병렬 연결된 저항들을 포함할 수 있다. 일 예로서, 다수 개의 병렬 연결된 제1 트랜지스터들 각각은 전원 전압(VDDQ)에 연결된 PMOS 트랜지스터일 수 있다. 한편, 제1 코드 제어부(234)는 카운터(미도시)를 포함할 수 있으며, 또한 캘리브레이션 인에이블 신호(ZQ_EN)와 스트레스 인에이블 신호(NBTI_EN)를 수신할 수 있다.
한편, 풀다운 제어 코드 생성부(235)는 리플리카 트랜지스터부(236), 제2 트랜지스터부(237), 제2 비교기(238) 및 제2 코드 제어부(238)를 포함할 수 있다. 리플리카 트랜지스터부(236)는 다수 개의 병렬 연결된 리플리카 트랜지스터들과 다수 개의 병렬 연결된 저항들을 포함할 수 있다. 상기 리플리카 트랜지스터들은 제1 트랜지스터부(232)의 PMOS 트랜지스터들과 실질적으로 동일한 특성을 가질 수 있다.
한편, 제2 트랜지스터부(237)는 다수 개의 병렬 연결된 제2 트랜지스터들과 다수 개의 병렬 연결된 저항들을 포함할 수 있다. 일 예로서, 다수 개의 병렬 연결된 제2 트랜지스터들 각각은 접지 전압에 연결된 NMOS 트랜지스터일 수 있다. 한편, 제2 코드 제어부(239)는 카운터(미도시)를 포함할 수 있으며, 또한 캘리브레이션 인에이블 신호(ZQ_EN)와 스트레스 인에이블 신호(NBTI_EN)를 수신할 수 있다.
캘리브레이션 회로(230)에 구비되는 제1 트랜지스터부(232) 및 제2 트랜지스터부(237)는 OCD/ODT 회로의 리플리카 트랜지스터에 해당할 수 있다. 예컨대, 제1 트랜지스터부(232)의 PMOS 트랜지스터들은 OCD/ODT 회로의 풀업부의 PMOS 트랜지스터들과 실질적으로 동일한 특성을 가질 수 있다. 또한, 제2 트랜지스터부(237)의 NMOS 트랜지스터들은 OCD/ODT 회로의 풀다운부의 NMOS 트랜지스터들과 실질적으로 동일한 특성을 가질 수 있다.
도 4에 도시된 캘리브레이션 회로(230)의 구체적인 동작 예를 설명하면 다음과 같다.
캘리브레이션 모드에서, 제1 비교기(233)는 ZQ 패드의 전압과 소정의 기준 전압(Vref)을 비교하고 업/다운 신호(UP/DN)를 출력한다. 제1 코드 제어부(234)는 상기 업/다운 신호(UP/DN)에 대한 카운팅 동작에 기반하여 제1 트랜지스터부(232)의 풀업 저항(Rpu1)이 외부 저항(Rzq)과 동일한 값이 되도록 하는 제1 내부 코드(PCODE<0:P>)를 생성한다. 제1 트랜지스터부(232)의 적어도 일부의 트랜지스터들이 턴 온 되고, 제1 트랜지스터부(232)의 저항과 트랜지스터들의 턴온 저항에 따른 등가 저항이 외부 저항(Rzq)과 동일해질 수 있다.
상기와 같이 생성된 제1 내부 코드(PCODE<0:P>)는 풀다운 제어 코드 생성부(235)의 리플리카 트랜지스터부(236)로 제공되고, 이에 따라 리플리카 트랜지스터부(236)의 저항(Rpu2) 또한 풀업 저항(Rpu1)과 동일해질 수 있다. 또한, 제2 트랜지스터부(237)의 풀다운 저항(Rdu2)이 외부 저항(Rzq)과 동일한 값이 되도록 하는 제2 내부 코드(NCODE<0:N>)가 생성된다.
상기와 같은 제1 및 제2 내부 코드(PCODE<0:P>, NCODE<0:N>)의 생성 결과에 따라, OCD/ODT부(220)의 풀업 저항 및 풀다운 저항이 타겟 값을 갖도록 조절하는 풀업 제어 코드(PCODE_OCD) 및 풀다운 제어 코드(NCODE_OCD)가 생성될 수 있다. 예컨대, 제1 내부 코드(PCODE<0:P>)의 온/오프 패턴에 의해 제1 트랜지스터부(232)에서 턴 온되는 PMOS 트랜지스터들의 위치와, 풀업 제어 코드(PCODE_OCD)의 온/오프 패턴에 의해 OCD/ODT부(220)의 풀업부에서 턴 온되는 PMOS 트랜지스터들의 위치는 서로 동일할 수 있다. 일 예로서, 풀업 제어 코드(PCODE_OCD)가 OCD/ODT부(220)로 제공되는 과정에서 별도의 신호 변환 과정을 거치지 않는 경우에는, 제1 내부 코드(PCODE<0:P>)와 풀업 제어 코드(PCODE_OCD)는 서로 동일한 온/오프 패턴을 가질 수 있다.
이후, 캘리브레이션 인에이블 신호(ZQ_EN)가 비활성화되면(또는, 오프 모드로 진입하면) 제1 및 제2 코드 제어부(234, 238)가 오프(OFF)되고, 이에 따라 캘리브레이션 동작이 종료된다. 오프(OFF) 모드에서, 풀업 제어 코드(PCODE_OCD) 및 풀다운 제어 코드(NCODE_OCD)는 현재 값이 유지되어 OCD/ODT부(220)로 제공된다. 반면에, 제1 내부 코드(PCODE<0:P>) 및 제2 내부 코드(NCODE<0:N>)는 모두 오프 코드(OFF Code)로 변동될 수 있다. 예컨대, 제1 내부 코드(PCODE<0:P>)는 모두 논리 하이(예컨대, 1)를 가짐에 따라 제1 트랜지스터부(232)와 리플리카 트랜지스터부(236)의 PMOS 트랜지스터들이 모두 턴 오프된다. 또한, 제2 내부 코드(NCODE<0:N>)는 모두 논리 로우(예컨대, 0)를 가짐에 따라 제2 트랜지스터부(237)의 NMOS 트랜지스터들이 모두 턴 오프된다.
일 실시예에 따라, 스트레스 인가 모드로 진입함에 따라, 제1 트랜지스터부(232) 및 제2 트랜지스터부(237) 중 적어도 일부가 턴 온될 수 있다. 제1 트랜지스터부(232)가 턴 온된다는 것은, 제1 트랜지스터부(232)에 구비되는 다수 개의 트랜지스터들 중 적어도 일부가 턴 온되는 것을 의미할 수 있다. 이와 동일하게, 제2 트랜지스터부(237)가 턴 온된다는 것은, 제2 트랜지스터부(237)에 구비되는 다수 개의 트랜지스터들 중 적어도 일부가 턴 온되는 것을 의미할 수 있다.
상기 스트레스 인가 모드에서, 풀업 제어 코드(PCODE_OCD)에 대응하는 온/오프 패턴을 갖는 제1 내부 코드(PCODE<0:P>)가 제1 트랜지스터부(232)로 제공된다. 이에 따라, OCD/ODT부(220)의 트랜지스터들(예컨대, 풀업부의 PMOS 트랜지스터들)의 온/오프 패턴과 동일하게 제1 트랜지스터부(232)의 PMOS 트랜지스터들(또는, 일부의 PMOS 트랜지스터들)이 턴 온될 수 있다. 이에 따라, 제1 트랜지스터부(232)는 네거티브 바이어스를 인가받게 되고, 이로써 OCD/ODT부(220)에 발생되는 NBTI 영향(effect)에 대응하여 제1 트랜지스터부(232)에 NBTI 스트레스가 인가될 수 있다.
한편, 상기 스트레스 인에이블 신호(NBTI_EN)가 활성화되는 동안, 리플리카 트랜지스터부(236)는 상기 제1 내부 코드(PCODE<0:P>)를 수신할 수 있으며, 이에 따라 리플리카 트랜지스터부(236)에 NBTI 스트레스가 인가될 수 있다. 한편, NBTI 영향(effect)은 네거티브 바이어스에 의해 턴 온되는 PMOS 트랜지스터에서 발생될 수 있으며, 이에 따라 제2 트랜지스터부(237)의 트랜지스터들은 스트레스 인에이블 신호(NBTI_EN)가 활성화되는 동안 모두 턴 오프되어도 무방하다. 일 실시예로서, 스트레스 인에이블 신호(NBTI_EN)가 활성화되는 동안, 제2 트랜지스터부(237)의 트랜지스터들 또한 OCD/ODT부(220)의 풀다운부의 트랜지스터들(예컨대, NMOS 트랜지스터들)과 동일하게 온/오프 상태가 되도록 제어될 수 있으며, 예컨대 제2 코드 제어부(237) 또한 스트레스 인에이블 신호(NBTI_EN)에 응답하여 소정의 온/오프 패턴을 갖는 제2 내부 코드(NCODE<0:N>)를 제2 트랜지스터부(237)로 제공할 수 있다. 이 경우, 시간이 경과함에 따라 OCD/ODT부(220)의 NMOS 트랜지스터들의 특성이 변동하는 것과 동일 또는 유사하게, 캘리브레이션 회로(230)의 NMOS 트랜지스터들의 특성이 변동될 수 있다.
도 5는 도 1의 OCD/ODT부의 일 구현 예를 나타내는 회로도이다. 도 5에서는 어느 하나의 데이터 패드(DQ)에 연결되는 OCD 회로의 구현 예가 도시된다.
도 4 및 도 5를 참조하면, OCD 회로(221)는 풀업부(221_1)와 풀다운부(221_2)를 포함할 수 있다. 풀업부(221_1)는 전원 전압(VDDQ)에 연결되고 서로 병렬하게 배치되는 다수 개의 PMOS 트랜지스터들(P1 ~ Pa)을 포함할 수 있다. 또한, 풀업부(221_1)는 PMOS 트랜지스터들(P1 ~ Pa)과 데이터 패드(DQ) 사이에 연결되는 다수 개의 저항들(RU1 ~ RUa)을 더 포함할 수 있다. PMOS 트랜지스터들(P1 ~ Pa)은 풀업 제어 코드(PCODE_OCD)에 따른 패턴으로써 온/오프 될 수 있다. 풀업부(221_1)와 풀다운부(221_2)는 데이터 독출 시 출력 버퍼로 이용될 수 있으며, 풀업부(221_1)는 데이터 기록 시 온 다이 터미네이션 저항으로 이용될 수 있다.
풀다운부(221_2)는 접지 전압에 연결되고 서로 병렬하게 배치되는 다수 개의 NMOS 트랜지스터들(N1 ~ Nb)을 포함할 수 있다. 또한, 풀다운부(221_2)는 NMOS 트랜지스터들(N1 ~ Nb)과 데이터 패드(DQ) 사이에 연결되는 다수 개의 저항들(RD1 ~ RDb)을 더 포함할 수 있다. NMOS 트랜지스터들(N1 ~ Nb)은 풀다운 제어 코드(NCODE_OCD)에 따른 패턴으로써 온/오프 될 수 있다.
데이터 기록 동작시, 풀업 제어 코드(PCODE_OCD)에 따라 풀업부(221_1)의 PMOS 트랜지스터들(P1 ~ Pa) 중 적어도 일부는 항상 턴 온된다. 반면에, 캘리브레이션 회로(230)가 스트레스 인가 모드에서 동작하지 않는 경우에는, 간헐적으로 캘리브레이션 모드가 수행되는 구간 이외에는 캘리브레이션 회로(230)에 구비되는 PMOS 트랜지스터들은 턴 오프 상태가 유지된다. 즉, OCD 회로(221)의 PMOS 트랜지스터들(P1 ~ Pa)은 반복하여 NBTI 영향을 받는 반면에, 캘리브레이션 회로(230)에 구비되는 PMOS 트랜지스터들은 NBTI 영향을 거의 받지 않으며, 이에 따라 OCD 회로(221)의 PMOS 트랜지스터들(P1 ~ Pa)과 캘리브레이션 회로(230)에 구비되는 PMOS 트랜지스터들의 문턱 전압 등의 특성이 서로 달라진다. 이 경우, 동일한 값을 갖는 풀업 제어 코드(PCODE_OCD)가 OCD 회로(221)에 제공되더라도, PMOS 트랜지스터들(P1 ~ Pa)의 특성이 변동됨에 따라 OCD 회로(221)의 풀업 저항 값이 변동하게 되며, 이로써 신호의 충실도가 저하될 수 있다.
반면에, 전술한 실시예에서에 따라, 캘리브레이션 회로(230)는 스트레스 인가 모드에서 동작하는 동안 NBTI 스트레스를 인가받게 되고, 이에 따라 캘리브레이션 회로(230)의 PMOS 트랜지스터들은 OCD 회로(221)와 동일 또는 유사하게 그 특성이 변동될 수 있다. 일 예로서, 시간이 경과할 수록, NBTI 스트레스에 기인하여 캘리브레이션 회로(230)에서 생성되는 풀업 제어 코드(PCODE_OCD)의 값이 변동될 수 있으며, 상기 변동된 풀업 제어 코드(PCODE_OCD)에 따라 OCD 회로(221)의 풀업 저항 값이 일정하게 유지될 수 있다.
도 6은 본 발명의 실시예에 따른 캘리브레이션 회로에 적용되는 동작 모드의 일 예를 나타내는 블록도이다.
도 6을 참조하면, 캘리브레이션 회로는 다수의 모드들에서 동작할 수 있으며, 예컨대, 메모리 장치의 초기 동작시나 또는 주기적으로 캘리브레이션 모드에서 동작할 수 있다. 캘리브레이션 모드에서 캘리브레이션 인에이블 신호(ZQ_EN)는 활성화되고, 스트레스 인에이블 신호(NBTI_EN)는 비활성화된다. 캘리브레이션 동작이 인에이블됨에 따라 OCD/ODT 회로의 저항을 조절하기 위한 풀업 제어 코드 및 풀다운 제어 코드가 생성된다.
상기 캘리브레이션 모드에서 풀업 제어 코드 및 풀다운 제어 코드가 타겟 값에 도달하면, 캘리브레이션 회로는 오프 모드로 진입한다. 상기 오프 모드에서, 캘리브레이션 인에이블 신호(ZQ_EN)와 스트레스 인에이블 신호(NBTI_EN)는 비활성화되고, 이에 따라 캘리브레이션 동작이 디스에이블 된다. 오프 모드에서, 캘리브레이션 회로는 상기 타겟 값에 도달한 풀업 제어 코드 및 풀다운 제어 코드를 유지하고, 이를 OCD/ODT 회로로 제공한다. 반면에, 캘리브레이션 회로에서 풀업/풀다운 제어 코드들을 생성하는 데 이용된 내부 코드들은 일정한 값(예컨대, 오프 코드)으로 변동되고, 이에 따라 각종 트랜지스터들(예컨대, PMOS 및 NMOS 트랜지스터들)은 턴 오프된다.
본 발명의 실시예들에 따라, 캘리브레이션 회로는 스트레스 인가 모드로 진입할 수 있다. 스트레스 인가 모드에서, 캘리브레이션 인에이블 신호(ZQ_EN)는 비활성화되고, 스트레스 인에이블 신호(NBTI_EN)는 활성화된다. 상기 스트레스 인가 모드에서, 캘리브레이션 회로에 구비되는 구성들 중 적어도 일부에 NBTI 스트레스가 인가될 수 있다. 예컨대, 캘리브레이션 회로에서 풀업 제어 코드를 생성하는 데 이용된 PMOS 트랜지스터들의 적어도 일부에 네거티브 바이어스가 인가되고, 이에 따라 캘리브레이션 회로의 PMOS 트랜지스터들에 NBTI 스트레스가 인가될 수 있다.
스트레스 인가 모드는 다양한 방식에 따라 진입될 수 있으며, 예컨대 메모리 콘트롤러가 직접 스트레스 인가 모드를 요청하는 커맨드를 제공할 수 있다. 또는, 메모리 장치가 일부의 메모리 동작에서 스트레스 인가 모드가 수행되도록 캘리브레이션 회로를 제어할 수 있으며, 예컨대 데이터 기록 동작시 스트레스 인가 모드가 수행될 수 있다. 또는, 시간적인 타이밍 검출 또는 메모리 동작의 횟수에 관련된 카운팅 동작에 기반하여 주기적 또는 비주기적으로 스트레스 인가 모드가 수행될 수 있다.
상기와 같은 스트레스 인가 모드가 종료되면, 캘리브레이션 회로는 다시 캘리브레이션 모드, 오프 모드 및 스트레스 인가 모드로 번갈아가면서 진입할 수 있다. 일 예로서, 상기 스트레스 인가 모드에 의하여 캘리브레이션 회로의 PMOS 트랜지스터들의 적어도 일부가 특성이 변동될 수 있으며, 이에 따라 캘리브레이션 회로는 이전의 캘리브레이션 동작에서와 서로 다른 값을 갖는 풀업 제어 코드 및/또는 풀다운 제어 코드를 생성할 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 장치의 동작 예를 나타내는 플로우차트이다.
도 7을 참조하면, 캘리브레이션 동작이 인에이블됨에 따라(S11), OCD/ODT 회로의 저항값을 조절하기 위한 OCD/ODT 제어 코드가 생성된다(S12). 상기 OCD/ODT 회로는 풀업 저항을 포함하는 풀업부와 풀다운 저항을 포함하는 풀다운부를 구비할 수 있으며, OCD/ODT 제어 코드는 풀업 제어 코드와 풀다운 제어 코드를 포함할 수 있다.
OCD/ODT 제어 코드가 타겟 값에 도달하면 캘리브레이션 동작이 디스에이블될 수 있다(S13). 이후, OCD/ODT 제어 코드는 그 값이 유지되어 OCD/ODT 회로로 제공되고, OCD/ODT 제어 코드에 기반하여 데이터 입출력이 수행된다(S14). 예컨대, 풀업/풀다운 제어 코드에 따라 OCD/ODT 회로의 풀업 저항 및 풀다운 저항이 조절되고, 상기 풀업/풀다운 저항에 기반하여 데이터 출력이 수행되며, 풀업 저항에 기반하여 데이터 입력이 수행될 수 있다.
이후, 스트레스 인가 모드로 진입할 타이밍이 판단되고(S15), 상기 판단 결과에 따라 스트레스 인가 모드에서 캘리브레이션 회로의 트랜지스터에 스트레스가 인가된다(S16). 일 예로서, 캘리브레이션 회로에 구비되는 PMOS 트랜지스터들 중 적어도 일부에 NBTI 스트레스가 인가된다. NBTI 스트레스 인가에 따라 상기 PMOS 트랜지스터들의 특성이 변동될 수 있으며, 이후 캘리브레이션 동작이 다시 인에이블되는 경우, 변경된 값을 갖는 OCD/ODT 제어 코드가 생성될 수 있다(S17).
도 8은 스트레스 인가 모드를 갖는 캘리브레이션 회로의 구현 예를 나타내는 블록도이다. 도 8에 도시된 캘리브레이션 회로(300)의 동작을 설명함에 있어서, 캘리브레이션 모드에서 OCD/ODT 제어 코드가 발생되는 동작은 전술한 실시예들에서와 동일 또는 유사하므로, 이에 대한 구체적인 설명은 생략된다.
도 8을 참조하면, 캘리브레이션 회로(300)는 제1 코드 제어부(310), 제1 MOS 트랜지스터부(320) 및 제1 스위치부(330)를 포함할 수 있다. 또한, 캘리브레이션 회로(300)는 제2 코드 제어부(340), 리플리카 트랜지스터부(350), 제2 MOS 트랜지스터부(360) 및 제2 스위치부(370)를 더 포함할 수 있다. 캘리브레이션 회로(300)는 전술한 풀업 제어 코드와 풀다운 제어 코드를 생성할 수 있다. 일 예로서, 제1 코드 제어부(310), 제1 MOS 트랜지스터부(320) 및 제1 스위치부(330)는 풀업 제어 코드 생성부 및 풀다운 제어 코드 생성부 중 어느 하나를 구성할 수 있다.
또한, 제2 코드 제어부(340), 리플리카 트랜지스터부(350), 제2 MOS 트랜지스터부(360) 및 제2 스위치부(370)는 풀업 제어 코드 생성부 및 풀다운 제어 코드 생성부 중 다른 하나를 구성할 수 있다. 또한, 외부 저항(Rzq)은 전원 전압(VDD) 또는 접지 전압(VSS)에 연결될 수 있다. 제1 MOS 트랜지스터부(320)는 패드(예컨대, ZQ 패드)를 통해 외부 저항(Rzq)에 연결될 수 있으며, 일 실시예에 따라 외부 저항(Rzq)이 접지 전압(VSS)에 연결될 때 상기 제1 코드 제어부(310), 제1 MOS 트랜지스터부(320) 및 제1 스위치부(330)는 풀업 제어 코드 생성부를 구성할 수 있다.
일 실시예에 따라, 제1 스위치부(330) 및 제2 스위치부(370)는 스트레스 인가 모드에서 전류 소모를 감소하기 위해 구비될 수 있다. 도 8의 캘리브레이션 회로(300)에서 상기 제1 및 제2 스위치부(330, 370)는 선택적인 것으로서, 캘리브레이션 회로(300)는 상기 제1 및 제2 스위치부(330, 370)를 구비하지 않아도 무방하다. 또는, 캘리브레이션 회로(300)는 상기 제1 스위치부(330) 및 제2 스위치부(370) 중 어느 하나만을 구비하여도 무방하다.
캘리브레이션 모드에서, 제1 코드 제어부(310)는 기준 전압(Vref)와 ZQ 패드에 연결된 노드의 전압에 대한 비교 및 카운팅 결과에 기반하여 제1 MOS 트랜지스터부(320)의 저항이 외부 저항(Rzq)과 동일한 값이 되도록 하는 제1 내부 코드(CODE 1)를 생성한다. 또한, 제1 코드 제어부(340)는 제2 MOS 트랜지스터부(360)의 저항이 외부 저항(Rzq)과 동일한 값이 되도록 하는 제2 내부 코드(CODE 2)를 생성한다. 캘리브레이션 동작이 수행되는 동안 상기 제1 스위치부(330) 및 제2 스위치부(370)는 턴 온될 수 있다. 캘리브레이션 동작이 종료되면, OCD/ODT부로 풀업 제어 코드(CODE_OCD1) 및 풀다운 제어 코드(CODE_OCD2)가 제공될 수 있다.
한편, 캘리브레이션 동작이 종료되면, 제1 코드 선택부(311)과 제2 코드 선택부(341)는 각각 오프 코드에 해당하는 내부 코드를 제공할 수 있다. 예컨대, 캘리브레이션 동작이 종료된 후, 제1 내부 코드(CODE 1)에 따라 제1 MOS 트랜지스터부(320)의 트랜지스터들이 모두 턴 오프될 수 있다. 또한, 제2 내부 코드(CODE 2)에 따라 제2 MOS 트랜지스터부(360)의 트랜지스터들이 모두 턴 오프될 수 있다.
한편, 스트레스 인에이블 신호(NBTI_EN)가 활성화됨에 따라 캘리브레이션 회로(300)는 스트레스 인가 모드로 진입하며, 제1 스위치부(330) 및 제2 스위치부(370)는 턴 오프될 수 있다. 또한, 제1 코드 선택부(311)는 상기 풀업 제어 코드(CODE_OCD1)와 동일한 온/오프 패턴을 갖는 제1 내부 코드(CODE 1)를 제1 MOS 트랜지스터부(320)로 제공하고, 이에 따라 제1 MOS 트랜지스터부(320)의 적어도 일부의 트랜지스터들이 턴 온될 수 있다. 턴 온된 트랜지스터들은 OCD/ODT부의 트랜지스터들과 동일 또는 유사한 스트레스를 인가받게 되고, 제1 스위치부(330)가 턴 오프됨에 따라 외부 저항(Rzq)을 통한 전류 경로가 차단되므로 전력 소모가 감소될 수 있다.
이와 유사하게, 제2 코드 선택부(341)는 상기 풀다운 제어 코드(CODE_OCD2)와 동일한 온/오프 패턴을 갖는 제2 내부 코드(CODE 2)를 제2 MOS 트랜지스터부(360)로 제공하고, 이에 따라 제2 MOS 트랜지스터부(360)의 적어도 일부가 턴 온될 수 있다. 턴 온된 일부의 트랜지스터들은 스트레스를 인가받게 된다.
이하에서는, 본 발명의 실시예들에 따른 캘리브레이션 회로의 구체적인 동작들이 설명된다.
도 9a,b 및 도 10은 본 발명의 일 실시예에 따른 캘리브레이션 회로의 구성을 나타내는 회로도이다. 도 9a,b에서는 캘리브레이션 모드 및 오프 모드에서의 동작 예가 도시되고, 도 10에서는 스트레스 인가 모드에서의 동작 예가 도시된다.
도 9a를 참조하면, 캘리브레이션 회로(400)는 제1 비교기(411), 제1 코드 제어부(412) 및 제1 MOS 트랜지스터부(420)를 포함할 수 있다. 상기 제1 비교기(411), 제1 코드 제어부(412) 및 제1 MOS 트랜지스터부(420)는 풀다운 제어 코드 생성부를 구성할 수 있다. 제1 MOS 트랜지스터부(420)는 패드를 통해 외부 저항(Rzq)에 연결되고, 상기 외부 저항(Rzq)은 전원 전압에 연결될 수 있다. 또한, 제1 MOS 트랜지스터부(420)는 다수 개의 NMOS 트랜지스터들과 다수 개의 저항들을 포함할 수 있다.
또한, 캘리브레이션 회로(400)는 제2 비교기(431), 제2 코드 제어부(432), 리플리카 트랜지스터부(440) 및 제2 MOS 트랜지스터부(450)를 포함할 수 있다. 상기 제2 비교기(431), 제2 코드 제어부(432), 리플리카 트랜지스터부(440) 및 제2 MOS 트랜지스터부(450)는 풀업 제어 코드 생성부를 구성할 수 있다. 또한, 리플리카 트랜지스터부(440)는 상기 제1 MOS 트랜지스터부(420)와 동일한 구성들을 포함할 수 있으며, 제2 MOS 트랜지스터부(450)는 다수 개의 PMOS 트랜지스터들과 다수 개의 저항들을 포함할 수 있다. 한편, 도 8에 도시된 예에서와 같이, 제1 및 제2 코드 제어부(412, 432) 각각은 코드 선택부(미도시)를 포함할 수 있다.
도 9a의 예에서는, 외부 저항(Rzq)이 전원 전압에 연결됨에 따라, 풀다운 제어 코드의 생성에 관련된 제1 MOS 트랜지스터부(420)가 패드에 연결될 수 있다. 또한, 도 9a에 도시된 구성에서는 전술한 제1 및 제2 스위치부들은 캘리브레이션 회로(400)에 구비되지 않아도 무방하다.
캘리브레이션 모드에서 캘리브레이션 인에이블 신호(ZQ_EN)가 활성화되고, 스트레스 인에이블 신호(NBTI_EN)는 비활성화된다. 캘리브레이션 동작에서 내부 코드들(PCODE<0:P>, NCODE<0:N>)에 따라 제1 및 제2 MOS 트랜지스터부(420, 450) 및 리플리카 트랜지스터부(440) 각각은 온(ON) 상태가 되며, 이에 따라 제1 및 제2 MOS 트랜지스터부(420, 450) 및 리플리카 트랜지스터부(440)의 적어도 일부의 트랜지스터들이 턴 온된다. 또한, 타겟 값에 도달한 내부 코드들(PCODE<0:P>, NCODE<0:N>)에 기반하여 풀업 제어 코드(PCODE_OCD) 및 풀다운 제어 코드(NCODE_OCD)가 생성될 수 있다.
한편, 도 9b를 참조하면, 캘리브레이션 인에이블 신호(ZQ_EN)가 비활성화됨에 따라 캘리브레이션 회로(400)는 오프 모드에서 동작한다. 제1 코드 제어부(412)는 제1 MOS 트랜지스터부(420)의 NMOS 트랜지스터들을 턴 오프하기 위한 코드를 상기 제1 내부 코드(NCODE<0:N>)로서 제공할 수 있다. 예컨대, 오프 모드에서 제1 내부 코드(NCODE<0:N>)는 모두 논리 로우의 값을 가질 수 있으며, 이에 따라 제1 MOS 트랜지스터부(420)의 NMOS 트랜지스터들은 모두 턴 오프될 수 있다.
이와 유사하게, 제1 내부 코드(NCODE<0:N>)에 따라 리플리카 트랜지스터부(440)의 NMOS 트랜지스터들이 턴 오프된다. 또한 제2 코드 제어부(432)는 제2 MOS 트랜지스터부(450)의 PMOS 트랜지스터들을 턴 오프하기 위한 코드를 상기 제2 내부 코드(PCODE<0:P>)로서 제공할 수 있다. 예컨대, 오프 모드에서 제2 내부 코드(PCODE<0:P>)는 모두 논리 하이의 값을 가질 수 있으며, 이에 따라 제2 MOS 트랜지스터부(450)의 PMOS 트랜지스터들은 모두 턴 오프될 수 있다.
한편, 도 10을 참조하면, 스트레스 인에이블 신호(NBTI_EN)가 활성화됨에 따라 캘리브레이션 회로(400)는 스트레스 인가 모드에서 동작할 수 있다. 상기 스트레스 인가 모드에서, 캘리브레이션 회로(400)에 구비되는 PMOS 트랜지스터들에 NBTI 스트레스가 인가될 수 있다. 예컨대, 제2 코드 제어부(432)는 캘리브레이션 모드에서 생성된 풀업 제어 코드(PCODE_OCD)에 대응하는 온/오프 패턴을 갖는 제2 내부 코드(PCODE<0:P>)를 제2 MOS 트랜지스터부(450)로 제공할 수 있다. 이에 따라, 제2 MOS 트랜지스터부(450)에 구비되는 PMOS 트랜지스터들 중 적어도 일부는 턴 온 되고, 이에 따라 NBTI 스트레스가 인가될 수 있다. 즉, OCD/ODT 회로의 노멀 동작시에 OCD/ODT 회로의 풀업부의 PMOS 트랜지스터들이 받는 NBTI 영향과 동일하게, 캘리브레이션 회로(400)의 PMOS 트랜지스터들에 NBTI 스트레스가 인가될 수 있다. 한편, 상기 스트레스 인가 모드에서, 제1 MOS 트랜지스터부(420) 및 리플리카 트랜지스터부(440)는 오프 모드에서와 동일하게 턴 오프될 수 있다.
한편, 도 9a,b 및 도 10에서는 제1 코드 제어부(412)로 스트레스 인에이블 신호(NBTI_EN)가 제공되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 일 예로서, 제1 MOS 트랜지스터부(420)에 NBTI 스트레스를 인가하지 않는 경우에는, 제1 코드 제어부(412)로 스트레스 인에이블 신호(NBTI_EN)가 제공되지 않아도 무방하다.
한편, 도 11 및 도 12는 본 발명의 변형 가능한 실시예에 따른 캘리브레이션 회로의 구성을 나타내는 회로도이다. 도 11에서는 캘리브레이션 모드 및 오프 모드에서의 동작 예가 도시되고, 도 12에서는 스트레스 인가 모드에서의 동작 예가 도시된다. 한편, 도 11 및 도 12에 도시된 캘리브레이션 회로의 구성 및 동작을 설명함에 있어서, 앞선 실시예들에서와 동일 또는 유사한 부분에 대해서는 구체적인 설명이 생략된다.
도 11을 참조하면, 캘리브레이션 회로(500)는 제1 비교기(511), 제1 코드 제어부(512), 제1 MOS 트랜지스터부(520) 및 스위치부(SW1, 530)를 포함할 수 있다. 상기 제1 비교기(511), 제1 코드 제어부(512), 제1 MOS 트랜지스터부(520) 및 스위치부(530)는 풀업 제어 코드 생성부를 구성할 수 있다. 제1 MOS 트랜지스터부(520)는 패드를 통해 외부 저항(Rzq)에 연결되고, 상기 외부 저항(Rzq)은 접지 전압에 연결될 수 있다. 또한, 제1 MOS 트랜지스터부(520)는 다수 개의 PMOS 트랜지스터들과 다수 개의 저항들을 포함할 수 있다.
또한, 캘리브레이션 회로(500)는 제2 비교기(541), 제2 코드 제어부(542), 리플리카 트랜지스터부(550) 및 제2 MOS 트랜지스터부(560)를 포함할 수 있다. 상기 제2 비교기(541), 제2 코드 제어부(542), 리플리카 트랜지스터부(550) 및 제2 MOS 트랜지스터부(560)는 풀다운 제어 코드 생성부를 구성할 수 있다. 또한, 리플리카 트랜지스터부(550)는 상기 제1 MOS 트랜지스터부(520)와 동일한 구성들을 포함할 수 있으며, 제2 MOS 트랜지스터부(560)는 다수 개의 NMOS 트랜지스터들과 다수 개의 저항들을 포함할 수 있다.
먼저, 캘리브레이션 모드에서, 전술한 실시예에서와 동일 또는 유사하게 풀업 제어 코드(PCODE_OCD) 및 풀다운 제어 코드(NCODE_OCD)가 생성된다. 캘리브레이션 모드에서, 제1 MOS 트랜지스터부(520)가 턴 온됨과 함께 스위치부(530)가 턴 온될 수 있다. 즉, 스위치부(530)가 턴 온됨으로써, 제1 MOS 트랜지스터부(520)와 외부 저항(Rzq) 사이의 전기적 경로가 형성될 수 있다. 이와 유사하게, 캘리브레이션 모드에서 리플리카 트랜지스터부(550) 및 제2 MOS 트랜지스터부(560)가 온(ON) 상태가 된다.
한편, 캘리브레이션 동작이 종료됨에 따라 캘리브레이션 회로(500)는 오프 모드로 진입할 수 있다. 오프 모드에서, 제1 MOS 트랜지스터부(520)는 턴 오프된다. 또한, 제1 MOS 트랜지스터부(520)가 턴 오프됨에 따라 패드 및 외부 저항(Rzq)을 통한 전류 누설이 방지되므로, 스위치부(530)는 턴 온 되어도 무방하며 또는 턴 오프되어도 무방하다. 일 예로서, 스위치부(530)가 스트레스 인에이블 신호(NBTI_EN)에 의해 직접 제어되는 경우, 상기 스위치부(530)는 턴 온될 수 있다. 또한, 상기 오프 모드에서, 리플리카 트랜지스터부(550) 및 제2 MOS 트랜지스터부(560)는 오프(OFF) 상태가 된다.
한편, 도 12를 참조하면, 캘리브레이션 회로(400)가 스트레스 인가 모드에서 동작함에 따라, 캘리브레이션 회로(400)에 구비되는 PMOS 트랜지스터들에 NBTI 스트레스가 인가될 수 있다. 예컨대, 제1 코드 제어부(512)는 캘리브레이션 모드에서 생성된 풀업 제어 코드(PCODE_OCD)에 대응하는 온/오프 패턴을 갖는 제1 내부 코드(PCODE<0:P>)를 제1 MOS 트랜지스터부(520)로 제공할 수 있다. 이에 따라, 제1 MOS 트랜지스터부(520)에 구비되는 PMOS 트랜지스터들 중 적어도 일부는 턴 온 되고, 이에 따라 NBTI 스트레스가 인가될 수 있다.
한편, 상기 스트레스 인가 모드에서 스위치부(530)는 턴 오프될 수 있으며, 이에 따라 패드 및 외부 저항(Rzq)을 통한 전류 경로가 차단되어 전류 누설이 방지될 수 있다. 또한, 제2 MOS 트랜지스터부(560)는 오프 모드에서와 동일하게 턴 오프될 수 있다. 또한, 제1 내부 코드(PCODE<0:P>)에 따라 리플리카 트랜지스터부(550)의 적어도 일부의 PMOS 트랜지스터들이 턴 온 될 수 있다. 변형 가능한 실시예로서, 리플리카 트랜지스터부(550)가 상기 제1 MOS 트랜지스터부(520)와 별개로 내부 코드를 수신하는 경우, 리플리카 트랜지스터부(550)는 턴 오프되어도 무방하다.
도 13은 다수의 모드들에서 캘리브레이션 회로 내에서 생성되는 내부 코드들의 일 예를 나타내는 회로도이다. 도 13에 도시된 캘리브레이션 회로(500)는 도 12에 도시된 회로와 동일한 동작을 수행하는 하나의 구현 예에 해당할 수 있다.
도 12 및 13을 참조하면, 제1 코드 제어부(512)는 카운터(512_1) 및 하나 이상의 논리 소자를 포함할 수 있다. 예컨대, 제1 코드 제어부(512)는 OR 게이트(512_2) 및 NAND 게이트(512_3)를 포함할 수 있다. 또한, 제2 코드 제어부(542)는 카운터(542_1) 및 하나 이상의 논리 소자를 포함할 수 있다. 예컨대, 제2 코드 제어부(542)는 NOR 게이트(542_2)를 포함할 수 있다.
도 13에서는 편의상 제1 MOS 트랜지스터부(520), 리플리카 트랜지스터부(550) 및 제2 MOS 트랜지스터부(560)에 각각 하나의 트랜지스터만이 도시되었으나, 전술한 바와 같이 각각의 트랜지스터부에는 다수 개의 트랜지스터들이 구비될 수 있다. 또한, 도 13에서는 제2 비교기(541)의 일 단이 스위치부(530)에 연결됨에 따라, 캘리브레이션 동작에서의 피드백 루프를 통해 기준 전압(Vref) 레벨을 갖는 스위치부(530) 내의 일 노드의 전압이 제2 비교기(541)로 제공되는 예가 도시된다. 그러나, 전술한 예에서와 같이 제2 비교기(541)의 일 단으로 기준 전압(Vref)이 직접 제공되어도 무방하다.
OR 게이트(512_2)는 캘리브레이션 인에이블 신호(ZQ_EN)와 스트레스 인에이블 신호(NBTI_EN)를 수신하여 OR 연산을 수신한다. NAND 게이트(512_3)는 OR 게이트(512_2)의 출력과 카운터(512_1)의 출력을 수신한다. 캘리브레이션 모드와 스트레스 인가 모드에서는, 카운터(512_1)로부터의 코드(CODE_CNT)에 대응하는 값이 제1 내부 코드(PCODE<0:P>)로서 출력될 수 있으며, 상기 제1 내부 코드(PCODE<0:P>)는 온/오프 패턴을 가질 수 있다. 반면에, 오프 모드에서는 OR 게이트(512_2)의 출력이 논리 로우(예컨대, 0)의 값을 가지므로, 카운터(512_1)로부터의 코드(CODE_CNT)와 무관하게 NAND 게이트(512_3)의 출력은 논리 하이의 값을 가지며, 이에 따라 제1 MOS 트랜지스터부(520)가 턴 오프된다.
한편, NOR 게이트(542_2)는 카운터(542_1)의 출력과 스트레스 인에이블 신호(NBTI_EN)를 수신하여 NOR 연산을 수신할 수 있다. 스트레스 인에이블 신호(NBTI_EN)가 활성화된 경우에는, 카운터(512_1)로부터의 코드에 무관하게 NOR 게이트(542_2)의 출력은 논리 로우의 값을 가지며, 이에 따라 제2 MOS 트랜지스터부(560)가 턴 오프된다.
도 14는 본 발명의 변형 가능한 실시예에 따른 캘리브레이션 회로의 구성을 나타내는 회로도이다. 본 실시예에서는 설명의 편의상 상기 캘리브레이션 회로가 스트레스 인가 모드에서 동작하는 예가 설명된다.
도 14를 참조하면, 캘리브레이션 회로(600)는 제1 비교기(611), 제1 코드 제어부(612), 제1 MOS 트랜지스터부(620) 및 제1 스위치부(SW1, 630)를 포함할 수 있다. 상기 제1 비교기(611), 제1 코드 제어부(612), 제1 MOS 트랜지스터부(620) 및 제1 스위치부(630)는 풀업 제어 코드 생성부를 구성할 수 있다. 제1 MOS 트랜지스터부(620)는 패드를 통해 외부 저항(Rzq)에 연결되고, 상기 외부 저항(Rzq)은 접지 전압에 연결될 수 있다. 또한, 제1 MOS 트랜지스터부(620)는 다수 개의 PMOS 트랜지스터들과 다수 개의 저항들을 포함할 수 있다.
또한, 캘리브레이션 회로(600)는 제2 비교기(641), 제2 코드 제어부(642), 리플리카 트랜지스터부(650), 제2 MOS 트랜지스터부(660) 및 제2 스위치부(SW2, 670)를 포함할 수 있다. 상기 제2 비교기(641), 제2 코드 제어부(642), 리플리카 트랜지스터부(650), 제2 MOS 트랜지스터부(660) 및 제2 스위치부(670)는 풀다운 제어 코드 생성부를 구성할 수 있다. 또한, 리플리카 트랜지스터부(650)는 상기 제1 MOS 트랜지스터부(620)와 동일한 구성들을 포함할 수 있으며, 제2 MOS 트랜지스터부(660)는 다수 개의 NMOS 트랜지스터들과 다수 개의 저항들을 포함할 수 있다.
시간이 경과함에 따라 OCD/ODT 회로의 MOS 트랜지스터의 동작 횟수가 증가할수록 그 특성이 변동될 수 있으며, 이를 반영하여 캘리브레이션 회로(600)에 구비되는 PMOS 트랜지스터들 및 NMOS 트랜지스터들에 함께 스트레스를 인가할 수 있다.
캘리브레이션 회로(600)는 주기적 또는 비주기적으로 스트레스 인가 모드로 진입한다. 스트레스 인가 모드에서, 풀업 제어 코드(PCODE_OCD) 생성에 관련된 제1 내부 코드(PCODE<0:P>)에 따라 제1 MOS 트랜지스터부(620)의 적어도 일부의 PMOS 트랜지스터들이 턴 온된다. 또한, 전류 누설을 감소하기 위하여 제1 스위치부(630)가 턴 오프될 수 있다.
한편, 풀다운 제어 코드 생성부를 구성하는 요소들 중 일부에 대해서도 스트레스가 인가될 수 있으며, 예컨대 상기 제1 내부 코드(PCODE<0:P>)에 따라 리플리카 트랜지스터부(650)의 적어도 일부의 PMOS 트랜지스터들이 턴 온된다. 또한, 풀다운 제어 코드(NCODE_OCD) 생성에 관련된 제2 내부 코드(NCODE<0:N>)에 따라 제2 MOS 트랜지스터부(660)의 적어도 일부의 NMOS 트랜지스터들이 턴 온된다. 또한, 제2 MOS 트랜지스터부(660)를 통한 전류 경로를 차단하기 위해, 제2 스위치부(670)가 턴 오프될 수 있다.
상기와 같은 스트레스 인가 모드를 통해, OCD/ODT 회로가 노멀 동작에서 받는 스트레스와 동일 또는 유사하게 캘리브레이션 회로(600)의 PMOS 트랜지스터들 및 NMOS 트랜지스터들로 스트레스가 인가될 수 있으며, 이에 따라 OCD/ODT 회로의 특성 변동과 동일 또는 유사하게 캘리브레이션 회로(600) 내의 MOS 트랜지스터들의 특성이 변동될 수 있다. 이에 따라, 캘리브레이션 회로(600)는 OCD/ODT 회로의 특성 변동을 보상한 풀업/풀다운 제어 코드(PCODE_OCD)를 생성할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 15를 참조하면, 메모리 시스템(700)은 메모리 콘트롤러(710) 및 메모리 장치(720)를 포함할 수 있으며, 메모리 콘트롤러(710)는 메모리 인터페이스(711) 및 모드 제어부(712)를 포함할 수 있다. 또한, 메모리 장치(720)는 메모리 셀 어레이(721), OCD/ODT부(722) 및 캘리브레이션 회로(723)를 포함할 수 있다.
메모리 콘트롤러(710)는 메모리 인터페이스(711)를 통해 커맨드(CMD) 및 어드레스(ADD)를 메모리 장치(720)로 제공할 수 있으며, 또한 메모리 장치(720)와 데이터(DATA)를 송수신할 수 있다. OCD/ODT부(722)는 전술한 실시예들에 따라 풀업부 및 풀다운부를 포함할 수 있으며, 캘리브레이션 회로(723)로부터 제공되는 풀업 제어 코드 및 풀다운 제어 코드에 기반하여 동작할 수 있다. 또한, 캘리브레이션 회로(723)는 전술한 실시예들에 따라 캘리브레이션 모드, 오프 모드 및 스트레스 인가 모드에서 동작할 수 있다.
메모리 콘트롤러(710)는 메모리 시스템(700)의 동작 초기나 또는 주기적으로 캘리브레이션 커맨드(CMD_ZQ)를 메모리 장치(720)로 제공할 수 있다. 캘리브레이션 회로(723)는 캘리브레이션 커맨드(CMD_ZQ)에 응답하여 캘리브레이션 모드에서 동작하고, 풀업 제어 코드 및 풀다운 제어 코드의 생성이 완료되면 오프 모드로 진입할 수 있다. 또한, 전술한 실시예에서와 같이 캘리브레이션 회로(723)는 다양한 방식에 따라 스트레스 인가 모드로 진입할 수 있다.
일 예로서, 메모리 콘트롤러(710)는 스트레스 인가 모드로의 진입을 요청하는 커맨드(CMD_NBTI)를 메모리 장치(720)로 제공할 수 있다. 메모리 장치(720)는 상기 커맨드(CMD_NBTI)에 응답하여 전술한 실시예들에 따른 스트레스 인에이블 신호(NBTI_EN)를 활성화할 수 있다.
모드 제어부(712)는, 메모리 시스템(700)의 메모리 동작과 관련하여 각종 판단 동작을 수행함으로써, 스트레스 인가 모드로의 진입 타이밍을 판단할 수 있다. 메모리 콘트롤러(710)는 상기 판단 결과에 따라 스트레스 인가 모드로의 진입을 요청하는 커맨드(CMD_NBTI)를 생성할 수 있다. 예컨대, 메모리 콘트롤러(710)가 메모리 장치(720)로 기록 커맨드를 제공하는 지가 판단되고, 판단 결과에 따라 캘리브레이션 회로(723)가 일정 구간 동안 스트레스 인가 모드에서 동작하도록 메모리 장치(720)가 제어될 수 있다. 또는, 타이밍 판단 또는 카운팅 판단 동작에 기반하여, 메모리 콘트롤러(710)는 주기적 또는 비주기적으로 커맨드(CMD_NBTI)를 출력할 수 있다.
도 16 및 도 17은 스트레스 인에이블 신호(NBTI_EN)를 활성화하는 다양한 예를 나타내는 블록도이다.
도 16을 참조하면, 메모리 장치(800A)는 커맨드 디코더(810A), 커맨드 종류 판단부(820A) 및 인에이블 신호 생성부(830A)를 포함할 수 있다. 메모리 장치(800A)는 캘리브레이션 회로(미도시)를 포함하고, 메모리 콘트로러로부터 제공되는 커맨드에 따라 캘리브레이션 회로가 스트레스 인가 모드에서 동작할 수 있다.
일 예로서, 커맨드 디코더(810A)는 메모리 콘트롤러로부터 제공되는 커맨드(CMD)를 디코딩하고 디코딩 결과를 생성한다. 일 예로서, 커맨드(CMD)의 종류에 따라 서로 다른 디코딩 결과가 발생될 수 있다. 커맨드 종류 판단부(820A)는 상기 커맨드(CMD)가 소정의 종류의 커맨드인지를 판단하며, 예컨대 상기 커맨드(CMD)가 데이터 기록을 요청하는 기록 커맨드인지를 판단한다. 상기와 같은 판단 결과는 인에이블 신호 생성부(830A)로 제공된다.
인에이블 신호 생성부(830A)는 메모리 콘트롤러로부터 제공된 커맨드(CMD)가 기록 커맨드에 해당할 때 스트레스 인에이블 신호(NBTI_EN)를 활성화한다. 이에 따라, 메모리 장치(800A)가 기록 동작을 수행하는 경우, 이에 대응하여 캘리브레이션 회로가 소정 구간 동안 스트레스 인가 모드에서 동작한다. 상기 기록 동작에서 메모리 장치(800A)에 구비되는 ODT/OCD 회로는 NBTI 영향을 받을 것이며, 이에 대응하여 스트레스 인가 모드에서 캘리브레이션 회로의 일부 구성들에 NBTI 스트레스가 제공된다. 이로써, 전술한 실시예에서 개시된 바와 같이 ODT/OCD 회로의 임피던스 매칭 특성이 저하되는 것이 방지될 수 있다.
한편, 도 17을 참조하면, 메모리 장치(800B)는 커맨드 디코더(810B), 카운터/타이머(820B) 및 인에이블 신호 생성부(830B)를 포함할 수 있다. 카운터/타이머(820B)는 카운터 또는 타이머를 선택적으로 포함할 수 있으며, 또한 카운터/타이머(820B)는 커맨드 디코더(810B)로부터의 디코딩 결과를 수신하거나, 또는 소정의 클록 신호(CLK_T)를 수신할 수 있다.
도 17의 실시예에서, 메모리 장치(800B)는 카운팅 또는 타이밍 판단 결과에 기반하여 캘리브레이션 회로가 스트레스 인가 모드에서 동작하도록 제어할 수 있다. 예컨대, 시간이 경과할수록 ODT/OCD 회로는 NBTI 영향 등에 의해 그 특성이 변동될 수 있으므로, 이에 대응하여 주기적 또는 비주기적으로 캘리브레이션 회로의 일부 구성들에 대해 NBTI 스트레스가 인가되도록 스트레스 인가 모드가 수행될 수 있다.
일 예로서, 카운터/타이머(820B)는 커맨드 수신 횟수를 카운팅하고 그 결과를 제공할 수 있다. 예컨대, 커맨드의 종류에 관계 없이 커맨드가 수신될 때마다 카운팅 동작이 수행되고, 카운팅 결과가 소정 값에 도달할 때마다 이를 나타내는 신호가 인에이블 신호 생성부(830B)로 제공될 수 있다. 또는, 특정 커맨드(예컨대, 기록 커맨드)의 수신 때마다 카운팅 동작이 수행되고, 카운팅 결과가 소정 값에 도달할 때마다 이를 나타내는 신호가 인에이블 신호 생성부(830B)로 제공될 수 있다. 또는, 소정의 주기를 가지는 클록 신호(CLK_T)에 대한 카운팅 카운팅 동작이 수행되고, 카운팅 결과가 소정 값에 도달할 때마다 이를 나타내는 신호가 인에이블 신호 생성부(830B)로 제공될 수 있다.
또는, 카운터/타이머(820B)에 구비되는 타이머의 동작에 기반하여, 시간이 소정 주기에 해당할 때마다 이를 나타내는 신호가 인에이블 신호 생성부(830B)로 제공될 수 있다. 인에이블 신호 생성부(830B)는 수신된 신호에 응답하여 스트레스 인에이블 신호(NBTI_EN)를 활성화하여 출력한다.
도 18은 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 18에 도시된 바와 같이, 메모리 장치(900)는 입출력 패드(DQ)에 연결된 입력 버퍼(910), ODT 부(920) 및 OCD 부(930)를 구비할 수 있다. 즉, ODT 부(920)와 OCD 부(930)는 서로 별개로 구현될 수 있다. 또한, 메모리 장치(900)는 캘리브레이션 회로(940)를 더 구비할 수 있으며, 캘리브레이션 회로(940)는 OCD 캘리브레이션부(941) 및 ODT 캘리브레이션부(942)를 포함할 수 있다.
데이터 기록 동작시, 입력 데이터는 입력 버퍼(910)를 통해 입출력 게이팅부로 제공되고, ODT 부(920)는 입력 버퍼(910)의 입력단에 터미네이션 저항을 제공할 수 있다. 또한, 데이터 독출 동작시, 출력 데이터는 OCD 부(930)를 통해 외부로 제공될 수 있다. 캘리브레이션부(940)는 캘리브레이션 모드에서 생성된 ODT 제어 코드(CODE_ODT)를 ODT 부(920)로 제공하고, 또한 OCD 제어 코드(CODE_OCD)를 OCD 부(930)로 제공할 수 있다.
한편, 전술한 실시예들에 따라 캘리브레이션 회로(940)는 스트레스 인가 모드에서 동작할 수 있다. NBTI 영향에 기인하여 ODT 부(920)의 특성이 변동되는 것을 보상하기 위하여, 캘리브레이션 회로(940)의 ODT 캘리브레이션부(942)에 선택적으로 NBTI 스트레스가 인가될 수 있다. 예컨대, 캘리브레이션 회로(940)는 스트레스 인에이블 신호(NBTI_EN)가 활성화될 때, ODT 캘리브레이션부(942)에 구비되는 PMOS 트랜지스터들에 대해 전술한 실시예들에서와 동일 또는 유사한 방식에 따라 NBTI 스트레스를 인가할 수 있다.
이후, 캘리브레이션 회로(940)는 ODT 부(920)로 그 값이 변경된 ODT 제어 코드(CODE_ODT)를 제공할 수 있다. 즉, ODT 캘리브레이션부(942)에 NBTI 스트레스가 인가됨에 따라, NBTI 스트레스가 반영된 ODT 제어 코드(CODE_ODT)가 ODT 부(920)로 제공될 수 있다.
도 19는 본 발명의 실시예에 따른 메모리 콘트롤러 및 메모리 장치를 포함하는 데이터 처리 시스템을 나타내는 도면이다.
도 19에 도시된 바와 같이, 데이터 처리 시스템(1000)은 호스트로서 동작하는 어플리케이션 프로세서(Application Processor, 1010)와 메모리 장치(1020)를 포함할 수 있다. 메모리 장치(1020)는 다양한 종류의 메모리가 적용될 수 있으며, 예컨대 전술한 실시예들에 따른 DRAM이 메모리 장치(1020)에 적용되거나, 또는 ODT나 OCD 회로가 적용되는 다양한 메모리 장치(예컨대, 저항성 메모리 등의 불휘발성 메모리)가 적용될 수도 있다. 또한, 도 19에 도시되지는 않았으나, 본 발명의 실시예에 따른 메모리 장치는 어플리케이션 프로세서(1010) 내에 임베디드 메모리로서 구현되어도 무방하다.
어플리케이션 프로세서(1010)는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 시스템 온 칩(SoC)은 소정의 표준 버스 규격을 갖는 프로토콜이 적용된 시스템 버스(미도시)를 포함할 수 있으며, 상기 시스템 버스에 연결되는 각종 IP(Intellectual Property)들을 포함할 수 있다. 시스템 버스의 표준 규격으로서, ARM(Advanced RISC Machine) 사의 AMBA(Advanced Microcontroller Bus Architecture) 프로토콜이 적용될 수 있다. AMBA 프로토콜의 버스 타입에는 AHB(Advanced High-Performance Bus), APB(Advanced Peripheral Bus), AXI(Advanced eXtensible Interface), AXI4, ACE(AXI Coherency Extensions) 등이 포함될 수 있다. 이외에도, 소닉사(SONICs Inc.)의 uNetwork 이나 IBM의 CoreConnect, OCP-IP의 오픈 코어 프로토콜(Open Core Protocol) 등 다른 타입의 프로토콜이 적용되어도 무방하다.
어플리케이션 프로세서(1010)는 메모리 장치(1020)를 제어하기 위한 메모리 콘트롤 모듈(1011)을 포함할 수 있으며, 상기 메모리 콘트롤 모듈(1011)은 메모리 인터페이스(1011_1) 및 모드 제어부(1011_2)를 포함할 수 있다. 또한, 메모리 장치(1020)는 메모리 셀 어레이(1021), OCD/ODT 부(1022) 및 캘리브레이션 회로(1023)를 포함할 수 있다. 메모리 콘트롤 모듈(1011)은 메모리 인터페이스(1011_1)를 통해 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 출력할 수 있다. 또한, 데이터 처리 시스템(1000)의 동작 초기나 또는 주기적으로 캘리브레이션 커맨드(CMD_ZQ)를 메모리 장치(720)로 제공하여 캘리브레이션 회로(1023)가 풀업/풀다운 제어 코드를 생성하도록 제어할 수 있다.
또한, 본 발명의 실시예에 따라, 모드 제어부(1011_2)는 캘리브레이션 회로(1023)가 스트레스 인가 모드에서 동작하도록 메모리 장치(720)를 제어할 수 있다. 예컨대, 전술한 실시예들에 따라 모드 제어부(1011_2)는 캘리브레이션 회로(1023)의 스트레스 인가 모드로의 진입 타이밍을 판단할 수 있다. 판단 결과에 기반하여, 메모리 콘트롤 모듈(1011)은 스트레스 인가 모드로의 진입을 요청하는 커맨드(CMD_NBTI)를 생성할 수 있다. 캘리브레이션 회로(1023)는 상기 커맨드(CMD_NBTI)에 응답하여 그 내부에 구비되는 트랜지스터들(예컨대, PMOS 트랜지스터들)에 NBTI 스트레스를 인가할 수 있다.
도 19의 예에서는 스트레스 인가 모드의 진입을 판단하는 구성(예컨대, 모드 제어부)이 메모리 콘트롤 모듈(1011)에 구비되는 것으로 도시되었으나, 본 발명의 실시예는 이에 한정될 필요는 없다. 예컨대, 전술한 실시예들에서와 동일 또는 유사하게 상기 모드 제어부(1011_2)의 기능은 메모리 장치(1020) 내에 구비되어도 무방하다.
도 20은 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 도면이다.
도 20을 참조하면, 메모리 모듈(1100)은 다수 개의 메모리 칩들(1110)과 버퍼 칩(1120)을 포함할 수 있다. 메모리 모듈(1100)은 각종 형태의 메모리 모듈일 수 있으며, 예컨대 LR-DIMM(Load Reduced Dual In-Line Memory Module) 또는 다른 메모리 모듈일 수 있다. 메모리 모듈(1100)은 버퍼 칩(1120)을 통해 메모리 콘트롤러와 연결되어 커맨드(ADD), 어드레스(ADD), 데이터(DATA) 등을 수신할 수 있다.
버퍼 칩(1120)은 메모리 콘트롤러로부터의 커맨드(ADD) 및 어드레스(ADD)에 따라 메모리 칩들(1110)의 캘리브레이션 동작을 제어할 수 있다. 일 예로서, 버퍼 칩(1120)은 모드 제어부(1121)를 구비하고, 버퍼 칩(1120) 내부에서 스트레스 인가 모드의 진입 타이밍을 판단하거나, 메모리 콘트롤러로부터의 커맨드(CMD)에 따라 스트레스 인가 모드의 진입 타이밍을 판단할 수 있다. 판단 결과에 따라 버퍼 칩(1120)은 스트레스 인에이블 신호(NBTI_EN)를 메모리 칩들(1110)로 제공할 수 있다. 메모리 칩들(1110) 각각의 캘리브레이션 회로(1111)는 상기 스트레스 인에이블 신호(NBTI_EN)에 응답하여 스트레스 인가 모드로 진입할 수 있으며, 이에 따라 캘리브레이션 회로(1111)에 NBTI 스트레스가 인가될 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (10)

  1. 제1 트랜지스터부를 포함하는 풀업 제어 코드 생성부 및 제2 트랜지스터부를 포함하는 풀다운 제어 코드 생성부를 구비하고, 캘리브레이션 모드에서 풀업 제어 코드 및 풀다운 제어 코드를 생성하기 위한 캘리브레이션 동작을 수행하며, 스트레스 인가 모드에서 상기 제1 트랜지스터부 및 제2 트랜지스터부 중 적어도 일부를 턴 온하여 스트레스를 인가하는 캘리브레이션 회로; 및
    상기 풀업 제어 코드 및 풀다운 제어 코드 중 적어도 하나에 응답하여 저항 값이 조절되는 OCD/ODT 회로를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 캘리브레이션 회로는 오프 모드에서 동작하고, 상기 오프 모드에서 상기 제1 트랜지스터부 및 제2 트랜지스터부는 턴 오프되는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 캘리브레이션 회로가 상기 스트레스 인가 모드로 진입하도록 스트레스 인에이블 신호를 생성하는 모드 제어부를 더 구비하는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서, 상기 모드 제어부는,
    기록 또는 독출 커맨드에 응답하여 소정 구간 동안 상기 스트레스 인에이블 신호를 활성화하는 것을 특징으로 하는 메모리 장치.
  5. 제3항에 있어서, 상기 모드 제어부는,
    카운팅 또는 타이머 동작에 기반하여 소정 구간 동안 상기 스트레스 인에이블 신호를 활성화하는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    상기 스트레스 인가 모드에서, 상기 제1 트랜지스터부의 적어도 일부의 트랜지스터들이 턴 온됨에 따라 턴 온되고, 상기 제2 트랜지스터부의 트랜지스터들이 모두 턴 오프되는 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서,
    상기 OCD/ODT 회로는, 다수 개의 제1 PMOS 트랜지스터들을 포함하는 풀업부와 다수 개의 제1 NMOS 트랜지스터들을 포함하는 풀다운부를 구비하고,
    상기 제1 트랜지스터부는 다수 개의 제2 PMOS 트랜지스터들을 포함하고, 상기 제2 트랜지스터부는 다수 개의 제2 NMOS 트랜지스터들을 포함하며,
    상기 OCD/ODT 회로의 노멀 동작에서 상기 제1 PMOS 트랜지스터들의 온/오프 패턴과 동일하게, 상기 스트레스 인가 모드에서 상기 다수 개의 제2 PMOS 트랜지스터들이 온/오프되는 것을 특징으로 하는 메모리 장치.
  8. OCD/ODT 회로를 제어하는 캘리브레이션 회로에 있어서,
    상기 OCD/ODT 회로로 제공되는 풀업 제어 코드 생성에 관련된 PMOS 트랜지스터부;
    캘리브레이션 동작시 상기 PMOS 트랜지스터부로 제1 내부 코드를 제공하고, 캘리브레이션 결과에 따라 상기 풀업 제어 코드를 생성하는 제1 코드 제어부;
    상기 OCD/ODT 회로로 제공되는 풀다운 제어 코드 생성에 관련된 NMOS 트랜지스터부; 및
    캘리브레이션 동작시 상기 NMOS 트랜지스터부로 제2 내부 코드를 제공하고, 캘리브레이션 결과에 따라 상기 풀다운 제어 코드를 생성하는 제2 코드 제어부를 구비하고,
    스트레스 인가 모드에서, 상기 PMOS 트랜지스터부는 턴 온되고 상기 NMOS 트랜지스터부는 턴 오프되는 것을 특징으로 하는 캘리브레이션 회로.
  9. 제8항에 있어서,
    상기 제1 코드 제어부는 캘리브레이션 인에이블 신호 및 스트레스 인에이블 신호를 수신하고,
    캘리브레이션 종료 후 상기 스트레스 인에이블 신호가 비활성화된 구간 동안, 상기 제1 코드 제어부는 상기 PMOS 트랜지스터부를 턴 오프하기 위한 제1 내부 코드를 출력하며,
    상기 스트레스 인에이블 신호가 활성화된 구간 동안, 상기 제1 코드 제어부는 상기 풀업 제어 코드와 동일한 온/오프 패턴을 갖는 제1 내부 코드를 출력하는 것을 특징으로 하는 캘리브레이션 회로.
  10. 제8항에 있어서,
    상기 스트레스 인가 모드 전에 생성되는 풀업 제어 코드와 상기 스트레스 인가 모드 후에 생성되는 풀업 제어 코드는 그 값이 서로 상이한 것을 특징으로 하는 캘리브레이션 회로.
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