CN107919154B - 一种输入输出驱动器校准电路、方法及半导体存储器 - Google Patents

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Abstract

本发明提出一种用于输入输出驱动器的校准电路，方法及半导体存储器。校准电路包括外部电阻，用于提供标准电阻值；开关组，连接于外部电阻、上拉驱动单元和下拉驱动单元；以及校准器，连接于开关组，用于输出控制信号；校准器分别与上拉驱动单元和下拉驱动单元连接，当开关组处于第一工作模式时，根据校准器提供的第一校准信号，使上拉驱动单元的电阻值匹配于外部电阻；当开关组处于第二工作模式时，根据校准器提供的第二校准信号，使下拉驱动单元的电阻值匹配于上拉驱动单元的电阻值。本发明整体电路设计上更加紧凑，另外可以减少器件的数量从而降低能耗。

Description

一种输入输出驱动器校准电路、方法及半导体存储器
技术领域
本发明涉及半导体存储技术领域，尤其涉及一种输入输出驱动器校准电路、方法及半导体存储器。
背景技术
输入输出(input output，IO)驱动单元是DDR3/4(Double Data RateSynchronous Dynamic Random Access Memory 3/4，第三/四代双倍速率同步动态随机存储器)的一种重要组成部分。而对于输入输出(IO)的驱动单元的电阻值会受到PVT(Process-Voltage-Temperature，工艺-电压-温度)变化的影响。
此时，一般采用校准器解决这个由于上述原因造成的电阻值产生变化的问题。其中，所述的驱动单元包括上拉驱动单元和下拉驱动单元，所述上拉驱动单元由PMOS(Positive channel-Metal-Oxide-Semiconductor，P型金属氧化物半导体)晶体管和上拉电阻构成，下拉驱动单元通常由NMOS(Negative channel- Metal-Oxide-Semiconductor，N型金属氧化物半导体)晶体管和下拉电阻构成。
传统技术中通过采用两个校准器，分别用于调整上拉驱动单元的上拉电阻和下拉驱动单元的下拉电阻的阻值大小。具体电路请同时参阅图1和图2，其分别为现有的上拉驱动单元校准电路100和下拉驱动单元校准电路200示意图。
背景技术中的上拉驱动单元校准电路100包括上拉驱动单元110、第一校准器120和第一外部电阻130。上拉驱动单元110包括PMOS阵列111和一个上拉电阻112。第一校准器120包括第一电压比较器121和第一控制单元122。
PMOS阵列111的漏极与电源VDD连接，源极依次通过上拉电阻112和第一外部电阻130接地。第一电压比较器121的正向输入端连接在上拉电阻112 和第一外部电阻130之间。第一电压比较器121的反向输入端输入参考电压Vref，参考电压Vref＝VDD/2。第一电压比较器121的输出端与第一控制单元122输入端连接，第一控制单元122的信号输出端与PMOS阵列111的栅极连接。
当上拉驱动单元110的内部电阻与第一外部电阻130不相等时，通过第一电压比较器121输出上升沿电平或下降沿电平至第一控制单元，由第一控制单元输出控制信号至PMOS阵列111的栅极，从而将上拉驱动单元110的内部电阻进行校准，直至与外部电阻130相同。
下拉驱动单元校准电路200包括下拉驱动单元210、第二校准器220和第二外部电阻230。下拉驱动单元210包括NMOS阵列211和一个下拉电阻222。第二校准器220包括第二电压比较器221和第二控制单元222。
NMOS阵列211的漏极依次通过下拉电阻222、第二外部电阻230与电源 VDD连接，NMOS阵列211的源极接地；第二电压比较器221的正向输入端连接在下拉电阻222和第二外部电阻230之间，第二电压比较器221的反向输入端输入参考电压Vref，其中参考电压Vref＝VDD/2。第二电压比较器221的输出端与第二控制单元222输入端连接，第二控制单元222的信号输出端与NMOS 阵列211的栅极输入端连接。
同理，当下拉驱动单元210的内部电阻与第二外部电阻230不相等时，通过第二电压比较器221输出上升沿电平或下降沿电平至第二控制单元，由第二控制单元输出控制信号至PMOS阵列211的栅极，从而将上拉驱动单元210的内部电阻进行校准，直至与外部电阻230相同。
从上述的背景技术可知，其需要采用两个校准器分别对上拉驱动单元和下拉驱动单元进行校准，需要占用较多的空间和产生较大能耗。
以上的说明仅仅是为了帮助本领域技术人员理解本发明的背景，不代表以上内容为本领域技术人员所公知或知悉。
发明内容
本发明实施例提供一种输入输出驱动器的校准电路、方法及半导体存储器，以至少解决现有技术中的以上技术问题。
第一方面，本发明实施例提供了一种校准电路，用于校准上拉驱动单元和下拉驱动单元，包括：
外部电阻，用于提供标准电阻值；
开关组，连接于所述外部电阻、所述上拉驱动单元和所述下拉驱动单元，所述开关组具有第一工作模式和第二工作模式，当所述开关组处于第一工作模式时，所述上拉驱动单元连接于所述外部电阻；当所述开关组处于第二工作模式时，所述下拉驱动单元连接于所述上拉驱动单元；以及
校准器，连接于所述开关组，用于输出控制信号，以控制所述开关组在所述第一工作模式和所述第二工作模式之间切换；所述校准器分别与所述上拉驱动单元和下拉驱动单元连接，当所述开关组处于所述第一工作模式时，根据所述校准器提供的第一校准信号，使所述上拉驱动单元的电阻值匹配于所述外部电阻；当所述开关组处于第二工作模式时，根据所述校准器提供的第二校准信号，使所述下拉驱动单元的电阻值匹配于所述上拉驱动单元的电阻值。
结合第一方面，本发明在第一方面的第一种实现方式中，所述开关组包括：
第一控制开关，所述第一控制开关的一端与所述上拉驱动单元的输出端连接，另一端与所述下拉驱动单元的输出端连接；
第二控制开关一端与所述上拉驱动单元的输出端连接，另一端通过所述外部电阻接地。
结合第一方面的第一种实现方式，本发明在第一方面的第二种实现方式中，
所述控制信号包括第一控制信号和第二控制信号，所述校准器包括：
第一开关信号输出端，用于发送所述第一控制信号至所述第一控制开关和第二控制开关；以及，
第二开关信号输出端，用于发送所述第二控制信号至所述第一控制开关和第二控制开关；
所述第一控制开关包括：
第一控制信号输入端，与所述第一开关信号输出端连接；以及
第二控制信号输入端，与所述第二开关信号输出端连接；
所述第二控制开关包括：
第三控制信号输入端，与所述第一开关信号输出端连接；以及
第四控制信号输入端，与所述第二开关信号输出端连接；
其中，当所述第一控制信号为高电平信号且所述第二控制信号为低电平信号时，所述第一控制开关断开，第二控制开关导通；当所述第一控制信号为低电平信号且所述第二控制信号为高电平信号时，所述第一控制开关导通，第二控制开关断开。
结合第一方面的第二种实现方式，本发明在第一方面的第三种实现方式中，
所述校准器包括：
电压比较器，所述电压比较器的正向输入端连接于所述上拉驱动单元的输出端，所述电压比较器的反向输入端接入参考电压；以及，
控制单元，所述控制单元与所述电压比较器的输出端连接，接收所述电压比较器的比较结果，所述控制单元根据所述比较结果输出所述第一校准信号或第二校准信号；所述控制单元与所述第一开关信号输出端和第二开关信号输出端连接。
结合第一方面的第三种实现方式，本发明在第一方面的第四种实现方式中，
所述校准器还包括：
第一触发器，与所述控制单元连接，所述第一触发器的输出端与所述上拉驱动单元的输入端连接，用于发送所述第一校准信号至所述上拉驱动单元；以及
所述第二触发器，与所述控制单元连接，所述第二触发器的输出端与所述下拉驱动单元的输入端连接，用于发送所述第二校准信号至所述下拉驱动单元。
结合第一方面的第四种实现方式，本发明在第一方面的第五种实现方式中，
所述上拉驱动单元包括：
PMOS阵列，所述PMOS阵列的栅极与所述上拉驱动单元的信号输入端连接，用于接收所述第一校准信号，并根据所述第一校准信号控制所述PMOS阵列内的PMOS晶体管的导通与截止，所述PMOS阵列的漏极与电源电压连接；以及，
上拉电阻，一端连接于所述PMOS阵列的源极，另一端连接于所述上拉驱动单元的输出端。
结合第一方面的第五种实现方式，本发明在第一方面的第六种实现方式中，
所述下拉驱动单元包括：
NMOS阵列，所述NMOS阵列的栅极与所述下拉驱动单元的信号输入端连接，用于接收所述第二校准信号，并根据所述第二校准信号控制所述NMOS阵列内的NMOS晶体管的导通与截止，所述NMOS阵列的源极与电源电压连接；以及，
下拉电阻，一端连接于所述NMOS阵列的漏极，另一端连接于所述下拉驱动单元的输出端。
第二方面，本发明实施例还提供了一种校准方法，包括以下步骤：
控制所述开关组启动第一工作模式；
校准上拉驱动单元的电阻值，使所述上拉驱动单元的电阻值匹配于所述外部电阻；
控制所述开关组启动第二工作模式；
校准下拉驱动单元的电阻值，使所述下拉驱动单元的电阻值匹配于所述上拉驱动单元。
第三方面，本发明实施例还提供一种半导体存储器，包括第一方面的校准电路。
本发明采用上述技术方案，具备如下有益效果：本发明通过使用一个校准器和一个开关组实现对上拉驱动单元和下拉驱动单元的校准，从而从整体电路设计上更加紧凑，另外可以减少器件的数量从而降低能耗。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为现有的上拉驱动单元的校准电路示意图；
图2为现有的下拉驱动单元的校准电路示意图；
图3为根据本发明实施例的输入输出驱动器的校准电路的整体示意图；
图4为根据本发明实施例的当校准上拉驱动单元时校准电路的示意图；
图5为根据本发明实施例的当校准下拉驱动单元时的校准电路的示意图；以及
图6为根据本发明实施例的输入输出驱动器的校准方法的步骤流程图。
附图标记说明：
现有技术：
100：上拉驱动单元校准电路；110：上拉驱动单元；120：第一校准器；130：第一外部电阻；111：PMOS阵列；112：上拉电阻；121：第一电压比较器；122：第一控制单元122；
200：下拉驱动单元校准电路；210：下拉驱动单元；220：第二校准器；230：第二外部电阻；211：NMOS阵列；222：下拉电阻；221：第二电压比较器；222：第二控制单元；
本发明：
300：校准电路；310：上拉驱动单元；320：下拉驱动单元；330 ：校准器； 340：开关组；350：外部电阻；A1：上拉驱动单元输入端；A2：上拉驱动单元输出端；B1：下拉驱动单元输入端；B2：下拉驱动单元输出端；C1：检测电压输入端；C2：参考电压输入端；C3：第一开关信号输出端；C4：第二开关信号输出端；C5：第一校准信号输出端；C6：第二校准信号输出端；341：第一控制开关；342：第二控制开关；D1：第一控制信号输入端；D2：第二控制信号输入端；D3：第三控制信号输入端；D4：第四控制信号输入端；311：PMOS阵列； 312：上拉电阻；321：NMOS阵列；322：下拉电阻；331：电压比较器；332：控制单元；333：第一触发器；334：第二触发器。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和 /或其他材料的使用。
本发明实施例旨在解决现有技术中需要采用两个校准器分别对上拉驱动单元和下拉驱动单元分别校准的技术问题，本发明实施例通过采用一个校准器和开关组对上拉驱动单元和下拉驱动单元进行校准控制，从而可以减少校准器的数量，从整体上减少电路的尺寸大小。
具体通过以下的实施例对本发明实施例的技术方案进行介绍。
实施例一
请参阅图3，其为本发明实施例一的输入输出驱动器的校准电路的整体示意图。本发明实施例提供了一种的校准电路300，用于校准上拉驱动单元310和下拉驱动单元320。校准电路300包括校准器330、开关组340和外部电阻350。
其中，所述外部电阻350，用于提供标准电阻值。
所述开关组340，连接于外部电阻350、上拉驱动单元310和下拉驱动单元 320，开关组具有第一工作模式和第二工作模式，当开关组340处于第一工作模式时，上拉驱动单元310连接于外部电阻350。当开关组340处于第二工作模式时，下拉驱动单元320连接于上拉驱动单元310。
所述校准器330，连接于开关组340，用于输出控制信号，以控制开关组340 在第一工作模式和第二工作模式之间切换。校准器330分别与上拉驱动单元310 和下拉驱动单元320连接，当开关组340处于第一工作模式时，根据校准器330 提供的第一校准信号，使上拉驱动单元310的电阻值匹配于外部电阻350。当开关组340处于第二工作模式时，根据校准器330提供的第二校准信号，使下拉驱动单元320的电阻值匹配于上拉驱动单元310的电阻值。
具体的，以下介绍上述各个单元器件的连接关系，具体如下：
上拉驱动单元311包括输入端A1和输出端A2。
下拉驱动单元320包括输入端B1和输入端B2。
校准器330包括检测电压输入端C1、参考电压输入端C2、第一开关信号输出端C3、第二开关信号输出端C4、第一校准信号输出端C5和第二校准信号输出端C6。
开关组340包括第一控制开关341和第二控制开关342。第一控制开关341 包括第一控制信号输入端D1和第二控制信号输入端D2。第二控制开关342包括第三控制信号输入端D3和第四控制信号输入端D4。
上拉驱动单元311的输出端A2通过第一控制开关341与下拉驱动单元320 的输入端B2连接，输出端A2依次通过第二控制开关342和外部电阻350接地。
校准器330的检测电压输入端C1与输出端A2连接；校准器330的参考电压输入端C2接入参考电压。校准器330的第一校准信号输出端C5与上拉驱动单元310的第一信号接收端A1连接，用于对上拉驱动单元310进行电阻值校准。校准器330的第二校准信号输出端C6与下拉驱动单元320的输入端B1连接，用于对下拉驱动单元320进行电阻值校准。校准器330的第一开关信号输出端C3与第一控制开关341的第一控制信号输入D1连接、第二开关信号输出端C4与第一控制开关341的第二控制信号输入端D2连接，用于控制第一控制开关341的导通与断开。校准器330的第一开关信号输出端C3与第二控制开关342的第三控制信号输入端D3连接、第二开关信号输出端C4与第二控制开关342的第四控制信号输入端D4连接，用于控制第二控制开关342的导通与断开。
以下进一步对上述器件的具体构成和相应的连接关系进行详细说明。
进一步，上拉驱动单元310包括PMOS阵列311和上拉电阻312。PMOS 阵列311的漏极与电源电压VDD连接，PMOS阵列311的源极通过上拉电阻 312与输出端A2连接，PMOS阵列311栅极与输入端A1连接。具体的，PMOS 阵列311由多个PMOS晶体管组成。
下拉驱动单元320包括NMOS阵列321和下拉电阻322。NMOS阵列321 的漏极通过下拉电阻322与第二信号输出端B2连接，NMOS阵列321的源极接地，NMOS阵列321的栅极与输入端B1连接。
校准器330包括电压比较器331和控制单元332。电压比较器的正向输入端与电压输入端C1连接，反向输入端与参考电压输入端C2，电压比较器331 的输出端与控制单元332连接，参考电压Vref为电源电压VDD的一半，即 Vref＝1/2VDD。
校准器330包括第一触发器333和第二触发器334。控制单元332包括电压信号输出端，分别与第一触发器333和第二触发器334连接，第一触发器333 的输出端与第一校准信号输出端C5连接，第二触发器334的输出端与第二校准信号输出端C6连接。
控制单元分别与第一开关信号输出端C3和第二开关信号输出端C4连接。当第一开关信号输出端C3输出高电平信号、第二开关信号输出端C4输出低电平信号时，第一控制开关341断开，第二控制开关342导通。当第一开关信号输出端C3输出低电平信号、第二开关信号输出端C4输出高电平信号时，第一控制开关341导通，第二控制开关342断开。
以下具体介绍以下本实施例一的输入输出驱动器的校准电路的工作原理及过程：
首先，对上拉驱动单元310内部的阻值进行校准。具体为，通过控制单元 332通过第一开关信号输出端C3输出高电平信号，通过第二开关信号输出端 C4输出低电平信号，此时第一控制开关341断开，控制第二控制开关342导通。
当第一控制开关断开后，下拉驱动单元断开，此时由外部电阻350作为参考电阻，因此省略第一控制开关和下拉驱动单元，具体请参阅图4，其为上拉驱动单元的校准电路示意图。此时，电压比较器331的正向输入端接入的电压 Vdivided为上拉驱动单元310和外部电阻350的分压电平，而理想情况下则 Vdivided＝1/2VDD。若上拉驱动单元310的阻值不等于外部电阻时，则Vdivided则会产生变化。此时，电压比较器330对电压Vdivided和Vref进行比较，输入上升电平或下降电平。而控制单元332则根据输入的电平值，由第一触发器333产生对应的校准码，校准码分别输入对应的PMOS阵列的栅极，通过控制PMOS 阵列中的PMOS晶体管导通或截止对上拉驱动单元310的内部的阻值进行校准。
当完成上拉驱动单元310的校准后，再对下拉驱动单元的内部阻值进行校准操作。具体地，通过控制单元332通过第一开关信号输出端C3输出低电平信号，通过第二开关信号输出端C4输出高电平信号，此时第一控制开关341导通，控制第二控制开关342断开，此时外部电阻350不导通。
如图5所示，其为下拉驱动单元的校准电路示意图。此时，以上拉驱动单元310的内部电阻作为参考电阻。此时，电压比较器331的正向输入端接入的电压Vdivided为上拉驱动单元310和下拉驱动单元320的分压电平，而理想情况下Vdivided＝1/2VDD。若下拉驱动单元320的阻值不等于上拉驱动单元310的阻值时，则通过电压比较器330对电压Vdivided和Vref进行比较，输出上升电平或下降电平。而控制单元332则根据输入的电平，由第二触发器334产生对应的校准码，校准码分别输入对应的NMOS阵列的栅极，通过控制NMOS阵列中的NMOS晶体管导通或截止对下拉驱动单元320的阻值进行校准。从而完成了对下拉驱动单元320的校准工作。
实施例二
本发明实施例二基于实施例一的基础上，提供了一种输入输出驱动器的校准方法。如图6所示，本实施例的校准方法包括以下步骤：
S1：控制所述开关组340启动第一工作模式。
S2：校准上拉驱动单元310的电阻值，使所述上拉驱动单元310的电阻值匹配于所述外部电阻350。
S3：在所述上拉驱动单元310的电阻值匹配于所述外部电阻350之后，控制所述开关组340启动第二工作模式。
S4：校准下拉驱动单元320的电阻值，使所述下拉驱动单元320的电阻值匹配于所述上拉驱动单元310。
实施例三
本发明实施例三还提供一种半导体存储器，包括上述实施例一所示的校准电路。
综上，本发明通过使用一个校准器和一个开关组实现对上拉驱动单元和下拉驱动单元的校准，从而从整体电路设计上更加紧凑，另外可以减少器件的数量从而降低能耗。
以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (9)

1.一种校准电路，用于校准上拉驱动单元和下拉驱动单元，其特征在于，包括：
外部电阻，用于提供标准电阻值；
开关组，连接于所述外部电阻、所述上拉驱动单元和所述下拉驱动单元，所述开关组具有第一工作模式和第二工作模式，当所述开关组处于第一工作模式时，所述上拉驱动单元连接于所述外部电阻；当所述开关组处于第二工作模式时，所述下拉驱动单元连接于所述上拉驱动单元；以及
校准器，连接于所述开关组，用于输出控制信号，以控制所述开关组在所述第一工作模式和所述第二工作模式之间切换；所述校准器分别与所述上拉驱动单元和下拉驱动单元连接，当所述开关组处于所述第一工作模式时，根据所述校准器提供的第一校准信号，使所述上拉驱动单元的电阻值匹配于所述外部电阻；当所述开关组处于第二工作模式时，根据所述校准器提供的第二校准信号，使所述下拉驱动单元的电阻值匹配于所述上拉驱动单元的电阻值。
2.根据权利要求1所述的校准电路，其特征在于，所述开关组包括：
第一控制开关，所述第一控制开关的一端与所述上拉驱动单元的输出端连接，另一端与所述下拉驱动单元的输出端连接；以及
第二控制开关，所述第二控制开关的一端与所述上拉驱动单元的输出端连接，另一端通过所述外部电阻接地。
3.根据权利要求2所述的校准电路，其特征在于，所述控制信号包括第一控制信号和第二控制信号，所述校准器包括：
第一开关信号输出端，用于发送所述第一控制信号至所述第一控制开关和第二控制开关；以及
第二开关信号输出端，用于发送所述第二控制信号至所述第一控制开关和第二控制开关；
所述第一控制开关包括：
第一控制信号输入端，与所述第一开关信号输出端连接；以及
第二控制信号输入端，与所述第二开关信号输出端连接；
所述第二控制开关包括：
第三控制信号输入端，与所述第一开关信号输出端连接；以及
第四控制信号输入端，与所述第二开关信号输出端连接；
其中，当所述第一控制信号为高电平信号且所述第二控制信号为低电平信号时，所述第一控制开关断开，第二控制开关导通；当所述第一控制信号为低电平信号且所述第二控制信号为高电平信号时，所述第一控制开关导通，第二控制开关断开。
4.根据权利要求3所述的校准电路，其特征在于，所述校准器包括：
电压比较器，所述电压比较器的正向输入端连接于所述上拉驱动单元的输出端，所述电压比较器的反向输入端接入参考电压；以及
控制单元，所述控制单元与所述电压比较器的输出端连接，接收所述电压比较器的比较结果，所述控制单元根据所述比较结果输出所述第一校准信号或第二校准信号；所述控制单元与所述第一开关信号输出端和第二开关信号输出端连接。
5.根据权利要求4所述的校准电路，其特征在于，所述校准器还包括：
第一触发器，与所述控制单元连接，所述第一触发器的输出端与所述上拉驱动单元的输入端连接，用于发送所述第一校准信号至所述上拉驱动单元；以及
第二触发器，与所述控制单元连接，所述第二触发器的输出端与所述下拉驱动单元的输入端连接，用于发送所述第二校准信号至所述下拉驱动单元。
6.根据权利要求5所述的校准电路，其特征在于，所述上拉驱动单元包括：
PMOS阵列，所述PMOS阵列的栅极与所述上拉驱动单元的信号输入端连接，用于接收所述第一校准信号，并根据所述第一校准信号控制所述PMOS阵列内的PMOS晶体管的导通与截止，所述PMOS阵列的漏极与电源电压连接；以及
上拉电阻，一端连接于所述PMOS阵列的源极，另一端连接于所述上拉驱动单元的输出端。
7.根据权利要求6所述的校准电路，其特征在于，所述下拉驱动单元包括：
NMOS阵列，所述NMOS阵列的栅极与所述下拉驱动单元的信号输入端连接，用于接收所述第二校准信号，并根据所述第二校准信号控制所述NMOS阵列内的NMOS晶体管的导通与截止，所述NMOS阵列的源极与电源电压连接；以及
下拉电阻，一端连接于所述NMOS阵列的漏极，另一端连接于所述下拉驱动单元的输出端。
8.一种基于如权利要求1-7任意一项所述校准电路的校准方法，包括以下步骤：
控制所述开关组启动第一工作模式；
校准上拉驱动单元的电阻值，使所述上拉驱动单元的电阻值匹配于所述外部电阻；
在所述上拉驱动单元的电阻值匹配于所述外部电阻之后，控制所述开关组启动第二工作模式；以及
校准下拉驱动单元的电阻值，使所述下拉驱动单元的电阻值匹配于所述上拉驱动单元的电阻值。
9.一种半导体存储器，其特征在于，包括如权利要求1-7任意一项所述的校准电路。
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