CN204633746U - 接口电路中的输出电路 - Google Patents

Abstract

本实用新型提供一种接口电路中的输出电路，其包括：连接于电源端和驱动输出端之间的输出驱动电路，其包括多个输出驱动模块，每个输出驱动模块包括一个输出驱动开关；与输出驱动电路对应的输出控制逻辑电路，每个输出控制逻辑电路包括与各个输出驱动模块对应的多个输出控制逻辑模块，每个输出控制逻辑模块包括输入单元、脉冲产生单元和选择单元，脉冲产生单元在输入控制信号翻转时产生并输出短时脉冲信号，选择单元的输出端连接至对应输出驱动模块的输出驱动开关的控制端，脉冲产生单元产生的短时脉冲信号经过选择单元驱动对应的输出驱动开关短时导通。这样，利用输出电路中的冗余电路来形成预加重电路，提高波形上升下降沿速度。

Description

接口电路中的输出电路

【技术领域】

本实用新型涉及接口设计技术领域，特别涉及一种接口电路中的输出电路。

【背景技术】

DDR(Double Data Rate，双倍数据速率)技术，即在时钟的上升沿和下降沿都传送数据，能在保持时钟速率不变的情况下将数据传送速率提高一倍，因此，DDR接口广泛用于芯片之间的互连，如ASIC(Application Specific IntegratedCircuit，专用集成电路)和SDRAM(Synchronous Dynamic Random AccessMemory，同步动态随机存储器)之间的接口。

随着工作速度的提高，现有的很多DDR接口(例如，DDR2/DDR3/LPDDR2/LPDDR3接口等)不但对输出驱动电阻的大小有要求，而且对输出驱动电阻的线性度也有比较严格的要求，其要求输出电压在从0至电源电压的变化过程始终保持在一定范围内(比如，+/-10％)。

但由于CMOS(Complementary Metal Oxide Semiconductor)管本身的局限，通常需要CMOS管串联电阻做成小单元来改善电阻的线性度，然后通过进一步调整小单元的数量来达到所要求的电阻的大小，例如，由CMOS管串联电阻作成小电阻单元，小单元根据工艺、温度及电压的变化调整出一个240欧姆的大电阻单元，大电阻单元根据实际工作需要配置成34.4，40，48欧姆等不同的输出驱动电阻。如此设置将导致小单元数量众多，从而造成CMOS管及电阻所占芯片面积过大，不利于芯片小型化。

此外，根据设计要求，接口电路的输出电路的输出信号的上升沿和下降沿的速度越快，越有利于减小码间干扰，提高工作速度。因此，有必要在不付出特别多代价的情况下，提高输出信号的上升沿和下降沿的速度。

因此，有必要提供一种改进的技术方案来解决上述问题。

【实用新型内容】

本实用新型的目的在于提供一种接口电路中的输出电路，利用输出电路中的冗余电路来形成预加重电路，提高波形上升下降沿速度。

为了解决上述问题，本实用新型提供一种接口电路中的输出电路，其包括：一个或多个连接于电源端和驱动输出端之间的输出驱动电路，每个输出驱动电路包括连接于电源端和驱动输出端之间的多个输出驱动模块，每个输出驱动模块包括一个输出驱动开关，每个输出驱动开关具有连接至所述电源端的第一连接端，连接至所述驱动输出端的第二连接端和控制端；与所述输出驱动电路对应的一个或多个输出控制逻辑电路，每个输出控制逻辑电路包括与各个输出驱动模块对应的多个输出控制逻辑模块，每个输出控制逻辑模块包括输入单元、脉冲产生单元和选择单元，外部输入的输入控制信号经过输入单元被连接至所述选择单元的第一输入端，外部输入的输入控制信号经过脉冲产生单元被连接至所述选择单元的第二输入端，所述脉冲产生单元在所述输入控制信号翻转时产生并输出短时脉冲信号，所述选择单元的输出端连接至对应输出驱动模块的输出驱动开关的控制端，多个外部输入的使能控制信号中的对应一个被连接至所述选择单元的控制端，在对应的外部输入的使能控制信号为有效时，所述选择单元选择其第一输入端的信号输出，此时所述选择单元对应的输出驱动模块的输出驱动开关能够由外部输入的输入控制信号所控制，在对应的输入的使能控制信号为无效时，所述选择单元选择其第二输入端的信号输出，此时所述脉冲产生单元产生的短时脉冲信号经过所述选择单元驱动对应的输出驱动开关短时导通。

进一步的，每个输出驱动模块还包括一个电阻，该输出驱动模块的输出驱动开关与该电阻串联在电源端和驱动输出端之间；或者，每个输出驱动电路包括一个电阻，各个输出驱动模块的输出驱动开关并联在一起，所述电阻和各个并联的输出驱动开关串联在电源端和驱动输出端之间。

进一步的，所述输出驱动开关为PMOS晶体管，PMOS晶体管的源极为所述输出驱动开关的第一连接端，PMOS晶体管的漏极为所述输出驱动开关的第二连接端，PMOS晶体管的栅极为所述输出驱动开关的控制端，所述电源端为输入电源端；或者所述输出驱动开关为NMOS晶体管，NMOS晶体管的源极为所述输出驱动开关的第一连接端，NMOS晶体管的漏极为所述输出驱动开关的第二连接端，NMOS晶体管的栅极为所述输出驱动开关的控制端，所述电源端为接地端。

与现有技术相比，本实用新型利用输出驱动电路中不使用的输出驱动开关的路径来形成预加重电路，提高波形上升下降沿速度，利于减小码间干扰，提高工作速度。

【附图说明】

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为本实用新型在一个实施例中的输出电路的模块示意图；

图2为图1中的输出驱动电路在第一实施例中的电路示意图；

图3为图1中的输出驱动电路在第二实施例中的电路示意图；

图4为图1中的输出驱动电路在第二实施例中的电路示意图；

图5为图1中的输出控制逻辑电路在一个实施例中的电路示意图。

【具体实施方式】

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本实用新型作进一步详细的说明。

此处所称的“一个实施例”或“实施例”是指可包含于本实用新型至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。

请参考图1所示，其为本实用新型在一个实施例中的输出电路的模块示意图，所述输出电路包括输出驱动电路110和输出控制逻辑电路120。

所述输出驱动电路110连接于电源端VIN和驱动输出端VO之间。所述输出逻辑电路120接收外部输入的输入控制信号DIN和外部输入的使能控制信号OE。基于外部输入的使能控制信号OE可以调整整个输出驱动电路110的整体电阻值，比如可以将整个输出驱动电路110的整体电阻值校准调整为240欧姆。这样，通过将两个或多个输出驱动电路110并联可以得到34.4，40，48欧姆等不同的电阻值的输出驱动。比如将5个电阻值为240欧姆的输出驱动电路110并联可以得到电阻值为48欧姆的输出驱动。

图1中只是示出了一个所述输出驱动电路110和对应的一个输出控制逻辑电路120，在其他实施例中，还可以包括有多个输出驱动电路110和多个对应的输出控制逻辑电路120。

图2为图1中的一个输出驱动电路在第一实施例中的电路示意图。如图2所示的，所述输出驱动电路包括连接于输入电源端VIN和驱动输出端VO之间的多个输出驱动模块。每个输出驱动模块包括一个PMOS晶体管MP1至MPn和一个电阻R1-Rn，其中PMOS晶体管MP1和电阻R1串联在输入电源端VIN和驱动输出端VO之间，PMOS晶体管MP2和电阻R2串联在输入电源端VIN和驱动输出端VO之间，……，PMOS晶体管MPn和电阻Rn串联在输入电源端VIN和驱动输出端VO之间。对于每个PMOS晶体管，其源极接输入电源端VIN，其漏极接对应的电阻的一端，对应的电阻的另一端接驱动输出端VO。

通过控制其栅极的输入信号，彻底截止某个PMOS晶体管可以改变整个输出驱动电路110的电阻值，根据工艺、温度及电压的变化，通过调整外部输入的使能控制信号来调整能够导通的PMOS晶体管的数量可以使得整个输出驱动电路110的电阻值为预定电阻值。在一个实施例中，该预定电阻值可以为240欧姆。

图3为图1中的输出驱动电路110在第二实施例中的电路示意图。与图2中不同的是，各个PMOS晶体管MP1至MPn都并联在一起，这些并联的PMOS晶体管MP1至MPn与一个电阻R11串联在输入电源端VIN和驱动输出端VO之间。这样做的优点在于：不需要每个输出驱动模块都串联一个电阻，整个输出驱动电路110只需要一个小于预定电阻值，比如240的电阻，通过调整能够导通的PMOS晶体管的数量可以使得整个输出驱动电路110的电阻值为预定电阻值，这样可以大幅减小串联电阻数量，从而减小该输出驱动电阻所占用的芯片面积，节省芯片成本。

图4为图1中的输出驱动电路110在第三实施例中的电路示意图。与图3中不同的是，并联的各个PMOS晶体管MP1至MPn和电阻R21的串联位置发生了互换，电阻R21的一端与输入电源端VIN相连，PMOS晶体管MP1至MPn的漏极接所述驱动输出端VO。

在其他实施例中，所述输出驱动电路也可以连接在驱动输出端VO和接地端之间，此时，图2、图3和图4中的PMOS晶体管都需要更改为NMOS晶体管，NMOS晶体管的源极与接地端相连，NMOS晶体管的漏极与驱动输出端VO相连。其具体的原理都与上文相同，因此在本文中并未用附图说明。

鉴于图2、图3和图4给出的实施例，以及NMOS晶体管用于输出驱动电路中的实施例，可以看出，本实用新型中的输出驱动电路包括连接于电源端和驱动输出端之间的多个输出驱动模块，每个输出驱动模块包括一个输出驱动开关，每个输出驱动开关具有连接至所述电源端的第一连接端，连接至所述驱动输出端的第二连接端和控制端。PMOS晶体管和NMOS晶体管就是所述输出驱动开关，NMOS晶体管和PMOS晶体管的源极为所述输出驱动开关的第一连接端，NMOS晶体管和PMOS晶体管的漏极为所述输出驱动开关的第二连接端，NMOS晶体管和PMOS晶体管的栅极为所述输出驱动开关的控制端。

可以看出，为了使得每个输出驱动电路的整体电阻等于预定电阻值，每个输出驱动电路中都会设计有多余的输出驱动开关。也就是说，总会有多余的输出驱动开关是一直处于截止状态的，而不被使用的。本实用新型中的特点和好处之一就是，利用这些冗余的输出驱动开关来形成预加重电路，提高波形上升下降沿速度，利于减小码间干扰，提高工作速度。

图5为图1中的输出控制逻辑电路120在一个实施例中的电路示意图。如图5所示的，所述输出控制逻辑电路120包括与各个输出驱动模块对应的多个输出控制逻辑模块1211至121n。

每个输出控制逻辑模块包括输入单元122、脉冲产生单元123和选择单元124。为了简便，在图5中，只在输出控制逻辑模块1211标记了输入单元122、脉冲产生单元123和选择单元124。

外部输入的输入控制信号DIN经过输入单元122被连接至所述选择单元124的第一输入端A，外部输入的输入控制信号DIN经过脉冲产生单元123被连接至所述选择单元124的第二输入端B。

所述脉冲产生单元123在所述输入控制信号DIN翻转时产生并输出短时脉冲信号，比如，短暂的正向脉冲。具体的，所述脉冲产生单元在所述输入控制信号从第一逻辑电平跳变为第二逻辑电平时，才产生并输出短时脉冲信号，在从第二逻辑电平跳变为第一逻辑电平时，不产生短时脉冲信号。

所述选择单元124的输出端连接至对应输出驱动模块的输出驱动开关的控制端，比如输出控制逻辑模块1211的输出端D1直接或间接连接至图2、图3和图4中的PMOS晶体管MP1的栅极，输出控制逻辑模块1212的输出端D2直接或间接连接至图2、图3和图4中的PMOS晶体管MP2的栅极，……，输出控制逻辑模块121n的输出端Dn直接或间接连接至图2、图3和图4中的PMOS晶体管MPn的栅极。多个外部输入的使能控制信号中的对应一个被连接至所述选择单元124的控制端。使能控制信号OE1连接至输出控制逻辑模块1211的选择单元124的控制端，使能控制信号OE2连接至输出控制逻辑模块1212的选择单元124的控制端，……，使能控制信号OEn连接至输出控制逻辑模块121n的选择单元124的控制端。

在对应的外部输入的使能控制信号为有效时，所述选择单元124选择其第一输入端的信号输出，此时所述选择单元124对应的输出驱动模块的输出驱动开关能够由外部输入的输入控制信号DIN所控制，所述输入控制信号DIN为第二逻辑电平时，所述输出驱动模块的输出驱动开关导通，所述输入控制信号为第一逻辑电平时，所述输出驱动模块的输出驱动开关截止。

在对应的输入的使能控制信号为无效时，所述选择单元124选择其第二输入端的信号输出，此时所述脉冲产生单元123产生的短时脉冲信号经过所述选择单元124驱动对应的输出驱动开关短时导通，这样可以加快驱动输出端VO的输出信号的上升沿的上升速度，和/或下降沿的下降速度，同时所述选择单元124对应的输出驱动模块的输出驱动开关不能够由外部输入的输入控制信号DIN所控制。

继续参看图5所示的，所述脉冲产生单元123包括延迟单元、异或逻辑单元和与门，所述延迟单元的输入端与脉冲产生单元的输入端相连，所述延迟单元的输出端与异或逻辑单元的一个输入端相连，所述异或逻辑单元的另一个输入端与所述脉冲产生单元的输入端相连，所述异或逻辑单元的输出端与所述与门的一个输入端相连，所述与门的另一个输入端与所述脉冲产生单元的输入端相连，所述与门的输出端与所述脉冲产生单元的输出端相连。所述延迟单元由三个级联的缓冲器形成，所述异或逻辑单元的输出端DIP得到的短时脉冲信号的脉冲宽度与延迟单元的延时时间相等，也就是说通过调整延迟单元的延迟时间，可以调整短时脉冲信号的脉冲宽度。所述输入单元122包括两个级联的缓冲器，第一个缓冲器的输入端接收外部输入的输入控制信号，第二个缓冲器的输出端连接选择单元的第一输入端，第一缓冲器的输出端与所述脉冲产生单元的输入端相连。

这样，本实用新型利用输出驱动电路中不使用的输出驱动开关的路径来形成预加重电路，提高波形上升下降沿速度，利于减小码间干扰，提高工作速度。

在本实用新型中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接，比如经过一个逻辑电路，比如缓冲器或反相器，再比如经过一个电阻等。

需要指出的是，熟悉该领域的技术人员对本实用新型的具体实施方式所做的任何改动均不脱离本实用新型的权利要求书的范围。相应地，本实用新型的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (7)

1.一种接口电路中的输出电路，其特征在于，其包括：

一个或多个连接于电源端和驱动输出端之间的输出驱动电路，每个输出驱动电路包括连接于电源端和驱动输出端之间的多个输出驱动模块，每个输出驱动模块包括一个输出驱动开关，每个输出驱动开关具有连接至所述电源端的第一连接端，连接至所述驱动输出端的第二连接端和控制端；

与所述输出驱动电路对应的一个或多个输出控制逻辑电路，每个输出控制逻辑电路包括与各个输出驱动模块对应的多个输出控制逻辑模块，

每个输出控制逻辑模块包括输入单元、脉冲产生单元和选择单元，外部输入的输入控制信号经过输入单元被连接至所述选择单元的第一输入端，外部输入的输入控制信号经过脉冲产生单元被连接至所述选择单元的第二输入端，所述脉冲产生单元在所述输入控制信号翻转时产生并输出短时脉冲信号，所述选择单元的输出端连接至对应输出驱动模块的输出驱动开关的控制端，多个外部输入的使能控制信号中的对应一个被连接至所述选择单元的控制端，

在对应的外部输入的使能控制信号为有效时，所述选择单元选择其第一输入端的信号输出，此时所述选择单元对应的输出驱动模块的输出驱动开关能够由外部输入的输入控制信号所控制，在对应的输入的使能控制信号为无效时，所述选择单元选择其第二输入端的信号输出，此时所述脉冲产生单元产生的短时脉冲信号经过所述选择单元驱动对应的输出驱动开关短时导通。

2.根据权利要求1所述的接口电路中的输出电路，其特征在于，

每个输出驱动模块还包括一个电阻，该输出驱动模块的输出驱动开关与该电阻串联在电源端和驱动输出端之间；或者

每个输出驱动电路包括一个电阻，各个输出驱动模块的输出驱动开关并联在一起，所述电阻和各个并联的输出驱动开关串联在电源端和驱动输出端之间。

3.根据权利要求1所述的接口电路中的输出电路，其特征在于，

所述输出驱动开关为PMOS晶体管，PMOS晶体管的源极为所述输出驱动开关的第一连接端，PMOS晶体管的漏极为所述输出驱动开关的第二连接端，PMOS晶体管的栅极为所述输出驱动开关的控制端，所述电源端为输入电源端；或者

所述输出驱动开关为NMOS晶体管，NMOS晶体管的源极为所述输出驱动开关的第一连接端，NMOS晶体管的漏极为所述输出驱动开关的第二连接端，NMOS晶体管的栅极为所述输出驱动开关的控制端，所述电源端为接地端。

4.根据权利要求1所述的接口电路中的输出电路，其特征在于，

通过控制所述外部输入的使能控制信号，使得所述输出驱动电路整体上的电阻值为预定电阻值，所述预定电阻值为240欧姆。

5.根据权利要求1所述的接口电路中的输出电路，其特征在于，

所述脉冲产生单元在所述输入控制信号从第一逻辑电平跳变为第二逻辑电平时，才产生并输出短时脉冲信号，

在对应的外部输入的使能控制信号为有效时，所述输入控制信号为第二逻辑电平时，所述输出驱动模块的输出驱动开关导通，所述输入控制信号为第一逻辑电平时，所述输出驱动模块的输出驱动开关截止。

6.根据权利要求5所述的接口电路中的输出电路，其特征在于，

所述脉冲产生单元包括延迟单元、异或逻辑单元和与门，所述延迟单元的输入端与脉冲产生单元的输入端相连，所述延迟单元的输出端与异或逻辑单元的一个输入端相连，所述异或逻辑单元的另一个输入端与所述脉冲产生单元的输入端相连，所述异或逻辑单元的输出端与所述与门的一个输入端相连，所述与门的另一个输入端与所述脉冲产生单元的输入端相连，所述与门的输出端与所述脉冲产生单元的输出端相连，

第一逻辑电平为低电平，第二逻辑电平为高电平。

7.根据权利要求6所述的接口电路中的输出电路，其特征在于，所述输入单元包括两个级联的缓冲器，第一个缓冲器的输入端接收外部输入的输入控制信号，第二个缓冲器的输出端连接选择单元的第一输入端，

第一缓冲器的输出端与所述脉冲产生单元的输入端相连。