CN116996061A - 一种校准电路、方法及相关装置 - Google Patents

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CN116996061A CN202210440901.7A CN202210440901A CN116996061A CN 116996061 A CN116996061 A CN 116996061A CN 202210440901 A CN202210440901 A CN 202210440901A CN 116996061 A CN116996061 A CN 116996061A
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Abstract

本申请实施例一种校准电路、方法及相关装置，该电路与ZQ端口电连接，ZQ端口对应的基准电阻接地；该电路包括第一上拉电阻模块和校准控制器；第一上拉电阻模块包括并联的M个上拉半电阻单元，每个上拉半电阻单元包括MOS阵列和与MOS阵列串联的第一电阻，MOS阵列的第一端连接电源电压、第二端通过第一电阻与ZQ端口连接、第三端与校准控制器的第一输出端连接，MOS阵列的MOS管导通数量可调；校准控制器，用于控制第一上拉电阻模块中上拉半电阻单元的导通数量，调整第一上拉电阻模块的阻值，基于调整后的第一上拉电阻模块的阻值，确定上拉校准码。实施本申请实施例可以同时兼容CTT/LTT两种电平标准，保持信号完整性。

Description

一种校准电路、方法及相关装置
技术领域
本申请涉及存储技术领域，尤其涉及一种校准电路、方法及相关装置。
背景技术
在高速通信传输系统中，随着传输速率的提高，传输信号的摆动幅度减小，传输信号在传输过程中更容易受到接口端阻抗不匹配的影响，产生信号的反射现象，引起信号完整性(Signal Integrity，SI)的信号质量问题，导致传输信号失真甚至误判。为了在温度和电压发生变化的场景下仍然能够保持信号完整性，ZQ校准是用于解决在半导体芯片生产、使用过程中，工艺电压温度(Process Voltage Temperature，PVT)差异和变化导致的阻抗不匹配的问题，从而改善信号传输质量，对应的电路是ZQ校准电路。未经校准的终端电阻会直接影响到信号质量，而调整不当的输出驱动器则会使得有效信号跃迁偏离参考电平，从而导致数据和选通信号之间出现偏差。
现有的ZQ校准电路不仅要同时支持CTT(Centre-Tapped Termination)电平标准和LTT(Low-Tapped Termination)电平标准，而且要保持ZQ校准的外接基准电阻接地。其中，CTT电平标准和LTT电平标准。CTT电平标准指阻抗匹配的电阻端接到1/2电源电压，其对应的校准参考电压为1/2电源电压。LTT电平标准指阻抗匹配的电阻端接到地端，其对应的校准参考电压为1/3电源电压。如果直接将在CTT电平标准下校准的电阻对应的校准码，用在LTT电平标准下，其LTT电平标准下的电阻值的会偏差较大，出现阻抗不匹配的情况，信号高速传输时可能引起比较严重的SI风险。因此，需要ZQ校准电路同时兼容CTT/LTT两种电平标准。
因此，如何同时兼容CTT/LTT两种电平标准，是亟需解决的技术问题。
发明内容
本申请实施例提供一种校准电路、方法及相关装置，以同时兼容CTT/LTT两种电平标准，在温度和电压发生变化的场景下仍然能够保持信号完整性。
第一方面，本申请实施例提供了一种校准电路，上述电路与ZQ端口电连接，上述ZQ端口对应的基准电阻接地；其中，上述电路包括：第一上拉电阻模块和校准控制器；上述第一上拉电阻模块包括并联的M个上拉半电阻单元，每个上述上拉半电阻单元包括金属氧化物场效应管MOS阵列和与上述MOS阵列串联的第一电阻，上述MOS阵列的第一端连接电源电压、第二端通过上述第一电阻与上述ZQ端口连接、第三端与上述校准控制器的第一输出端连接，上述MOS阵列的MOS管导通数量可调，M为大于或等于2的整数；上述校准控制器，用于基于校准参考电压通过控制上述第一上拉电阻模块中上拉半电阻单元的导通数量，调整上述第一上拉电阻模块的阻值，使得上述ZQ端口对应的电压与上述校准参考电压一致；基于调整后的上述第一上拉电阻模块的阻值，确定上述第一上拉电阻模块对应的上拉校准码。
现有技术中的ZQ校准电路无法在ZQ端口的基准电阻接地时，同时兼容CTT和LTT两种不同的电平标准。因此本申请实施例提供了一种校准电路，该校准电路适用于基准电阻接地的ZQ端口，且与ZQ端口电连接。其中，该基准电阻可以是独立于校准电路的外挂于上述ZQ端口的电阻，还可以是集成在校准电路内部的与上述ZQ端口连接的电阻。由于本申请中的第一上拉电阻模块包括多个并联的上拉半电阻单元，所以根据欧姆定律，使得校准控制器不仅可以通过控制上拉半电阻单元的导通数量，调整第一上拉模块的阻值；还可以通过控制每个上拉半电阻单元中上述MOS阵列的MOS管导通数量，控制每个上拉半电阻单元的阻值，从而控制第一上拉模块的阻值。其中，例如：在CTT电平标准下，其对应的参考电压为1/2电源电压，即，在第一上拉电阻模块与基准电阻串联的情况下，当第一上拉电阻模块的阻值与基准电阻的阻值相同时，才可以使得上述ZQ端口对应的电压与上述校准参考电压一致。在LTT电平标准下，其对应的参考电压为1/3电源电压，即，在第一上拉电阻模块与基准电阻串联的情况下，当第一上拉电阻模块的阻值是基准电阻的阻值的两倍时，才可以使得上述ZQ端口对应的电压与上述校准参考电压一致。因此，例如：在M＝2时，可以调节两个上拉半电阻单元的阻值分别为对应的2倍的基准电阻的阻值，使得在两个上拉半电阻单元全部导通时，第一上拉电阻模块的阻值与基准电阻的阻值相同；只有一个上拉半电阻单元导通时，第一上拉电阻模块的阻值是基准电阻的阻值的两倍。进而使得本申请的校准电路可以更好的同时兼容CTT和LTT两种不同的电平标准，而且在此过程中，基准电阻可以一直保持接地状态，也降低了系统板级的成本和控制的复杂度。在调整上述第一上拉电阻模块的阻值后，可以确定上述第一上拉电阻模块对应的上拉校准码，以保证ZQ端口后续通信过程中的阻抗匹配，避免产生信号的反射现象，引起信号完整性(Signal Integrity，SI)的信号质量问题，导致传输信号失真甚至误判。
在一种可能实现的方式中，上述电路对应有第一校准模式和第二校准模式，其中，第一校准模式对应的校准参考电压为1/2电源电压，上述第二校准模式对应的校准参考电压为1/3电源电压；在上述第一校准模式和上述第二校准模式下，上述M个上拉半电阻单元中导通的上述上拉半电阻单元的阻值均相同，且在上述第一校准模式和上述第二校准模式下，上述M个上拉半电阻单元中上拉半电阻单元的导通数量不同。
在本申请实施例中，由于电平标准不同，对应的校准电路的校准模式也不同。所以，上述电路对应有第一校准模式和第二校准模式，在两种校准模式下对应的校准参考电压也不相同，因此，为了更好的兼容两种不同的校准模式，本申请可以控制每个导通的上拉半电阻单元的阻值均相同，通过调节导通的数量来调节第一上拉电阻模块的阻值。其中，根据欧姆定律可知，并联总电阻的倒数等于个分路电阻的倒数之和。
在一种可能实现的方式中，上述第一上拉电阻模块还包括控制电路，上述MOS阵列的第三端与上述校准控制器的第一输出端通过上述控制电路连接；上述控制电路，用于控制每个上述上拉半电阻单元中上述MOS阵列的MOS管的导通或断开。
在本申请实施例中，提供了一种简单有效的开关级电路，用于控制对应的该MOS管的导通或断开。从而通过调节MOS阵列中MOS管的导通或断开的数量，来控制每个上拉半电阻单元的阻值，进而控制上拉电阻模块的阻值。
在一种可能实现的方式中，上述MOS阵列包括并联的N个PMOS管，N为大于或等于2的整数；其中，每个上述PMOS管的源极耦合于第一节点，上述第一节点作为上述第一端连接电源电压，每个上述PMOS管的漏极耦合于第二节点，上述第二节点作为上述第二端通过上述第一电阻与上述ZQ端口连接，每个上述PMOS管的栅极作为上述第三端分别与上述校准控制器的第一输出端连接。
在本申请实施例中，本申请实施例提供了一种简单有效的MOS阵列，MOS阵列包括并联的N个PMOS管，通过对PMOS管的栅极施加与控制信号，从而控制对应的该MOS管的导通或断开。另外，并联连接从而通过调节MOS阵列中MOS管的导通或断开的数量，来控制每个上拉半电阻单元的阻值，进而控制上拉电阻模块的阻值。
在一种可能实现的方式中，上述MOS阵列包括并联的N个NMOS管，N为大于或等于2的整数；其中，每个上述NMOS管的漏极耦合于第一节点，上述第一节点作为上述第一端连接电源电压，每个上述NMOS管的源极耦合于第二节点，上述第二节点作为上述第二端通过上述第一电阻与上述ZQ端口连接，每个上述NMOS管的栅极作为上述第三端分别与上述校准控制器的第一输出端连接。
在本申请实施例中，MOS阵列中的MOS管还可以是并联的N个NMOS管，通过调节MOS阵列中NMOS管的导通或断开的数量，来控制每个上拉半电阻单元的阻值，进而控制上拉电阻模块的阻值。该PMOS管和NMOS管的选择可以根据应用场景确定。
在一种可能实现的方式中，上述电路还包括参考电压模块和比较器；上述参考电压模块的输出端与上述比较器的输入端连接，用于向上述比较器提供上述校准参考电压；上述比较器的输出端与上述校准控制器的输入端连接，用于对比上述校准参考电压和上述ZQ端口对应的电压大小，获得对比结果；并将上述对比结果发送至上述校准控制器；上述校准控制器，具体用于基于上述对比结果，控制上述第一上拉电阻模块中上拉半电阻单元的导通数量。
在本申请实施例中，电路还包括参考电压模块和比较器。该参考电压模块可以为校准电路提供不同校准模式下的校准参考电压，比较器可以用于对比ZQ端口和校准参考电压，以方便校准控制器控制第一上拉电阻模块的阻值。
在一种可能实现的方式中，上述比较器的输入端包括正向输入端和负向输入端；上述电路还包括切换开关；上述切换开关的控制端与上述校准控制器的第二输出端连接，上述切换开关的第一输入端与上述ZQ端口连接，上述切换开关的第二输入端与上述参考电压模块连接，上述切换开关的第三输出端与上述正向输入端连接，上述切换开关的第四输出端与上述负向输入端连接；上述比较器的输出端与上述校准控制器的输入端连接；上述切换开关，用于基于上述校准控制器发送的开关信号，控制上述第一输入端与上述第三输出端电连接且上述第二输入端与上述第四输出端电连接；或者，控制上述第一输入端与上述第四输出端电连接且上述第二输入端与上述第三输出端电连接；上述比较器，具体用于对比上述正向输入端输入的电压和上述负向输入端的输入的电压大小，获得上述对比结果。
在本申请实施例中，由于比较器中offset电压的存在，会导致实际上ZQ端口的电压与校准参考电压存在偏差，尤其是当校准参考电压越小时，偏差越大。因此，本申请提供了一种简单有效的消除比较器的offset电压的切换电路，可以切换比较器正负极的传输信号，从而在多次校准后消除比较器的offset电压的影响。
在一种可能实现的方式中，上述校准控制器具体用于：当上述第一输入端与上述第三输出端电连接且上述第二输入端与上述第四输出端电连接时，基于调整后的上述第一上拉电阻模块的阻值，确定上述第一上拉电阻模块对应的第一上拉校准码；当上述第一输入端与上述第四输出端电连接且上述第二输入端与上述第三输出端电连接时，基于调整后的上述第一上拉电阻模块的阻值，确定上述第一上拉电阻模块对应的第二上拉校准码；基于上述第一上拉校准码和上述第二上拉校准码，确定上述上拉校准码。
在本申请实施例中，校准控制器可以切换比较器的ZQ端口和参考电压模块的正、负向输入，交换正、负向输入后分别进行校准获得至少两次校准后的上拉校准码，再根据该两个上拉校准码确定的最终的上拉校准码，可以消除比较器的offset电压的影响。
在一种可能实现的方式中，上述电路还包括第二上拉电阻模块、下拉电阻模块和选择器；上述第二上拉电阻模块包括并联的上述M个上拉半电阻单元，每个上述上拉半电阻单元中的上述MOS阵列的第一端连接电源电压，上述MOS阵列的第二端通过上述第一电阻与上述下拉电阻模块的第四端耦合于第三节点，上述MOS阵列的第三端与上述校准控制器的上述第一输出端连接；上述选择器的第三输入端与上述第三节点连接，上述选择器的第四输入端与上述ZQ端口连接，上述选择器的输出端与上述第一输入端连接；上述选择器用于控制将上述ZQ端口或上述第三节点与上述第一输入端连接。
在本申请实施例中，还提供有下拉电阻模块，可以校准ZQ端口的下拉电阻，该下拉电阻模块一端接地，另一端与第二上拉电阻模块耦合于第三节点。该下拉电阻模块属于该校准电路的第二导电通路，第二导电通路：电流由第二上拉电阻模块经第三节点至下拉电阻模块。
在一种可能实现的方式中，上述校准控制器，还用于：当上述第三节点与上述第一输入端连接时，基于上述上拉校准码控制上述第二上拉电阻模块中上述M个上拉半电阻单元中上拉半电阻单元导通数量；调整上述下拉电阻模块的阻值，使得上述第三节点对应的电压与上述校准参考电压一致；基于调整后的上述下拉电阻模块的阻值，确定上述下拉电阻模块对应的下拉校准码。
在本申请实施例中，通过调整上述下拉电阻模块的阻值，使得上述第三节点对应的电压与上述校准参考电压一致，可以获得对应的下拉校准码，以进一步的校准ZQ端口对应的电压。
在一种可能实现的方式中，上述基准电阻为可调节的电阻。
在本申请实施例中，基准电阻可以为可调节接地电阻，以便更好的适用于各种ZQ端口。
第二方面，本申请实施例提供了一种校准方法，其特征在于，应用于校准电路，上述电路与ZQ端口电连接，上述ZQ端口对应的基准电阻接地；上述电路包括：第一上拉电阻模块和校准控制器；上述第一上拉电阻模块包括并联的M个上拉半电阻单元，每个上述上拉半电阻单元包括金属氧化物场效应管MOS阵列和与上述MOS阵列串联的第一电阻，上述MOS阵列的第一端连接电源电压、第二端通过上述第一电阻与上述ZQ端口连接、第三端与上述校准控制器的第一输出端连接，上述MOS阵列的MOS管导通数量可调，M为大于或等于2的整数；其中，上述方法包括：通过上述校准控制器基于校准参考电压控制上述第一上拉电阻模块中上述M个上拉半电阻单元中上拉半电阻单元的导通数量，调整上述第一上拉电阻模块的阻值，使得上述ZQ端口对应的电压与上述校准参考电压一致；基于调整后的上述第一上拉电阻模块的阻值，确定上述第一上拉电阻模块对应的上拉校准码。
在一种可能实现的方式中，上述电路对应有第一校准模式和第二校准模式，其中，第一校准模式对应的校准参考电压为1/2电源电压，上述第二校准模式对应的校准参考电压为1/3电源电压；在上述第一校准模式和上述第二校准模式下，上述M个上拉半电阻单元中导通的上述上拉半电阻单元的阻值均相同，且在上述第一校准模式和上述第二校准模式下，上述M个上拉半电阻单元中上拉半电阻单元的导通数量不同。
在一种可能实现的方式中，上述第一上拉电阻模块还包括控制电路，上述MOS阵列的第三端与上述校准控制器的第一输出端通过上述控制电路连接；上述方法还包括：通过上述控制电路控制每个上述上拉半电阻单元中上述MOS阵列的MOS管的导通或断开。
在一种可能实现的方式中，上述MOS阵列包括并联的N个PMOS管，N为大于或等于2的整数；其中，每个上述PMOS管的源极耦合于第一节点，上述第一节点作为上述第一端连接电源电压，每个上述PMOS管的漏极耦合于第二节点，上述第二节点作为上述第二端通过上述第一电阻与上述ZQ端口连接，每个上述PMOS管的栅极作为上述第三端分别与上述校准控制器的第一输出端连接。
在一种可能实现的方式中，上述MOS阵列包括并联的N个NMOS管，N为大于或等于2的整数；其中，每个上述NMOS管的漏极耦合于第一节点，上述第一节点作为上述第一端连接电源电压，每个上述NMOS管的源极耦合于第二节点，上述第二节点作为上述第二端通过上述第一电阻与上述ZQ端口连接，每个上述NMOS管的栅极作为上述第三端分别与上述校准控制器的第一输出端连接。
在一种可能实现的方式中，上述电路还包括参考电压模块和比较器；上述方法还包括：通过上述参考电压模块向上述比较器提供上述校准参考电压，其中，上述参考电压模块的输出端与上述比较器的输入端连接；通过上述比较器对比上述校准参考电压和上述ZQ端口对应的电压大小，获得对比结果；并将上述对比结果发送至上述校准控制器，其中，上述比较器的输出端与上述校准控制器的输入端连接；上述通过上述校准控制器基于校准参考电压控制上述第一上拉电阻模块中上拉半电阻单元的导通数量，包括：通过上述校准控制器基于上述对比结果，控制上述第一上拉电阻模块中上拉半电阻单元的导通数量。
在一种可能实现的方式中，上述比较器的输入端包括正向输入端和负向输入端；上述电路还包括切换开关，上述切换开关的控制端与上述校准控制器的第二输出端连接，上述切换开关的第一输入端与上述ZQ端口连接，上述切换开关的第二输入端与上述参考电压模块连接，上述切换开关的第三输出端与上述正向输入端连接，上述切换开关的第四输出端与上述负向输入端连接；上述比较器的输出端与上述校准控制器的输入端连接；上述方法还包括：通过校准控制器向上述切换开关发送开关信号；通过上述切换开关基于上述开关信号，控制上述第一输入端与上述第三输出端电连接且上述第二输入端与上述第四输出端电连接；或者，控制上述第一输入端与上述第四输出端电连接且上述第二输入端与上述第三输出端电连接；上述通过上述比较器对比上述校准参考电压和上述ZQ端口对应的电压大小，获得对比结果，包括：通过上述比较器对比上述正向输入端输入的电压和上述负向输入端的输入的电压大小，获得上述对比结果。
在一种可能实现的方式中，上述基于调整后的上述第一上拉电阻模块的阻值，确定上述第一上拉电阻模块对应的上拉校准码，包括：当上述第一输入端与上述第三输出端电连接且上述第二输入端与上述第四输出端电连接时，基于调整后的上述第一上拉电阻模块的阻值，确定上述第一上拉电阻模块对应的第一上拉校准码；当上述第一输入端与上述第四输出端电连接且上述第二输入端与上述第三输出端电连接时，基于调整后的上述第一上拉电阻模块的阻值，确定上述第一上拉电阻模块对应的第二上拉校准码；基于上述第一上拉校准码和上述第二上拉校准码确定上述上拉校准码。
在一种可能实现的方式中，上述电路还包括第二上拉电阻模块、下拉电阻模块和选择器；其中，上述第二上拉电阻模块包括并联的上述M个上拉半电阻单元，每个上述上拉半电阻单元中的上述MOS阵列的第一端连接电源电压，上述MOS阵列的第二端通过上述第一电阻与上述下拉电阻模块的第四端耦合于第三节点，上述MOS阵列的第三端与上述校准控制器的上述第一输出端连接；上述选择器的第三输入端与上述第三节点连接，上述选择器的第四输入端与上述ZQ端口连接，上述选择器的输出端与上述第一输入端连接；上述方法还包括：通过上述选择器控制上述第一输入端与上述ZQ端口或上述第三节点连接。
在一种可能实现的方式中，上述方法还包括：当控制上述第一输入端与上述第三节点连接时，通过上述校准控制器基于上述上拉校准码控制上述第二上拉电阻模块中上述M个上拉半电阻单元中上拉半电阻单元导通数量；调整上述下拉电阻模块的阻值，使得上述第三节点对应的电压与上述校准参考电压一致；基于调整后的上述下拉电阻模块的阻值，确定上述下拉电阻模块对应的下拉校准码。
在一种可能实现的方式中，上述基准电阻为可调节的电阻。
第三方面，本申请实施例提供一种电路，该电路包括校准电路和基准电阻；上述校准电路和上述基准电阻与ZQ端口电连接。上述校准电路包括上述第一方面或第一方面的任一种可能的实现方式所提供的校准电路。
第四方面，本申请实施例提供一种存储器，包括至少一个ZQ端口、至少一个校准电路和上述至少一个ZQ端口对应的基准电阻，其中，上述基准电阻接地，上述校准电路与上述ZQ端口一一对应连接，上述校准电路为如上述第一方面或第一方面的任一种可能的实现方式所提供的校准电路。
第五方面，本申请提供了一种芯片，该芯片包括了上述第一方面以及结合第一方面的任意一种实现方式所提供的校准电路和基准电阻，其中，所述基准电阻接地，所述校准电路与ZQ端口对应连接。
第六方面，本申请实施例提供一种芯片模组，包括：芯片和封装基板，上述芯片固定于上述封装基板，上述芯片包括如上述第一方面或第一方面的任一种可能的实现方式所提供的校准电路。
第七方面，本申请实施例提供了一种电子设备，该电子设备包括了芯片或芯片模组，以及ZQ端口，所述电子设备通过所述芯片或所述芯片模组校准所述ZQ端口对应的电压，其中，所述芯片和所述芯片模组均包括上述第一方面以及结合第一方面的任意一种实现方式所提供的校准电路，以使该电子设备用于实现上述第一方面中所涉及的功能。
附图说明
为了更清楚地说明本申请实施例或背景技术中的技术方案，下面将对本申请实施例或背景技术中所需要使用的附图进行说明。
图1是本申请实施例提供的一种现有技术中的ZQ校准电路。
图2是本申请实施例提供的几种应用场景示意图。
图3是本申请实施例提供的一种校准电路的结构示意图。
图4是本申请实施例提供的另一种校准电路的结构示意图。
图5是本申请实施例提供的一种第一上拉电阻单元模块的结构示意图。
图6是本申请实施例提供的又一种校准电路的结构示意图。
图7是本申请实施例提供的又一种校准电路的结构示意图。
图8是本申请实施例提供的又一种校准电路的结构示意图。
图9是本申请实施例提供的一种校准方法的流程示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例进行描述。
本申请的说明书和权利要求书及所述附图中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
除非另有定义，否则本文所用的所有科技术语都具有与本领域普通技术人员公知的含义相同的含义。
各电路或其它组件可描述为或称为“用于”执行一项或多项任务。在这种情况下，“用于”用来通过指示电路/组件包括在操作期间执行一项或多项任务的结构(例如电路系统)来暗指结构。因此，即使当指定的电路/组件当前不可操作(例如未打开)时，该电路/组件也可以称为用于执行该任务。与“用于”措辞一起使用的电路/组件包括硬件，例如执行操作的电路等。
应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。
“耦合”和“连接”用于表示电性连接，包括通过导线或连接端直接相连或通过其他器件间接相连。因此“耦合”和“连接”应被视为是一种广义上的电子通信连接。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
在本说明书中使用的术语“部件”、“模块”、“系统”等用于表示计算机相关的实体、硬件、固件、硬件和软件的组合、软件、或执行中的软件。例如，部件可以是但不限于，在处理器上运行的进程、处理器、对象、可执行文件、执行线程、程序和/或计算机。通过图示，在计算设备上运行的应用和计算设备都可以是部件。一个或多个部件可驻留在进程和/或执行线程中，部件可位于一个计算机上和/或分布在2个或更多个计算机之间。此外，这些部件可从在上面存储有各种数据结构的各种计算机可读介质执行。部件可例如根据具有一个或多个数据分组(例如来自与本地系统、分布式系统和/或网络间的另一部件交互的二个部件的数据，例如通过信号与其它系统交互的互联网)的信号通过本地和/或远程进程来通信。
本申请提供的技术方案适用于半导体存储的主控芯片以及介质芯片中的ZQ校准电路。可以解决在半导体芯片生产、使用过程中，PVT电压温度差异和变化导致的阻抗不匹配的问题，从而改善信号传输质量。
现有的ZQ校准电路为了要兼容支持CTT电平标准和LTT电平标准，通常采用以下电路设计。请参考附图1，图1是本申请实施例提供的一种现有技术中的ZQ校准电路。如图1所示，该ZQ校准电路包括一个连接有开关S的可调电阻，该可调电阻位于ZQ校准电路内部，可以对其进行trim，将其电阻值trim的目标值，作为整个ZQ校准电路的基准电阻，该目标值可以用于调整可调电阻的大小。另外，该开关S可以控制该可调电阻接地或者连接电源电压VCCQ。其中，ZQ pin指的是ZQ端口。
该技术方案首先利用外部高精度的测试仪器，对电路内部的可调电阻进行调节后，再根据ZQ端口电平的模式(即，CTT电平标准和LTT电平标准)，选择比较器负端的参考电压为CTT电平的0.5*VCCQ或者LTT电平的0.33*VCCQ，以用于兼容CTT/LTT两种电平标准，同时控制开关S选择接地(在CTT电平标准下)或者接电源电压(在LTT电平标准下)。
但是该ZQ校准电路还有如下缺陷：1、需要对可调电阻进行trim，增加了测试机台的成本。即，该ZQ电路需要额外调整可调电阻的电阻值。2、需要额外的掉电不丢失数据的存储器件(例如：非易失性存储器)，用来存储每个ZQ校准电路对应的可调电阻trim后的目标值，增加了系统集成的成本。3、按照最新的协议标准，无论在何种模式下，ZQ校准电路的基准电阻均需要接地。4、比较器的offset电压会影响ZQ校准的精度。
因此，未解决上述几个技术问题，本申请实施例提供了一种校准电路，可以在同时兼容CTT/LTT两种电平标准的情况下，始终保持ZQ校准电路的基准电阻接地，满足最新的协议标准。另外，本申请中的基准电阻为ZQ端口外挂的电阻，不需要额外的掉电不丢失数据的存储器件(例如：非易失性存储器)，用来存储每个ZQ校准电路对应的可调电阻trim后的目标值，节省了系统集成的成本。
基于上述提出的技术问题以及本申请中对应的应用场景，也为了便于理解本申请实施例，下面先对本申请实施例所基于的其中几种应用场景进行描述。请参阅图2，图2是本申请实施例提供的几种应用场景示意图。如图2所示，本申请实施例主要应用在符合开放式NAND闪存接口规范(Open NAND Flash Interface Specification，ONFi)5.0协议的主控+介质的系统场景。其中：
场景一：存储器的控制器和存储介质(如：Flash介质)共用一个ZQ基准电阻，且该ZQ基准电阻端接到地端，此种场景下介质侧可以是一个或多个存储介质。
场景二：存储器的控制器和存储介质分别使用独立的ZQ基准电阻，且该ZQ基准电阻端接到地端，此种场景下介质侧也可以是一个或多个存储介质。另外，还可以根据实际需求分别使用多个ZQ基准电阻以将介质进行分组。
场景三：在上述场景二的基础上，即，在存储器的控制器和存储介质分别使用独立的ZQ基准电阻的场景下，存储器的控制器违背ONFi5.0协议，其对应的ZQ基准电阻使用上拉到VCCQ电源。
需要说明的是，本申请实施例上述场景下的任意一个ZQ端口的电平标准并不做具体的限定。例如：可以是LTT接口形态的存储系统，可以是CTT接口形态混合的存储系统。还可以是CTT/LTT接口形态混合的存储系统。
基于上述图2所示的应用场景，请参考附图3，图3是本申请实施例提供的一种校准电路的结构示意图，该校准电路可以解决在半导体存储芯片生产、使用过程中，PVT电压温度差异和变化导致的阻抗不匹配的问题，从而改善信号传输质量。如图3所示，该校准电路10与ZQ端口(ZQ pin)电连接，该ZQ端口对应的基准电阻20接地；该校准电路10可以包括：第一上拉电阻模块101和校准控制器102。
该第一上拉电阻模块101与ZQ端口连接，该校准控制器102一端与第一上拉电阻模块101连接，另一端与ZQ端口耦合。其中，该校准电路10包括有第一导电通路，该第一导电通路：由第一上拉电阻模块101经ZQ端口至基准电阻20，该基准电阻20接地。另外，该基准电阻的阻值大小本申请并不做具体的限制。例如：基准电阻20的阻值可以为300Ω、240Ω等等。
可选的，该基准电阻20还可以为可调节的电阻，以便更好的适用于各种ZQ端口。该可调节的基准电阻，可以通过相关的控制模块根据ZQ端口的应用情况，控制该基准电阻的大小，并将该基准电阻的阻值缓存在相关内存中，以便更好的适用于各种ZQ端口。其中，该可调节的基准电阻可以外挂在校准电路外，或位于存储器的芯片或者存储介质的内部，还可以在校准电路内部。对此，本申请实施不作具体的限制。
另外，所述第一上拉电阻模块包括并联的M个上拉半电阻单元，每个所述上拉半电阻单元包括金属氧化物场效应管MOS阵列和与所述MOS阵列串联的第一电阻，所述MOS阵列的第一端连接电源电压、第二端通过所述第一电阻与所述ZQ端口连接、第三端与所述校准控制器的第一输出端连接，所述MOS阵列的MOS管导通数量可调，M为大于或等于2的整数。
请参考附图4，图4是本申请实施例提供的另一种校准电路的结构示意图，如图4所示：所述第一上拉电阻模块101包括并联的M个上拉半电阻单元(上拉半电阻单元1-上拉半电阻单元M)，每个所述上拉半电阻单元包括金属氧化物场效应管MOS阵列和与所述MOS阵列串联的第一电阻。例如：上拉半电阻单元1包括MOS阵列1，所述MOS阵列1的第一端a连接电源电压VCCQ、第二端b通过第一电阻1与所述ZQ端口连接、第三端(P[0]-P[N])与所述校准控制器的第一输出端P[N:0]连接，所述MOS阵列的MOS管导通数量可调，M为大于或等于2的整数。其中，校准控制器的第一输出端可以输出至少N个控制信号，以控制其中至少一个上拉半电阻单元中的MOS阵列。每个上拉半电阻单元中MOS阵列的MOS管数目和MOS管类型均形同，第一电阻的大小也均相同，该第一电阻的阻值为大于0且小于2倍的基准电阻的阻值。另外，在一些可选的实施例中，第一电阻的也可以是可调节的电阻，对此本申请实施例并不做具体的限定。
例如：在M≥2时，可以调节每个上拉半电阻单元的阻值为对应的2倍的基准电阻的阻值，在有两个上拉半电阻单元导通时，第一上拉电阻模块的阻值与基准电阻的阻值相同，使得在CTT电平标准下，两个上拉半电阻单元导通时，ZQ端口处的电压与校准参考电压一致。只有一个上拉半电阻单元导通时，又由于每份上拉半电阻单元的阻值是基准电阻的阻值的两倍，也可以使得在LTT电平标准下，一个上拉半电阻单元导通时，ZQ端口处的电压与校准参考电压一致。
需要说明的是，在不同的校准模式下，每个导通的上拉半电阻单元的阻值也可不同，其导通的上拉半电阻单元数量也可不同，只需要在保持ZQ端口处的电压与校准参考电压一致即可。
可选的，上述电路对应有第一校准模式和第二校准模式，其中，第一校准模式对应的校准参考电压为1/2电源电压，上述第二校准模式对应的校准参考电压为1/3电源电压；在上述第一校准模式和上述第二校准模式下，上述M个上拉半电阻单元中导通的上述上拉半电阻单元的阻值均相同，且在上述第一校准模式和上述第二校准模式下，上述M个上拉半电阻单元中上拉半电阻单元的导通数量不同。
由于电平标准不同，对应的校准电路的校准模式也不同。所以，上述电路对应有第一校准模式和第二校准模式，在两种校准模式下对应的校准参考电压也不相同，因此，为了更好的兼容两种不同的校准模式，本申请可以控制每个导通的上拉半电阻单元的阻值均相同，通过调节导通的数量来调节第一上拉电阻模块的阻值。其中，根据欧姆定律可知，并联总电阻的倒数等于个分路电阻的倒数之和。
可选的，上述第一上拉电阻模块还包括控制电路，上述MOS阵列的第三端与上述校准控制器的第一输出端通过上述控制电路连接；上述控制电路，用于控制每个上述上拉半电阻单元中上述MOS阵列的MOS管的导通或断开。
请参考附图5，图5是本申请实施例提供的一种第一上拉电阻单元模块的结构示意图，该控制电路1011的一端与校准控制器的第一输出端耦合，接收来自校准控制器的控制信号，另一端与M个上拉半电阻单元的第三端耦合，用于控制每个上述上拉半电阻单元中上述MOS阵列的MOS管的导通或断开。即，如图5所示：控制电路1011与包括两个输入端和一个输出端，其中，一个输入端用于接收来自校准控制器的第一控制信号mode in，第一控制信号用于基于ZQ端口对应的电平标准，控制M个上拉半电阻单元中部分或全部的上拉半电阻单元导通；另一个输入端用于接收来自校准控制器的第二控制信号P[N:0]，以使控制电路1011输出控制上拉半电阻单元导通或关断的控制信号PM[N:0]，其中，PM[N:0]用于分别用于控制M个上拉半电阻单元导通或关断，例如：在上拉半电阻单元M中，P-S[N:0]用于分别控制上拉半电阻单元M的MOS阵列中每个MOS管的导通或关断，S＝M-1。提供了一种简单有效的控制电路，用于控制对应的该MOS管的导通或断开。从而通过调节上拉半电阻单元的导通数量以及每个上拉半电阻单元的MOS阵列中MOS管的导通或断开的数量，来控制上拉电阻模块的阻值。其中，该MOS阵列可以是PMOS管、NMOS管或者是PMOS管和NMOS管混合连接的阵列。
在另一些可能存在的实施例中，MOS阵列中的MOS管还可能是场效应晶体管(FET)、结栅场效应晶体管(JFET)、或双极结型晶体管(BJT)等等，对此本申请实施例不作具体的限制。
可选的，上述MOS阵列包括并联的N个PMOS管，N为大于或等于2的整数；其中，每个上述PMOS管的源极耦合于第一节点，上述第一节点作为上述第一端连接电源电压，每个上述PMOS管的漏极耦合于第二节点，上述第二节点作为上述第二端通过上述第一电阻与上述ZQ端口连接，每个上述PMOS管的栅极作为上述第三端分别与上述校准控制器的第一输出端连接。
如上述图5所示，本申请实施例提供了一种简单有效的MOS阵列，针对上拉半电阻单元1中MOS阵列包括并联的N个PMOS管，每个上述PMOS管的漏极耦合于第一节点a，上述第一节点a作为上述第一端连接电源电压VCCQ，每个上述PMOS管的源极耦合于第二节点b，上述第二节点b作为上述第二端通过上述第一电阻与上述ZQ端口连接，每个上述PMOS管的栅极(如P[0])作为上述第三端分别与上述校准控制器的第一输出端连接，通过对PMOS管的栅极(如P[0])施加于控制信号，从而控制对应的该MOS管的导通或断开。另外，并联连接从而通过调节MOS阵列中MOS管的导通或断开的数量，来控制每个上拉半电阻单元的阻值，进而控制上拉电阻模块的阻值。需要说明的是，本申请实施例对每个MOS管的尺寸并不做具体的限定。
在另一些可能实现的实施例中，上述MOS阵列包括并联的N个NMOS管，N为大于或等于2的整数；其中，每个上述NMOS管的漏极耦合于上述第一节点，连接电源电压，每个上述NMOS管的源极耦合于上述第二节点，通过上述第一电阻与上述ZQ端口连接，每个上述NMOS管的栅极分别与上述校准控制器的第一输出端连接。
可选的，上述电路还包括参考电压模块和比较器；上述参考电压模块的输出端与上述比较器的输入端连接，用于向上述比较器提供上述校准参考电压；上述比较器的输出端与上述校准控制器的输入端连接，用于对比上述校准参考电压和上述ZQ端口对应的电压大小，获得对比结果；并将上述对比结果发送至上述校准控制器；上述校准控制器，具体用于基于上述对比结果，控制上述第一上拉电阻模块中上拉半电阻单元的导通数量。
请参考附图6，图6是本申请实施例提供的又一种校准电路的结构示意图，如图6所示：上述电路10还包括参考电压模块103和比较器104。其中，上述参考电压模块103的输出端与上述比较器104的输入端(负向输入端)连接，另外，上述比较器104的正向输入端与ZQ端口连接；上述比较器104的输出端与上述校准控制器102的输入端连接。其中，参考电压模块103，用于向上述比较器104提供上述校准参考电压；上述比较器104用于对比上述校准参考电压和上述ZQ端口对应的电压大小，并向上述校准控制器102提供对比结果，以方便校准控制器控制第一上拉电阻模块的阻值。另外，由于该校准电路10对应有第一校准模式和第二校准模式，因此，参考电压模块103还可以根据校准模式选择对应的校准参考电压输出至比较器104中。
可选的，上述比较器的输入端包括正向输入端和负向输入端；上述电路还包括切换开关；上述切换开关的控制端与上述校准控制器的第二输出端连接，上述切换开关的第一输入端与上述ZQ端口连接，上述切换开关的第二输入端与上述参考电压模块连接，上述切换开关的第三输出端与上述正向输入端连接，上述切换开关的第四输出端与上述负向输入端连接；上述比较器的输出端与上述校准控制器的输入端连接；上述切换开关，用于基于上述校准控制器发送的开关信号，控制上述第一输入端与上述第三输出端电连接且上述第二输入端与上述第四输出端电连接；或者，控制上述第一输入端与上述第四输出端电连接且上述第二输入端与上述第三输出端电连接；上述比较器，具体用于对比上述正向输入端输入的电压和上述负向输入端的输入的电压大小，获得上述对比结果。
请参考附图7，图7是本申请实施例提供的又一种校准电路的结构示意图，如图7所示：上述电路还包括切换开关105，上述比较器104的输入端包括正向输入端和负向输入端；上述切换开关105的控制端SW1和SW2与上述校准控制器的第二输出端SW连接，上述切换开关105的第一输入端K1与上述ZQ端口连接，上述切换开关的第二输入端K2与上述参考电压模块连接，上述切换开关的第三输出端K3与上述正向输入端连接，上述切换开关的第四输出端K4与上述负向输入端连接；上述比较器104的输出端与上述校准控制器102的输入端连接。在该校准电路10中上述切换开关105，用于基于上述校准控制器102发送的开关信号，控制上述第一输入端K1与上述第三输出端K3电连接且上述第二输入端K2与上述第四输出端K4电连接，以使ZQ端口与正向输入端连接，参考电压模块的输出端与负向输入端连接；或者，控制上述第一输入端K1与上述第四输出端K4电连接且上述第二输入端K2与上述第三输出端K3电连接，以使ZQ端口与负向输入端连接，参考电压模块的输出端与正向输入端连接；即，切换开关105适用于交换比较器104的正负极连接的信号，从而在多次交换信号校准后消除比较器的offset电压的影响。
可选的，上述校准控制器具体用于：当上述第一输入端与上述第三输出端电连接且上述第二输入端与上述第四输出端电连接时，基于调整后的上述第一上拉电阻模块的阻值，确定上述第一上拉电阻模块对应的第一上拉校准码；当上述第一输入端与上述第四输出端电连接且上述第二输入端与上述第三输出端电连接时，基于调整后的上述第一上拉电阻模块的阻值，确定上述第一上拉电阻模块对应的第二上拉校准码；基于上述第一上拉校准码和上述第二上拉校准码，确定上述上拉校准码。
由于比较器中offset电压的存在，会导致实际上ZQ端口的电压与校准参考电压存在偏差，尤其是当校准参考电压越小时，偏差越大。LTT电平标准下，校准参考电压从0.5*VCCQ降低到0.33*VCCQ，模拟比较器offset电压对ZQ校准精度的影响恶化了50％。通过将模拟比较器的offset电压转化到数字域，再通过数字域消除法(如求平均、求取中位值、正态分布值等统计方式)，可以基本消除了比较器的offset影响，提高了数据传输中的SI信号质量。不用去降低模拟比较器自身的offset电压，数字域消除比较器offset的成本很低，降低了修改模拟比较器电路的风险和成本。因此，本申请提供了一种简单有效的消除比较器的offset电压的切换电路，可以切换比较器正、负向输入，交换比较器的正、负向输入后分别进行多次校准获得切换前和切换后的至少两次校准后的上拉校准码，再根据该两个上拉校准码确定的最终的上拉校准码，可以消除比较器的offset电压的影响。
例如：第一次ZQ校准，SW1开关ON，SW2开关OFF(上述第一输入端与上述第三输出端电连接且上述第二输入端与上述第四输出端电连接)。ZQ校准结束后得到：第一上拉校准码为C(UP1)＝C(ideal_up)-C(offset)。再进行第二次ZQ校准，SW1开关OFF，SW2开关ON(上述第一输入端与上述第四输出端电连接且上述第二输入端与上述第三输出端电连接)，交换比较器输入端的极性。ZQ校准结束后得到：第二上拉校准码为C(UP2)＝C(ideal_up)+C(offset)。通过两次ZQ校准流程，将比较器的offset电压转换到了数字域的C(offset)，最后通过数字域消除法(如相加求平均值的方式)得到消除C(offset)后的上拉电阻校准码为：C(ideal_up)＝(C(UP1)+C(UP2))/2。其中，C(UP1)和C(UP2)为校准过程中实际上拉电阻校准码；C(ideal_up)为理想的上拉电阻校准码；C(offset)为模拟比较器offset引入的偏差校准码。
另外，当求取中位值或正态分布值等统计方式消除比较器的offset的影响时，是在切换前后，分别多次校准，获得切换前后分别对应的多个上拉校准码。获得切换前后分别对应的中位值或正态分布中的期望值，在通过如上述实施例中的数学转换获取最终的校准码。
可选的，上述电路还包括第二上拉电阻模块、下拉电阻模块和选择器；上述第二上拉电阻模块包括并联的上述M个上拉半电阻单元，每个上述上拉半电阻单元中的上述MOS阵列的第一端连接电源电压，上述MOS阵列的第二端通过上述第一电阻与上述下拉电阻模块的第四端耦合于第三节点，上述MOS阵列的第三端与上述校准控制器的上述第一输出端连接；上述选择器的第三输入端与上述第三节点连接，上述选择器的第四输入端与上述ZQ端口连接，上述选择器的输出端与上述第一输入端连接；上述选择器用于控制将上述ZQ端口或上述第三节点与上述第一输入端连接。
请参考附图8，图8是本申请实施例提供的又一种校准电路的结构示意图，如图8所示：上述校准电路10还包括第二上拉电阻模块106、下拉电阻模块107和选择器108。
上述第二上拉电阻模块106包括并联的上述M个上拉半电阻单元，每个上述上拉半电阻单元中的上述MOS阵列的第一端连接电源电压，上述MOS阵列的第二端通过上述第一电阻与上述下拉电阻模块的第四端耦合于第三节点c，上述MOS阵列的第三端与上述校准控制器的上述第一输出端P[N:0]连接；该第二上拉电阻模块106的相关描述还可以对应参考上述实施例针对第一上拉电阻模块101的相关描述。在结构上，该第二上拉电阻模块的结构与第一上拉电阻模块的结构完全一致；在校准过程中，该第二上拉电阻模块的控制信号与第一上拉电阻模块的控制信号也完全一致。
下拉电阻模块107的一端与第二上拉电阻模块耦合于第三节点c，另一端接地。在该校准电路10中，除了第一导电通路，还包括有第二导电通路。第二导电通路：电流由第二上拉电阻模块106经第三节点c至下拉电阻模块107。
需要说明的是，该下拉电阻模块107中也可以包括M个下拉半电阻单元，该每个下拉半电阻单元也包括MOS阵列和与MOS阵列串联的第二电阻。本申请实施例对下拉半电阻单元的MOS阵列中MOS管的尺寸并不做具体的限定。
还需要说明的还是，该下拉电阻模块107也可以直接包括MOS阵列和与MOS阵列串联的第二电阻，但如图8所示，该校准电路10可以包括多个下拉电阻模块。本申请实施例对下拉电阻模块的MOS阵列中MOS管的尺寸也不做具体的限定。
上述选择器108的第三输入端1与上述第三节点c连接，上述选择器的第四输入端0与上述ZQ端口连接，上述选择器的输出端与上述第一输入端K1连接；上述选择器用于控制将上述ZQ端口或上述第三节点c与上述第一输入端K1连接。即，该选择器108可以用于选择将第三节点c与第一输入端K1连接，或者选择ZQ端口与第一输入端K1连接。
可选的，上述校准控制器，还用于：当上述第三节点与上述第一输入端连接时，基于上述上拉校准码控制上述第二上拉电阻模块中上述M个上拉半电阻单元中上拉半电阻单元导通数量；调整上述下拉电阻模块的阻值，使得上述第三节点对应的电压与上述校准参考电压一致；基于调整后的上述下拉电阻模块的阻值，确定上述下拉电阻模块对应的下拉校准码。通过调整上述下拉电阻模块的阻值，使得上述第三节点对应的电压与上述校准参考电压一致，可以获得对应的下拉校准码，以进一步的校准ZQ端口对应的电压。
若在下拉电阻校准过程中需要消除比较器104中offset的影响，也需要通过切换开关105交换比较器104的正负极输入，再进行第二次的ZQ校准。
基于上述图8所示，例如，在第一校准模式下，即CTT电平标准，参考电压模块产生电流并输出0.5*VCCQ的校准参考电压；当上述第一输入端与上述第三输出端电连接且上述第二输入端与上述第四输出端电连接时，将第一上拉电阻模块101和第二上拉电阻模块106中的M个上拉半电阻单元配置为两份半上拉半电阻单元打开，下拉电阻模块107中被配置预设电阻值，如基准电阻的阻值附近，暂不打开。先做第一次ZQ校准，将第一上拉电阻模块101的阻值校准到与基准电阻相同，使得上述ZQ端口对应的电压与上述校准参考电压一致，此时，第二上拉电阻模块106也同步被校准与基准电阻相同，得到第一上拉校准码code C(UP1)。再同时打开第二上拉电阻模块106和下拉电阻模块107，基于当前第二上拉电阻模块106的阻值将下拉电阻模块107校准与基准电阻相同，使得第三节点对应的电压与上述校准参考电压一致，得到下拉电阻模块对应的第一下拉校准码code C(DN1)，至此，第一次ZQ校准结束。
然后，控制切换开关将上述第一输入端与上述第四输出端电连接且上述第二输入端与上述第三输出端电连接，进行第二次ZQ校准。第二次ZQ校准的流程和第一次基本相同，第二ZQ校准后得到第二上拉校准码code C(UP2)和第二下拉校准码code C(DN2)。
最后，基于第一上拉校准码和第二上拉校准码获得上拉校准码：code C(UP)＝(C(UP1)+C(UP2))/2；基于第一下拉校准码和第二下拉校准码获得下拉校准码：code C(DN)＝(C(DN1)+C(DN2))/2。
需要说明的是，对应的在第二校准模式，即LTT电平标准下，其校准流程与第一校准模式下相似，仅调整对应的校准参考电压即可对上拉电阻模块进行校准。
现有技术中的ZQ校准电路无法在ZQ端口的基准电阻接地时，同时兼容CTT和LTT两种不同的电平标准。因此本申请实施例提供了一种校准电路，该校准电路适用于基准电阻接地的ZQ端口，且与ZQ端口电连接。其中，该基准电阻可以是独立于校准电路的外挂于上述ZQ端口的电阻，还可以是集成在校准电路内部的与上述ZQ端口连接的电阻。由于本申请中的第一上拉电阻模块包括多个并联的上拉半电阻单元，所以根据欧姆定律，使得校准控制器不仅可以通过控制上拉半电阻单元的导通数量，调整第一上拉模块的阻值；还可以通过控制每个上拉半电阻单元中上述MOS阵列的MOS管导通数量，控制每个上拉半电阻单元的阻值，从而控制第一上拉模块的阻值。其中，例如：在CTT电平标准下，其对应的参考电压为1/2电源电压，即，在第一上拉电阻模块与基准电阻串联的情况下，当第一上拉电阻模块的阻值与基准电阻的阻值相同时，才可以使得上述ZQ端口对应的电压与上述校准参考电压一致。在LTT电平标准下，其对应的参考电压为1/3电源电压，即，在第一上拉电阻模块与基准电阻串联的情况下，当第一上拉电阻模块的阻值是基准电阻的阻值的两倍时，才可以使得上述ZQ端口对应的电压与上述校准参考电压一致。因此，例如：在M＝2时，可以调节两个上拉半电阻单元的阻值分别为对应的2倍的基准电阻的阻值，使得在两个上拉半电阻单元全部导通时，第一上拉电阻模块的阻值与基准电阻的阻值相同；只有一个上拉半电阻单元导通时，第一上拉电阻模块的阻值是基准电阻的阻值的两倍。进而使得本申请的校准电路可以更好的同时兼容CTT和LTT两种不同的电平标准，而且在此过程中，基准电阻可以一直保持接地状态。在调整上述第一上拉电阻模块的阻值后，可以确定上述第一上拉电阻模块对应的上拉校准码，以保证ZQ端口后续通信过程中的阻抗匹配，避免产生信号的反射现象，引起信号完整性(Signal Integrity，SI)的信号质量问题，导致传输信号失真甚至误判。
可以理解的是，图3-图8中所示的电路结构只是本申请实施例中的几种示例性的实施方式，本申请实施例中的电路结构包括但不仅限于以上电路结构。
以上述图8所示的电路结构为例，本申请实施例提供一种应用于上述校准电路中的校准方法，对本申请中提出的技术问题进行具体分析和解决。
参见图9，图9是本申请实施例提供的一种校准方法的流程示意图，该方法可应用于上述图8中所述的校准电路中，上述电路包括：第一上拉电阻模块和校准控制器；上述第一上拉电阻模块包括并联的M个上拉半电阻单元，每个上述上拉半电阻单元包括金属氧化物场效应管MOS阵列和与上述MOS阵列串联的第一电阻，上述MOS阵列的第一端连接电源电压、第二端通过上述第一电阻与上述ZQ端口连接、第三端与上述校准控制器的第一输出端连接，上述MOS阵列的MOS管导通数量可调，M为大于或等于2的整数；
该校准电路可以用于支持并执行图9中所示的方法流程步骤S301-步骤S306。该方法可以包括以下步骤S302-步骤S303，可选的还可以包括步骤S301、步骤S304-步骤S306。其中：
步骤S301：根据校准模式控制确定对应的校准参考电压。
具体的，上述校准电路对应有第一校准模式和第二校准模式，其中，第一校准模式对应的校准参考电压为1/2电源电压，上述第二校准模式对应的校准参考电压为1/3电源电压。因此，校准控制器102需要先确定该ZQ端口对应的校准模式，以便根据该校准模式控制参考电压模块103提供对应的校准参考电压。
可选的，在上述第一校准模式和上述第二校准模式下，上述M个上拉半电阻单元中导通的上述上拉半电阻单元的阻值均相同，且在上述第一校准模式和上述第二校准模式下，上述M个上拉半电阻单元中上拉半电阻单元的导通数量不同。
步骤S302：基于校准参考电压控制第一上拉电阻模块中M个上拉半电阻单元中半电阻单元的导通数量，调整第一上拉电阻模块的阻值。
具体的，通过上述校准控制器基于校准参考电压控制上述第一上拉电阻模块中上述M个上拉半电阻单元中上拉半电阻单元的导通数量，调整上述第一上拉电阻模块的阻值，使得上述ZQ端口对应的电压与上述校准参考电压一致。
可选的，上述第一上拉电阻模块还包括控制电路，上述MOS阵列的第三端与上述校准控制器的第一输出端通过上述控制电路连接。在调整第一上拉电阻模块的阻值时，也可以通过上述控制电路控制每个上述上拉半电阻单元中上述MOS阵列的MOS管的导通或断开。
可选的，上述MOS阵列包括并联的N个MOS管，N为大于或等于2的整数；其中，每个上述MOS管的漏极耦合于第一节点，上述第一节点作为上述第一端连接电源电压，每个上述MOS管的源极耦合于第二节点，上述第二节点作为上述第二端通过上述第一电阻与上述ZQ端口连接，每个上述MOS管的栅极作为上述第三端分别与上述校准控制器的第一输出端连接。
可选的，上述电路还包括参考电压模块和比较器；上述方法还包括：通过上述参考电压模块向上述比较器提供上述校准参考电压，其中，上述参考电压模块的输出端与上述比较器的输入端连接；通过上述比较器对比上述校准参考电压和上述ZQ端口对应的电压大小，获得对比结果；并将上述对比结果发送至上述校准控制器，其中，上述比较器的输出端与上述校准控制器的输入端连接；上述通过上述校准控制器基于校准参考电压控制上述第一上拉电阻模块中上拉半电阻单元的导通数量，包括：通过上述校准控制器基于上述对比结果，控制上述第一上拉电阻模块中上拉半电阻单元的导通数量。
可选的，通过上述校准控制器基于上述对比结果，控制上述第一上拉电阻模块中上拉半电阻单元的导通数量。
步骤S303：基于调整后的第一上拉电阻模块的阻值，确定第一上拉电阻模块对应的上拉校准码。
具体的，通过上述校准控制器基于调整后的上述第一上拉电阻模块的阻值，确定上述第一上拉电阻模块对应的上拉校准码。其中该上拉校准码用于指示在ZQ端口对应的电压与上述校准参考电压一致时，第一上拉电阻模块对应的各个上拉半电阻单元的导通数量，以及每个导通的上拉半电阻单元的阻值。
步骤S304：基于上拉校准码控制第二上拉电阻模块中上拉半电阻单元的导通数量。
具体的，控制上述第一输入端与上述第三节点连接时，通过上述校准控制器基于上述上拉校准码控制上述第二上拉电阻模块中上述M个上拉半电阻单元中上拉半电阻单元导通数量。在校准第一上拉电阻模块时，校准控制器也在同步交转第二上拉电阻模块，进而使得基于上述上拉校准码控制第二上拉电阻模块中上拉半电阻单元的导通数量。
步骤S305：调整下拉电阻模块的阻值。
具体的，校准控制器调整上述下拉电阻模块的阻值，使得上述第三节点对应的电压与上述校准参考电压一致。其中，校准控制器调整下拉电阻模块的阻值也是用于控制下拉电阻模块中MOS阵列的导通或关断，以及并联的下拉电阻模块对应的导通数量等。
可选的，上述电路还包括第二上拉电阻模块、下拉电阻模块和选择器；其中，上述第二上拉电阻模块包括并联的上述M个上拉半电阻单元，每个上述上拉半电阻单元中的上述MOS阵列的第一端连接电源电压，上述MOS阵列的第二端通过上述第一电阻与上述下拉电阻模块的第四端耦合于第三节点，上述MOS阵列的第三端与上述校准控制器的上述第一输出端连接；上述选择器的第三输入端与上述第三节点连接，上述选择器的第四输入端与上述ZQ端口连接，上述选择器的输出端与上述第一输入端连接；上述方法还包括：在调整上述下拉电阻模块的阻值之前，通过上述选择器控制上述第一输入端与上述ZQ端口或上述第三节点连接。
步骤S306：基于调整后的下拉电阻模块的阻值，确定下拉电阻模块对应的下拉校准码。
具体的，通过校准控制器基于调整后的下拉电阻模块的阻值，确定下拉电阻模块对应的下拉校准码。
另外，上述步骤S301-步骤S306是一次ZQ校准对应的方法流程。若在校准上拉电阻模块和/或下拉电阻模块过程中需要消除比较器中offset的影响，需要通过切换开关交换比较器的正负极输入，进行多次的ZQ校准。
可选的，上述比较器的输入端包括正向输入端和负向输入端；上述电路还包括切换开关，上述切换开关的控制端与上述校准控制器的第二输出端连接，上述切换开关的第一输入端与上述ZQ端口连接，上述切换开关的第二输入端与上述参考电压模块连接，上述切换开关的第三输出端与上述正向输入端连接，上述切换开关的第四输出端与上述负向输入端连接；上述比较器的输出端与上述校准控制器的输入端连接；上述方法还包括：通过校准控制器向上述切换开关发送开关信号；通过上述切换开关基于上述开关信号，控制上述第一输入端与上述第三输出端电连接且上述第二输入端与上述第四输出端电连接；或者，控制上述第一输入端与上述第四输出端电连接且上述第二输入端与上述第三输出端电连接；上述通过上述比较器对比上述校准参考电压和上述ZQ端口对应的电压大小，获得对比结果，包括：通过上述比较器对比上述正向输入端输入的电压和上述负向输入端的输入的电压大小，获得上述对比结果。
可选的，上述基于调整后的上述第一上拉电阻模块的阻值，确定上述第一上拉电阻模块对应的上拉校准码，包括：当上述第一输入端与上述第三输出端电连接且上述第二输入端与上述第四输出端电连接时，基于调整后的上述第一上拉电阻模块的阻值，确定上述第一上拉电阻模块对应的第一上拉校准码；当上述第一输入端与上述第四输出端电连接且上述第二输入端与上述第三输出端电连接时，基于调整后的上述第一上拉电阻模块的阻值，确定上述第一上拉电阻模块对应的第二上拉校准码；基于上述第一上拉校准码和上述第二上拉校准码确定上述上拉校准码。
需要说明的是，本申请实施例所涉及的方法流程只是本申请一种具体的实施方式，其所能达到的有益效果还可对应参考上文所提供的校准电路中的有益效果，此处不再赘述。
上述详细阐述了本申请实施例的方法，下面本申请实施例还提供了几种相关装置。
在本申请的一些实施例中，提供一种芯片，例如：该芯片可以是适用于半导体存储的主控芯片以及介质芯片等，还可以是其他拥有ZQ端口的控制芯片，可以解决在半导体芯片生产、使用过程中，PVT电压温度差异和变化导致的阻抗不匹配的问题，从而改善ZQ端口的信号传输质量。该芯片可以包括上述图3-图8所提供的校准电路和基准电阻，其中，所述基准电阻接地，所述校准电路与该芯片中的ZQ端口对应连接。
在本申请的另一些实施例中，还提供了一种芯片模组，该芯片模组包括芯片和封装基板，上述芯片固定于上述封装基板上，需要说明的是，本申请对芯片模组中芯片的数量和功能并不限定，该芯片模组包括的芯片中存在至少一个芯片包括上文所提供的任一种校准电路(如图3-图8所示的任意一种)，该封装基板可以为芯片提供电连接、保护、支撑、散热、组装等功效，对此本申请实施例不作具体的限定。
在本申请的另一些实施例中，还提供了一种电子设备，应当理解，该电子设备可以具体为智能手机、电脑、智能手表、无人机等包括ZQ端口的终端设备。该电子设备可以包括上述芯片或上述芯片模组中的任意一种或多种，以使所述电子设备通过上述芯片或上述芯片模组校准ZQ端口对应的电压，避免在高速通信传输系统中ZQ端口对应的数据和选通信号之间出现偏差，从而提高信号传输质量。其中，所述芯片和所述芯片模组均包括上述图3-图8所提供的校准电路，以使该电子设备用于实现上述相关实施例中所涉及的功能。
另外，在本申请的另一些实施例中，本申请实施例还提供了一种存储器，该存储器包括至少一个ZQ端口、至少一个校准电路和所述至少一个ZQ端口对应的基准电阻，其中，所述基准电阻接地，所述校准电路与所述ZQ端口一一对应连接，用于校准ZQ端口对应的电压，避免在高速通信传输系统中ZQ端口对应的数据和选通信号之间出现偏差，从而提高信号传输质量。该校准电路可以是上述图3-图8所提供的任意一种校准电路。另外，在本申请实施例中，存储器也可以称为存储介质或者存储设备等。需要说明的是，本申请实施例对存储器的类型不作限定。
例如：在符合开放式NAND闪存接口规范(Open NAND Flash InterfaceSpecification，ONFi)5.0协议标准的情况下，该存储器可以是如上述图2中场景一和场景二的所示的存储设备，该存储器可以包括控制器和存储介质，该控制器和存储介质可以共用一个ZQ基准电阻，或者分别使用独立的ZQ基准电阻，其中，ZQ基准电阻可以选择接地。该控制器和存储介质中均包括校准电路和对应的ZQ端口，以使校准电路校准ZQ端口对应的电压，避免在高速通信传输系统中ZQ端口对应的数据和选通信号之间出现偏差，从而提高控制器和存储介质之间的信号传输质量。又例如：在不符合开放式NAND闪存接口规范(OpenNAND Flash Interface Specification，ONFi)5.0协议标准的情况下，该存储器中的控制器对应的ZQ基准电阻可以上拉到VCCQ电源，但相应的控制器中的校准电路依旧可以校准对应的ZQ端口从而提高信号传输质量。
本领域技术人员可以理解，为了便于说明，上述仅仅是提及了本申请实施例中适用的几种装置，本申请对其具体的类型和种类并不做具体的限制。
还需要说明的是，本申请实施例中所描述的校准电路中包括的各个功能模块以及对应的功能还可以参见上述图9中所述的提供的校准方法的相关描述，此处不再赘述。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可能可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本申请所必须的。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置，可通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如上述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性或其它的形式。
上述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
上述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以为个人计算机、服务端或者网络设备等，具体可以是计算机设备中的处理器)执行本申请各个实施例上述方法的全部或部分步骤。其中，而前述的存储介质可包括：U盘、移动硬盘、磁碟、光盘、只读存储器(Read-Only Memory，缩写：ROM)或者随机存取存储器(Random Access Memory，缩写：RAM)等各种可以存储程序代码的介质。
以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (24)

1.一种校准电路，其特征在于，所述电路与ZQ端口电连接，所述ZQ端口对应的基准电阻接地；其中，所述电路包括：第一上拉电阻模块和校准控制器；
所述第一上拉电阻模块包括并联的M个上拉半电阻单元，每个所述上拉半电阻单元包括金属氧化物场效应管MOS阵列和与所述MOS阵列串联的第一电阻，所述MOS阵列的第一端连接电源电压、第二端通过所述第一电阻与所述ZQ端口连接、第三端与所述校准控制器的第一输出端连接，所述MOS阵列的MOS管导通数量可调，M为大于或等于2的整数；
所述校准控制器，用于基于校准参考电压通过控制所述第一上拉电阻模块中上拉半电阻单元的导通数量，调整所述第一上拉电阻模块的阻值，使得所述ZQ端口对应的电压与所述校准参考电压一致；基于调整后的所述第一上拉电阻模块的阻值，确定所述第一上拉电阻模块对应的上拉校准码。
2.根据权利要求1所述电路，其特征在于，所述电路对应有第一校准模式和第二校准模式，其中，第一校准模式对应的校准参考电压为1/2电源电压，所述第二校准模式对应的校准参考电压为1/3电源电压；
在所述第一校准模式和所述第二校准模式下，所述M个上拉半电阻单元中导通的所述上拉半电阻单元的阻值均相同，且在所述第一校准模式和所述第二校准模式下，所述M个上拉半电阻单元中上拉半电阻单元的导通数量不同。
3.根据权利要求1或2所述的电路，其特征在于，所述第一上拉电阻模块还包括控制电路，所述MOS阵列的第三端与所述校准控制器的第一输出端通过所述控制电路连接；
所述控制电路，用于控制每个所述上拉半电阻单元中所述MOS阵列的MOS管的导通或断开。
4.根据权利要求1-3任一项所述电路，其特征在于，所述MOS阵列包括并联的N个PMOS管，N为大于或等于2的整数；
其中，每个所述PMOS管的源极耦合于第一节点，所述第一节点作为所述第一端连接电源电压，每个所述PMOS管的漏极耦合于第二节点，所述第二节点作为所述第二端通过所述第一电阻与所述ZQ端口连接，每个所述PMOS管的栅极作为所述第三端分别与所述校准控制器的第一输出端连接。
5.根据权利要求1-4任一项所述电路，其特征在于，所述电路还包括参考电压模块和比较器；
所述参考电压模块的输出端与所述比较器的输入端连接，用于向所述比较器提供所述校准参考电压；
所述比较器的输出端与所述校准控制器的输入端连接，用于对比所述校准参考电压和所述ZQ端口对应的电压大小，获得对比结果；并将所述对比结果发送至所述校准控制器；
所述校准控制器，具体用于基于所述对比结果，控制所述第一上拉电阻模块中上拉半电阻单元的导通数量。
6.根据权利要求5所述电路，其特征在于，所述比较器的输入端包括正向输入端和负向输入端；所述电路还包括切换开关；
所述切换开关的控制端与所述校准控制器的第二输出端连接，所述切换开关的第一输入端与所述ZQ端口连接，所述切换开关的第二输入端与所述参考电压模块连接，所述切换开关的第三输出端与所述正向输入端连接，所述切换开关的第四输出端与所述负向输入端连接；所述比较器的输出端与所述校准控制器的输入端连接；
所述切换开关，用于基于所述校准控制器发送的开关信号，控制所述第一输入端与所述第三输出端电连接且所述第二输入端与所述第四输出端电连接；或者，控制所述第一输入端与所述第四输出端电连接且所述第二输入端与所述第三输出端电连接；
所述比较器，具体用于对比所述正向输入端输入的电压和所述负向输入端的输入的电压大小，获得所述对比结果。
7.根据权利要求6所述电路，其特征在于，所述校准控制器具体用于：
当所述第一输入端与所述第三输出端电连接且所述第二输入端与所述第四输出端电连接时，基于调整后的所述第一上拉电阻模块的阻值，确定所述第一上拉电阻模块对应的第一上拉校准码；
当所述第一输入端与所述第四输出端电连接且所述第二输入端与所述第三输出端电连接时，基于调整后的所述第一上拉电阻模块的阻值，确定所述第一上拉电阻模块对应的第二上拉校准码；
基于所述第一上拉校准码和所述第二上拉校准码，确定所述上拉校准码。
8.根据权利要求6或7所述电路，其特征在于，所述电路还包括第二上拉电阻模块、下拉电阻模块和选择器；
所述第二上拉电阻模块包括并联的所述M个上拉半电阻单元，每个所述上拉半电阻单元中的所述MOS阵列的第一端连接电源电压，所述MOS阵列的第二端通过所述第一电阻与所述下拉电阻模块的第四端耦合于第三节点，所述MOS阵列的第三端与所述校准控制器的所述第一输出端连接；
所述选择器的第三输入端与所述第三节点连接，所述选择器的第四输入端与所述ZQ端口连接，所述选择器的输出端与所述第一输入端连接；
所述选择器用于控制将所述ZQ端口或所述第三节点与所述第一输入端连接。
9.根据权利要求8所述电路，其特征在于，所述校准控制器，还用于：
当所述第三节点与所述第一输入端连接时，基于所述上拉校准码控制所述第二上拉电阻模块中所述M个上拉半电阻单元中上拉半电阻单元导通数量；
调整所述下拉电阻模块的阻值，使得所述第三节点对应的电压与所述校准参考电压一致；
基于调整后的所述下拉电阻模块的阻值，确定所述下拉电阻模块对应的下拉校准码。
10.根据权利要求1-9任意一项所述电路，其特征在于，所述基准电阻为可调节的电阻。
11.一种校准方法，其特征在于，应用于校准电路，所述电路与ZQ端口电连接，所述ZQ端口对应的基准电阻接地；所述电路包括：第一上拉电阻模块和校准控制器；所述第一上拉电阻模块包括并联的M个上拉半电阻单元，每个所述上拉半电阻单元包括金属氧化物场效应管MOS阵列和与所述MOS阵列串联的第一电阻，所述MOS阵列的第一端连接电源电压、第二端通过所述第一电阻与所述ZQ端口连接、第三端与所述校准控制器的第一输出端连接，所述MOS阵列的MOS管导通数量可调，M为大于或等于2的整数；
其中，所述方法包括：
通过所述校准控制器基于校准参考电压控制所述第一上拉电阻模块中所述M个上拉半电阻单元中上拉半电阻单元的导通数量，调整所述第一上拉电阻模块的阻值，使得所述ZQ端口对应的电压与所述校准参考电压一致；
基于调整后的所述第一上拉电阻模块的阻值，确定所述第一上拉电阻模块对应的上拉校准码。
12.根据权利要求11所述方法，其特征在于，所述电路对应有第一校准模式和第二校准模式，其中，第一校准模式对应的校准参考电压为1/2电源电压，所述第二校准模式对应的校准参考电压为1/3电源电压；
在所述第一校准模式和所述第二校准模式下，所述M个上拉半电阻单元中导通的所述上拉半电阻单元的阻值均相同，且在所述第一校准模式和所述第二校准模式下，所述M个上拉半电阻单元中上拉半电阻单元的导通数量不同。
13.根据权利要求11或12所述的方法，其特征在于，所述第一上拉电阻模块还包括控制电路，所述MOS阵列的第三端与所述校准控制器的第一输出端通过所述控制电路连接；所述方法还包括：
通过所述控制电路控制每个所述上拉半电阻单元中所述MOS阵列的MOS管的导通或断开。
14.根据权利要求11-13任一项所述方法，其特征在于，所述MOS阵列包括并联的N个PMOS管，N为大于或等于2的整数；
其中，每个所述PMOS管的源极耦合于第一节点，所述第一节点作为所述第一端连接电源电压，每个所述PMOS管的漏极耦合于第二节点，所述第二节点作为所述第二端通过所述第一电阻与所述ZQ端口连接，每个所述PMOS管的栅极作为所述第三端分别与所述校准控制器的第一输出端连接。
15.根据权利要求11-14任一项所述方法，其特征在于，所述电路还包括参考电压模块和比较器；所述方法还包括：
通过所述参考电压模块向所述比较器提供所述校准参考电压，其中，所述参考电压模块的输出端与所述比较器的输入端连接；
通过所述比较器对比所述校准参考电压和所述ZQ端口对应的电压大小，获得对比结果；并将所述对比结果发送至所述校准控制器，其中，所述比较器的输出端与所述校准控制器的输入端连接；
所述通过所述校准控制器基于校准参考电压控制所述第一上拉电阻模块中上拉半电阻单元的导通数量，包括：
通过所述校准控制器基于所述对比结果，控制所述第一上拉电阻模块中上拉半电阻单元的导通数量。
16.根据权利要求15所述方法，其特征在于，所述比较器的输入端包括正向输入端和负向输入端；所述电路还包括切换开关，所述切换开关的控制端与所述校准控制器的第二输出端连接，所述切换开关的第一输入端与所述ZQ端口连接，所述切换开关的第二输入端与所述参考电压模块连接，所述切换开关的第三输出端与所述正向输入端连接，所述切换开关的第四输出端与所述负向输入端连接；所述比较器的输出端与所述校准控制器的输入端连接；
所述方法还包括：
通过校准控制器向所述切换开关发送开关信号；
通过所述切换开关基于所述开关信号，控制所述第一输入端与所述第三输出端电连接且所述第二输入端与所述第四输出端电连接；或者，控制所述第一输入端与所述第四输出端电连接且所述第二输入端与所述第三输出端电连接；
所述通过所述比较器对比所述校准参考电压和所述ZQ端口对应的电压大小，获得对比结果，包括：
通过所述比较器对比所述正向输入端输入的电压和所述负向输入端的输入的电压大小，获得所述对比结果。
17.根据权利要求16所述方法，其特征在于，所述基于调整后的所述第一上拉电阻模块的阻值，确定所述第一上拉电阻模块对应的上拉校准码，包括：
当所述第一输入端与所述第三输出端电连接且所述第二输入端与所述第四输出端电连接时，基于调整后的所述第一上拉电阻模块的阻值，确定所述第一上拉电阻模块对应的第一上拉校准码；
当所述第一输入端与所述第四输出端电连接且所述第二输入端与所述第三输出端电连接时，基于调整后的所述第一上拉电阻模块的阻值，确定所述第一上拉电阻模块对应的第二上拉校准码；
基于所述第一上拉校准码和所述第二上拉校准码确定所述上拉校准码。
18.根据权利要求16或17所述方法，其特征在于，所述电路还包括第二上拉电阻模块、下拉电阻模块和选择器；其中，所述第二上拉电阻模块包括并联的所述M个上拉半电阻单元，每个所述上拉半电阻单元中的所述MOS阵列的第一端连接电源电压，所述MOS阵列的第二端通过所述第一电阻与所述下拉电阻模块的第四端耦合于第三节点，所述MOS阵列的第三端与所述校准控制器的所述第一输出端连接；所述选择器的第三输入端与所述第三节点连接，所述选择器的第四输入端与所述ZQ端口连接，所述选择器的输出端与所述第一输入端连接；
所述方法还包括：
通过所述选择器控制所述第一输入端与所述ZQ端口或所述第三节点连接。
19.根据权利要求18所述方法，其特征在于，所述方法还包括：
当控制所述第一输入端与所述第三节点连接时，通过所述校准控制器基于所述上拉校准码控制所述第二上拉电阻模块中所述M个上拉半电阻单元中上拉半电阻单元导通数量；
调整所述下拉电阻模块的阻值，使得所述第三节点对应的电压与所述校准参考电压一致；
基于调整后的所述下拉电阻模块的阻值，确定所述下拉电阻模块对应的下拉校准码。
20.根据权利要求11-19任意一项所述方法，其特征在于，所述基准电阻为可调节的电阻。
21.一种存储器，其特征在于，包括至少一个ZQ端口、至少一个校准电路和所述至少一个ZQ端口对应的基准电阻，其中，所述基准电阻接地，所述校准电路与所述ZQ端口一一对应连接，所述校准电路为如权利要求1-10任一项所述的校准电路。
22.一种芯片，其特征在于，包括校准电路和基准电阻，其中，所述基准电阻接地，所述校准电路与ZQ端口对应连接，所述校准电路为如权利要求1-10任一项所述的校准电路。
23.一种芯片模组，其特征在于，包括：芯片和封装基板，所述芯片固定于所述封装基板，所述芯片包括如权利要求1-10任一项所述的校准电路。
24.一种电子设备，其特征在于，包括芯片或芯片模组，以及ZQ端口，所述电子设备通过所述芯片或所述芯片模组校准所述ZQ端口对应的电压，其中，所述芯片和所述芯片模组均包括如权利要求1-10任一项所述的校准电路。
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