CN112669894A

CN112669894A - Zq校准电路及zq校准方法

Info

Publication number: CN112669894A
Application number: CN202110038897.7A
Authority: CN
Inventors: 王大志
Original assignee: Guangzhou Jiangxinchuang Technology Co ltd
Current assignee: Guangzhou Jiangxinchuang Technology Co ltd
Priority date: 2021-01-12
Filing date: 2021-01-12
Publication date: 2021-04-16

Abstract

本发明公开了一种ZQ校准电路及ZQ校准方法，ZQ校准电路包括可调电阻模块、上拉阻抗匹配模块、下拉阻抗匹配模块和比较器；可调电阻模块的第一端通过切换开关接地或者连接电源，可调电阻模块的第二端连接ZQ端口，上拉阻抗匹配模块的第一端连接电源，上拉阻抗匹配模块的第二端与下拉阻抗匹配模块的第一端电性连接，下拉阻抗匹配模块的第二端接地；比较器的正向输入端与ZQ端口电性连接，比较器的反向输入端连接参考电压。根据本发明的ZQ校准电路，校准电阻的精度较高，并且可以省掉ZQ引脚和片外的校准电阻，降低封装成本和PCB设计成本。

Description

ZQ校准电路及ZQ校准方法

技术领域

本发明涉及ZQ校准技术领域，尤其是涉及一种ZQ校准电路及ZQ校准方法。

背景技术

对于DDR SDRAM(双倍速率同步动态随机存储器)而言，随着协议的不断更新，对DDR的IO(输入/输出)速度要求越来越高，同时对信号完整性提出了更高的要求，为了减小IO的反射和串扰对信号完整性的影响，必须提高信号路径上的阻抗匹配度，这对驱动电阻的精度提出更高要求。

根据JEDEC(Joint Electron Device Engineering Council，电子器件工程联合委员会)标准协议，定义了ZQ校准的方案来提高驱动电阻的阻值精度，业内通常采用的方案是通过一个ZQ引脚，在片外挂一个240Ω的校准电阻，由片内的自动校准电路分别对上拉、下拉驱动电阻进行校准。采用这种方案，就需要设计一个ZQ引脚，并且片外还需要连接一个240Ω±1％的精准的校准电阻，这些都会增加设计成本。然而，如果将校准电阻设置在芯片内部的话，校准电阻的阻值受到芯片封装工艺的影响会有±20％的偏差，精度较差，不满足实际要求。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出了一种ZQ校准电路，能够在片内实现校准电阻，且校准电阻的精度较高，并且可以省掉ZQ引脚和片外的校准电阻，降低封装成本和PCB设计成本。

本发明还提出了一种ZQ校准方法。

根据本发明第一方面实施例的ZQ校准电路，包括：可调电阻模块，第一端通过切换开关接地或者连接电源，所述可调电阻模块的第二端连接芯片的ZQ端口；上拉阻抗匹配模块，第一端连接电源；下拉阻抗匹配模块，第一端与所述上拉阻抗匹配模块的第二端电性连接，所述下拉阻抗匹配模块的第二端接地，所述上拉阻抗匹配模块与所述下拉阻抗匹配模块的连接点分别与所述可调电阻模块的第二端和所述ZQ端口电性连接；比较器，正向输入端与所述ZQ端口电性连接，所述比较器的反向输入端连接参考电压，所述比较器的输出端分别与所述上拉阻抗匹配模块的控制端和所述下拉阻抗匹配模块的控制端电性连接。

根据本发明实施例的ZQ校准电路，至少具有如下有益效果：通过在芯片内部设置可调电阻模块，将可调电阻模块用来代替传统的片外的校准电阻，可以省去ZQ引脚和片外的校准电阻，降低封装成本和PCB设计成本；并且可调电阻模块的电阻阻值的调节精度较高，能够满足ZQ校准过程的需求。

根据本发明的一些实施例，所述可调电阻模块包括相互串联的n个电阻单元，第i+1个电阻单元的阻值为第i个电阻单元的阻值的一半，且第2～n个电阻单元分别与一开关并联，每个所述开关的断开或闭合由寄存器控制，其中n为大于1的正整数，i为正整数。

根据本发明的一些实施例，第i个电阻单元包括2^i-1个相互并联的基准电阻。

根据本发明的一些实施例，所述基准电阻的阻值为120～240Ω。

根据本发明的一些实施例，所述基准电阻的阻值为160Ω，n的值为8。

根据本发明的一些实施例，所述上拉阻抗匹配模块包括：第一MOS管组，第一端连接电源，所述第一MOS管组的第二端与所述下拉阻抗匹配模块的第一端电性连接，所述第一MOS管组与所述下拉阻抗匹配模块的连接点分别与所述可调电阻模块的第二端和所述ZQ端口电性连接；第一逻辑控制单元，输入端与所述比较器的输出端电性连接，所述第一逻辑控制单元的输出端与所述第一MOS管组的控制端电性连接。

根据本发明的一些实施例，所述第一MOS管组包括x+1个相互并联的PMOS管，每个所述PMOS管的源极分别连接电源，每个所述PMOS管的漏极分别与所述下拉阻抗匹配模块的第一端电性连接，每个所述PMOS管的栅极分别与所述第一逻辑控制单元的输出端电性连接，其中x＝2^n-1。

根据本发明的一些实施例，所述下拉阻抗匹配模块包括：第二MOS管组，第一端与所述上拉阻抗匹配模块的第二端电性连接，所述第二MOS管组的第二端接地，所述第二MOS管组与所述上拉阻抗匹配模块的连接点分别与所述可调电阻模块的第二端和所述ZQ端口电性连接；第二逻辑控制单元，输入端与所述比较器的输出端电性连接，所述第二逻辑控制单元的输出端与所述第二MOS管组的控制端电性连接。

根据本发明的一些实施例，所述第二MOS管组包括x+1个相互并联的NMOS管，每个所述NMOS管的源极分别接地，每个所述NMOS管的漏极分别与所述上拉阻抗匹配模块的第二端电性连接，每个所述NMOS管的栅极分别与所述第二逻辑控制单元的输出端电性连接，其中x＝2^n-1。

根据本发明第二方面实施例的ZQ校准方法，包括：对ZQ端口输入电流I，获取所述ZQ端口的电压V及阻值R0；根据阻值R0与目标阻值R1之间的偏差度，调节可调电阻模块的阻值；将切换开关接地，断开第二MOS管组，根据所述ZQ端口上的电压与参考电压的比较结果，调整第一MOS管组中的MOS管的导通个数，使所述ZQ端口上的电压等于所述参考电压；将切换开关连接电源，断开第一MOS管组，根据所述ZQ端口上的电压与参考电压的比较结果，调整第二MOS管组中的MOS管的导通个数，使所述ZQ端口上的电压等于所述参考电压。

根据本发明实施例的ZQ校准电路，至少具有如下有益效果：通过在芯片内部设置可调电阻模块，将可调电阻模块用来代替传统的片外的校准电阻，可以省去ZQ引脚和片外的校准电阻，降低封装成本和PCB设计成本；并且可调电阻模块的电阻阻值的调节精度较高，ZQ校准的过程更为简单，效果更好。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1为本发明实施例的ZQ校准电路的电路结构示意图；

图2为图1示出的Rx的一种实现方式；

图3为本发明实施例的ZQ校准方法的流程示意图；

图4为对ZQ端口输入电流I后的电路结构示意图；

附图标记：

可调电阻模块100、上拉阻抗匹配模块200、下拉阻抗匹配模块300、比较器400。

具体实施方式

本部分将详细描述本发明的具体实施例，本发明之较佳实施例在附图中示出，附图的作用在于用图形补充说明书文字部分的描述，使人能够直观地、形象地理解本发明的每个技术特征和整体技术方案，但其不能理解为对本发明保护范围的限制。

在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。

本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。

如图1和图2所示，根据本发明第一方面实施例的ZQ校准电路，包括可调电阻模块100、上拉阻抗匹配模块200、下拉阻抗匹配模块300和比较器400；其中，可调电阻模块100的第一端通过切换开关S1接地或者连接电源VCCQ，可调电阻模块100的第二端连接芯片的ZQ端口，上拉阻抗匹配模块200的第一端连接电源，上拉阻抗匹配模块200的第二端与下拉阻抗匹配模块300的第一端电性连接，下拉阻抗匹配模块300的第二端接地，上拉阻抗匹配模块200与下拉阻抗匹配模块300的连接点分别与可调电阻模块100的第二端和ZQ端口电性连接；比较器400的正向输入端与ZQ端口电性连接，比较器400的反向输入端连接参考电压，比较器400的输出端分别与上拉阻抗匹配模块200的控制端和下拉阻抗匹配模块300的控制端电性连接。

一般来说，在ZQ校准过程中，需要在芯片上设置ZQ引脚，再通过ZQ引脚在片外连接一个高精度的ZQ校准电阻，该ZQ校准电阻的阻值一般为240Ω±1％；而在本发明中，则是在芯片内部设置可调电阻模块100，可调电阻模块100的阻值可以调节，并且调节精度很高，能够满足ZQ校准的需求，从而替代了传统的片外的ZQ校准电阻，这样的设置可以省去ZQ引脚和片外的ZQ校准电阻，降低PCB设计成本；在本发明中，上拉阻抗匹配模块200用于校准上拉驱动阻抗，以获得精确的240Ω的上拉驱动电阻，下拉阻抗匹配模块300用于校准下拉驱动阻抗，以获得精确的240Ω的下拉驱动电阻；比较器400的反向输入端所连接的参考电压为0.5*VCCQ，比较器400可以对ZQ端口上的电压和参考电压进行比较，并根据比较结果控制上拉匹配模块200和下拉匹配模块300的状态。

如图1所示，在本发明中，可调电阻模块100用Rx来表示相互串联的n个电阻单元，用ctrl<n-2:0>来表示寄存器的输出信号；如图2所示，对于Rx来说，第i+1个电阻单元的阻值为第i个电阻单元的阻值的一半，且第2～n个电阻单元分别与一开关并联，其中n为大于1的正整数，i为正整数；寄存器通过输出n-1位的控制信号来控制每个开关的断开或者闭合，当某个开关闭合后，则该开关所对应的电阻单元也就被短路。通过这样的设置，寄存器可以很方便地调节可调电阻模块100的阻值。可以理解的是，可调电阻模块100除了采用图2所示的设置方式，也可以通过其它常见的电阻的串联或者并联形式来实现相邻电阻单元的阻值成倍递增或者递减。

如图2所示，在本发明中，第i个电阻单元包括2^i-1个相互并联的基准电阻R。通过这样的设置方式，可以很方便地实现相邻的电阻单元之间的阻值成倍递减或递减，以便利用寄存器的二进制信号来调节n个电阻单元的总阻值。

下面以基准电阻的阻值R＝160Ω、n＝8为例具体说明本发明实施例的ZQ校准电路，可以理解的是，下述描述仅是示例性说明，而不是对发明的具体限制。

如图2所述，Rx包括8个相互串联的电阻单元，其中，第一个电阻单元由1个基准电阻R组成，阻值为160Ω；第二个电阻单元由2个基准电阻R并联而成，阻值为80Ω；依次类推，第八个电阻单元由2⁷个基准电阻R并联而成，阻值为1.25Ω；除了第一个电阻单元，其余的电阻单元均并联一个开关，7个开关的断开与闭合由寄存器的输出信号ctrl<6:0>控制，ctrl<6:0>的取值范围为0000000～1111111，1代表相应的开关断开，0代表相应的开关闭合，可调电阻模块100的阻值调整范围为160Ω～318.75Ω；在默认状态下，ctrl<6:0>取值为1000000，对应于可调电阻模块100的阻值为240Ω。可调电阻模块100的阻值调整步长为R/2^n-1，当R＝160Ω，n＝8时，调整步长为1.25Ω，也就是说，可调电阻模块100的阻值调整精度为1.25/240＝0.5％，满足±1％的精度要求。在实际中，由于工艺的偏差，基准电阻R的阻值的变化范围为±20％，也就是说160Ω的基准电阻R的实际阻值可能是128～192Ω，对应的阻值调整步长为1～1.5Ω，即使是最大的1.5Ω的调整步长，阻值调整精度为1.5/240＝0.625％，仍能够满足±1％的精度要求。

可以理解的是，基准电阻R的取值可以是120～240Ω，或者是其它数值范围，n的取值也可以根据实际调整，只需能够符合±1％的精度要求即可。

如图1所示，在本发明中，上拉阻抗匹配模块200包括第一MOS管组和第一逻辑控制单元；其中，第一MOS管组的第一端连接电源VCCQ，第一MOS管组的第二端与下拉阻抗匹配模块300的第一端电性连接，第一MOS管组与下拉阻抗匹配模块300的连接点分别与可调电阻模块100的第二端和ZQ端口电性连接；第一逻辑控制单元的输入端与比较器400的输出端电性连接，第一逻辑控制单元的输出端与第一MOS管组的控制端电性连接。具体地，第一MOS管组包括x+1个相互并联的PMOS管，每个PMOS管的源极分别连接电源VCCQ，每个PMOS管的漏极分别与下拉阻抗匹配模块300的第一端电性连接，每个PMOS管的栅极分别与第一逻辑控制单元的输出端电性连接，其中x＝2^n-1。如图1所示，采用drv_p[x:0]来表示第一逻辑控制单元的输出信号，第一逻辑控制单元为寄存器，输出x+1位的信号来控制第一MOS管组中的x+1个PMOS管的导通与截止；采用PM1<x:0>来表示第一MOS管组的x+1个相互并联的PMOS管；第一逻辑控制单元可以根据比较器400的比较结果来调整PMOS管的导通个数，使得上拉驱动电阻的阻值为240Ω。假设比较器400的初始输出为0，代表上拉驱动电阻的阻值偏小，此时第一逻辑控制单元在每个时钟周期输出信号便会控制PMOS管断开，每次断开一个PMOS管，直到比较器400的输出由0变为1，代表此时上拉驱动电阻的阻值为240Ω；若比较器400的初始输出为1，代表上拉驱动电阻的阻值偏大，此时第一逻辑控制单元会在每个时钟周期输出信号控制PMOS管导通，每次导通一个，直到比较器400的输出由1变为0。

如图1所示，下拉阻抗匹配模块300包括第二MOS管组和第二逻辑控制单元，第二MOS管组的第一端与上拉阻抗匹配模块200的第二端电性连接，第二MOS管组的第二端接地，第二MOS管组与上拉阻抗匹配模块200的连接点分别与可调电阻模块100的第二端和ZQ端口电性连接；第二逻辑控制单元的输入端与比较器400的输出端电性连接，第二逻辑控制单元的输出端与第二MOS管组的控制端电性连接。具体地，第二MOS管组包括x+1个相互并联的NMOS管，每个NMOS管的源极分别接地，每个NMOS管的漏极分别与上拉阻抗匹配模块200的第二端电性连接，每个NMOS管的栅极分别与第二逻辑控制单元的输出端电性连接，其中x＝2ⁿ ^-1。如图1所示，采用drv_n[x:0]来表示第二逻辑控制单元的输出信号，第二逻辑控制单元为寄存器，输出x+1位的信号来控制第二MOS管组中的x+1个NMOS管的导通与截止；采用NM1<x:0>来表示第二MOS管组的x+1个相互并联的NMOS管；第二逻辑控制单元可以根据比较器400的比较结果来调整NMOS管的导通个数，使得下拉驱动电阻的阻值为240Ω。假设比较器400的初始输出为0，代表下拉驱动电阻的阻值偏小，此时第二逻辑控制单元便会在每个时钟周期输出信号控制NMOS管断开，每次断开一个，直到比较器400的输出由0变为1，代表此时下拉驱动电阻的阻值为240Ω；若比较器400的初始输出为1，代表下拉驱动电阻的阻值偏大，此时第二逻辑控制单元会在每个时钟周期输出信号控制NMOS管导通，每次导通一个，直到比较器400的输出由1变为0。

如图3和图4所示，根据本发明第二方面实施例的ZQ校准方法，包括以下四个步骤：

S100：对ZQ端口输入电流I，获取ZQ端口的电压V及阻值R0；

S200：根据阻值R0与目标阻值R1之间的偏差度，调节可调电阻模块100的阻值；

S300：将切换开关S1接地，断开第二MOS管组中的全部NMOS管，比较器400将ZQ端口上的电压与参考电压0.5*VCCQ进行比较，并根据比较结果调整第一MOS管组中的PMOS管的导通个数，使得ZQ端口上的电压等于参考电压；

S400：将切换开关连接电源VCCQ，断开第一MOS管组中的全部PMOS管，比较器400将ZQ端口上的电压与参考电压0.5*VCCQ进行比较，并根据比较结果调整第二MOS管组中的NMOS管的导通个数，使得ZQ端口上的电压等于参考电压。

下面以一个具体的实施例详细说明本发明实施例的ZQ校准方法，可以理解的是，下述描述仅是示例性说明，而不是对发明的具体限制。

在本示例中，如图2所示，基准电阻R＝160Ω，n＝8，即可调电阻模块100中的Rx包括8个相互串联的电阻单元，第i个电阻单元由2^i-1个基准电阻R相互并联而成，由上述描述可知，在这种情况下，可调电阻模块100的阻值调整步长为160/2⁷＝1.25Ω。

如图3和图4所示，对于步骤S100，在芯片的CP测试阶段，对ZQ端口外灌一个电流I，测量此时ZQ端口上的电压V，那么就可以得到阻值R0＝V/I；对于步骤S200，目标阻值R1一般为240Ω，则R0与R1的偏差度为R0/R1＝2/3，那么可调电阻模块100的阻值调整步长变为(1.25×R0/R1)，也就是可调电阻模块100需要调整的步长个数为(R1-R0)/(1.25×R0/R1)；由上述描述可知，ctrl<6:0>的默认值为1000000，对应的十进制数为64，也就是说ctrl<6:0>应该调整为64+(R1-R0)/(1.25×R0/R1)，再将该数字转化为二进制，该数值即是最终的校准值，将整个校准值写入IC的efuse(一次性可编程存储器)中，在IC每次启动时，自动从efuse中读取即可，这样就在片内实现了240Ω±1％的精准ZQ电阻。

对于步骤S300，获得上述的精准ZQ电阻后，就进行上拉校准，对DDR的上拉驱动阻抗进行ZQ校准。进行上拉校准时，将切换开关S1接地，将drv_n[x:0]全部接0，也就是关闭第二MOS管组中的所有NMOS管，打开比较器400，将此时ZQ端口上的电压与参考电压0.5*VCCQ进行比较，通过比较结果调整第一MOS管组中的PMOS管的导通个数，最终使得ZQ端口上的电压等于0.5*VCCQ，那么此时上拉驱动电阻即为240Ω，具体调整方式由上述可知。

对于步骤S400，进行下拉校准时，将切换开关S1连接电源VCCQ，将drv_p[x:0]全部接1，也就是关闭第一MOS管组中的所有PMOS管，打开比较器400，将此时ZQ端口上的电压与参考电压0.5*VCCQ进行比较，通过比较结果调整第二MOS管组中的NMOS管的导通个数，最终使得ZQ端口上的电压等于0.5*VCCQ，那么此时下拉驱动电阻即为240Ω。

经过上述的两个校准过程就可以分别获得精确的240Ω的上拉驱动电阻和下拉驱动电阻。然后通过简单的复制即可实现所有DDR的精确驱动电阻。通常的实现方式是由8个校准后的240Ω电阻并联实现，并联个数可以调节。

在本说明书的描述中，参考术语“一个实施例”、“进一步实施例”、“一些具体实施例”或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims

1.一种ZQ校准电路，其特征在于，包括：

可调电阻模块，第一端通过切换开关接地或者连接电源，所述可调电阻模块的第二端连接芯片的ZQ端口；

上拉阻抗匹配模块，第一端连接电源；

下拉阻抗匹配模块，第一端与所述上拉阻抗匹配模块的第二端电性连接，所述下拉阻抗匹配模块的第二端接地，所述上拉阻抗匹配模块与所述下拉阻抗匹配模块的连接点分别与所述可调电阻模块的第二端和所述ZQ端口电性连接；

比较器，正向输入端与所述ZQ端口电性连接，所述比较器的反向输入端连接参考电压，所述比较器的输出端分别与所述上拉阻抗匹配模块的控制端和所述下拉阻抗匹配模块的控制端电性连接。

2.根据权利要求1所述的ZQ校准电路，其特征在于，所述可调电阻模块包括相互串联的n个电阻单元，第i+1个电阻单元的阻值为第i个电阻单元的阻值的一半，且第2～n个电阻单元分别与一开关并联，其中n为大于1的正整数，i为正整数。

3.根据权利要求2所述的ZQ校准电路，其特征在于，第i个电阻单元包括2^i-1个相互并联的基准电阻。

4.根据权利要求3所述的ZQ校准电路，其特征在于，所述基准电阻的阻值为120～240Ω。

5.根据权利要求3或4所述的ZQ校准电路，其特征在于，所述基准电阻的阻值为160Ω，n的值为8。

6.根据权利要求2所述的ZQ校准电路，其特征在于，所述上拉阻抗匹配模块包括：

第一MOS管组，第一端连接电源，所述第一MOS管组的第二端与所述下拉阻抗匹配模块的第一端电性连接，所述第一MOS管组与所述下拉阻抗匹配模块的连接点分别与所述可调电阻模块的第二端和所述ZQ端口电性连接；

第一逻辑控制单元，输入端与所述比较器的输出端电性连接，所述第一逻辑控制单元的输出端与所述第一MOS管组的控制端电性连接。

7.根据权利要求6所述的ZQ校准电路，其特征在于，所述第一MOS管组包括x+1个相互并联的PMOS管，每个所述PMOS管的源极分别连接电源，每个所述PMOS管的漏极分别与所述下拉阻抗匹配模块的第一端电性连接，每个所述PMOS管的栅极分别与所述第一逻辑控制单元的输出端电性连接，其中x＝2^n-1。

8.根据权利要求2或6或7所述的ZQ校准电路，其特征在于，所述下拉阻抗匹配模块包括：

第二MOS管组，第一端与所述上拉阻抗匹配模块的第二端电性连接，所述第二MOS管组的第二端接地，所述第二MOS管组与所述上拉阻抗匹配模块的连接点分别与所述可调电阻模块的第二端和所述ZQ端口电性连接；

第二逻辑控制单元，输入端与所述比较器的输出端电性连接，所述第二逻辑控制单元的输出端与所述第二MOS管组的控制端电性连接。

9.根据权利要求8所述的ZQ校准电路，其特征在于，所述第二MOS管组包括x+1个相互并联的NMOS管，每个所述NMOS管的源极分别接地，每个所述NMOS管的漏极分别与所述上拉阻抗匹配模块的第二端电性连接，每个所述NMOS管的栅极分别与所述第二逻辑控制单元的输出端电性连接，其中x＝2^n-1。

10.一种ZQ校准方法，其特征在于，包括：

对ZQ端口输入电流I，获取所述ZQ端口的电压V及阻值R0；

根据阻值R0与目标阻值R1之间的偏差度，调节可调电阻模块的阻值；

将切换开关接地，断开第二MOS管组，根据所述ZQ端口上的电压与参考电压的比较结果，调整第一MOS管组中的MOS管的导通个数，使所述ZQ端口上的电压等于所述参考电压；

将切换开关连接电源，断开第一MOS管组，根据所述ZQ端口上的电压与参考电压的比较结果，调整第二MOS管组中的MOS管的导通个数，使所述ZQ端口上的电压等于所述参考电压。