CN111427812A - 计算机闪存设备物理接口的阻抗校准电路及校准控制方法 - Google Patents

Abstract

本申请公开了一种计算机闪存设备物理接口的阻抗校准电路及其校准控制方法，本发明技术方案中，可调分压模块可以将输出的参考电压分为上拉参考电压和下拉参考电压，通过可调分压模块可以动态调整的上拉参考电压和下拉参考电压，起到改善接口电路功耗表现的作用。通过组合驱动模块，在兼具阻抗匹配和驱动功能得同时，可以实现不同电阻值支路的合理配置，能够起到降低系统功耗，提高工艺兼容性的作用。

Description

计算机闪存设备物理接口的阻抗校准电路及校准控制方法

技术领域

本发明涉及集成电路技术领域，更具体的说，涉及一种计算机闪存设备(NANDFlash)物理接口的阻抗校准电路及校准控制方法。

背景技术

NAND物理接口是SSD(固态盘)或存储卡系统中数据通路的重要组成部分，为NAND和闪存控制器芯片之间的数据通信链路提供高速收发驱动接口电路。NAND物理接口的收发驱动电路通常需满足国际ONFi(Open NAND Flash Interface，开放式NAND快闪存储器接口)标准的时序与阻抗匹配要求。目前ONFi最新标准为ONFi 4.1，其中需支持NV-DDR(非易失性双倍速率)、NV-DDR2和NV-DDR3等高速接口，因而对高速物理接口的时序和阻抗匹配精度提出更为苛刻的要求。

常规高速NAND物理接口通常需分别设置OCD(On-Chip Driver，片上驱动)模块与ODT(On-Die Termination，片上阻抗匹配)模块，以达到提高阻抗匹配、减低信号反射目的，以满足高速数据传输的信号完整性要求。但由于受PVT因素影响，接口电路中OCD和ODT电路的输出性能会出现较大的起伏。在某些极端条件下，接口电路的阻抗变化会超出ONFi 4.1标准规定的范畴，因此需要对接口电路中的OCD模块和ODT模块进行阻抗校准。其中，PVT因素指集成电路设计中芯片制造工艺(Process)、工作电压(Voltage)以及工作环境温度(Temperature)这三种能够直接影响集成电路性能的重要因素。由于高速模式下ONFi标准要求的驱动能力强，使得驱动端阻抗低(典型为18～100欧姆)，这也使得阻抗校准电路的功耗很难降低。

发明内容

有鉴于此，本申请提供了一种NAND物理接口的阻抗校准电路及校准控制方法，方案如下：

一种计算机闪存设备物理接口的阻抗校准电路，包括：

组合驱动模块，具有第一上拉驱动单元和下拉驱动单元；所述第一上拉驱动单元具有多个并联的第一支路，所述第一支路连接在接口供电端与输入输出端口之间，所述第一支路的导通阻抗互不相同；所述接口供电端用于提供接口供电电压；所述下拉驱动单元具有多个并联的第二支路，所述第二支路连接在所述输入输出端口与接地端之间，所述第二支路的导通阻抗互不相同；

可调分压模块，用于提供动态调整的上拉参考电压和下拉参考电压；

上拉控制模块，用于基于所述上拉参考电压输出第一数字控制信号；所述第一数字控制信号用于控制所述第一支路的导通状态；

下拉控制模块，用于基于所述下拉参考电压输出第二数字控制信号；所述第二数字控制信号用于控制所述第二支路的导通状态；

其中，所述可调分压模块用于动态配置所述上拉参考电压和所述下拉参考电压，降低所述上拉控制模块中上拉控制电流以及所述下拉控制模块中的下拉控制电流。

优选的，在上述阻抗校准电路中，所述第一上拉驱动单元包括：X+1个所述第一支路，该X+1所述第一支路依次为第0级第一支路-第X级第一支路，X为正整数；

其中，第i级第一支路的导通阻抗为2ⁱR₁，i为不小于0且不大于X的整数。

优选的，在上述阻抗校准电路中，所述第一支路包括：与非门、PMOS和第一线性无源电阻；

所述PMOS的栅极与所述与非门的输出端连接，其源极接入所述接口供电电压，其漏极通过所述第一线性无源电阻与所述输入输出端口连接；

所述与非门的两个输入端分别用于输入使能信号和所述第一数字控制信号。

优选的，在上述阻抗校准电路中，所述下拉驱动单元包括：X+1个所述第二支路，该X+1所述第二支路依次为第0级第二支路-第X级第二支路，X为正整数；

其中，第i级第二支路的导通阻抗为2ⁱR₂，i为不小于0且不大于X的整数。

优选的，在上述阻抗校准电路中，所述第二支路包括：或非门、NMOS和第二线性无源电阻；

所述NMOS的栅极与所述或非门的输出端连接，其漏极通过所述第二线性无源电阻与所述输入输出端口连接，其源极接地；

所述或非门的两个输入端分别用于输入使能信号和所述第二数字控制信号。

优选的，在上述阻抗校准电路中，所述上拉控制模块包括：第一比较器、上拉控制器、第二上拉驱动单元和外接校准电阻；

所述第二上拉驱动单元具有多个并联的第三支路，所述第三支路连接在所述接口供电端与阻抗校准端口之间；

所述第一比较器的输出端与上拉控制器的输入端连接，以驱动所述上拉控制器的两个输出端分别输出所述第一数字控制信号和第三数字控制信号，其负相输入端与所述阻抗校准端口连接，其正相输入端用于输入所述上拉参考电压；所述第三数字控制信号用于控制所述第三支路的导通状态；

所述外接校准电阻连接在所述阻抗校准端口与接地端之间。

优选的，在上述阻抗校准电路中，所述第三支路与所述第一支路相同，所述第二上拉驱动单元与所述第一上拉驱动单元相同。

优选的，在上述阻抗校准电路中，所述下拉控制模块包括：第二比较器和下拉控制器；

所述第二比较器的输出端与所述下拉控制器的输入端连接，以驱动所述下拉控制器的输出端输出所述第二数字控制信号，其正相输入端用于输入所述下拉参考电压，其负相输入端连接所述输入输出端口。

优选的，在上述阻抗校准电路中，所述可调分压模块包括：第一参考电压调整结构、第二参考电压调整结构和第三参考电压调整结构；

所述第一参考电压调整结构连接在所述接口供电端与所述下拉参考电压的输出节点之间；

所述第二参考电压调整结构连接在所述下拉参考电压的输出节点与所述上拉参考电压的输出节点之间；

所述第三参考电压调整结构连接在所述上拉参考电压的输出节点与所述接地端之间。

本发明还提供了一种上述任一项所述阻抗校准电路的校准控制方法，其特征在于，包括：

对第一上拉驱动单元中各第一支路进行复位；

判断所述第一上拉驱动单元的标识位N是否满足校准条件；

如果否，进行第一上拉驱动单元的校准操作；

如果是，输出第一数字控制信号；

输出第一数字控制信号后，对下拉驱动单元中各第二支路进行复位；

判断所述下拉驱动单元的标识位N是否满足校准条件；

如果否，进行第二上拉驱动单元的校准操作；

如果是，输出第二数字控制信号。

通过上述描述可知，本发明技术方案提供的NAND物理接口的阻抗校准电路及校准控制方法中，可调分压模块可以将输出的参考电压分为上拉参考电压和下拉参考电压，通过可调分压模块可以动态调整上拉参考电压和下拉参考电压，起到改善接口电路功耗表现的作用。通过组合驱动模块，在兼具阻抗匹配和驱动功能得同时，可以实现不同导通电阻支路的配置组合，能够起到降低系统功耗，提高工艺兼容性的作用。

进一步的，可以设置可调分压模块由分压电阻和开关晶体管组成，可以根据电路工艺、温度以及电压的变化，合理的配置调节电阻的阻值和数量，进而起到降低功耗，提高工艺兼容性的作用。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。

图1为一种常规接口电路的结构示意图；

图2为图1所示接口电路中输出阻抗随PVT因素变化曲线图；

图3为一种DDR3接口标准下的ZQ校准电路示意图；

图4为本发明实施例提供的一种NAND物理接口的阻抗校准电路的结构示意图；

图5为图4所示阻抗校准电路中可调分压模块的结构示意图；

图6为图4所示阻抗校准电路中组合驱动模块的结构示意图；

图7为本发明实施例提供的一种校准控制方法的流程图；

图8为上拉驱动单元校准过程中电平变化曲线图；

图9为下拉驱动单元校准过程中电平变化曲线图；

图10为本发明实施例提供的一种校准控制时序图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

如背景技术所述，现有接口电路中，阻抗校准电路的功耗很难降低。此外，ONFi标准规定DDR接口参考电压VREF为1/2·Vccq，但在很多先进工艺下，1/2·Vccq的参考电压VREF接近驱动电路的晶体管阈值，使阻抗校准电路中的比较电路在参考电压VREF附近比较精度低，造成阻抗校准电路性能下降。

如图1所示，图1为一种常规接口电路的结构示意图，包括片上驱动模块11、片上阻抗匹配模块12、逻辑控制模块和输入输出端口DQ_pad。逻辑控制模块用于为片上驱动模块11和片上阻抗匹配模块12提供数字控制信号。片上驱动模块11可为系统提供线性化的输出驱动强度Ron，而片上阻抗匹配模块12则为系统提供合适的接收端匹配电阻RTT。

片上驱动模块11包括：n个并联在接口供电端和输入输出端口DQ_pad之间的支路111和n个并联在输入输出端口DQ_pad和接地端GND之间的支路112。所述接口供电端用于提供接口供电电压Vccq。支路111包括PMOS，其栅极输入数字控制信号OCD_P<0>，其源极连接接口供电端，其漏极连接输入输出端口DQ_pad。支路112包括NMOS，其栅极输入数字控制信号OCD_N<0>，其源极连接接地端GND，其漏极连接输入输出端口DQ_pad。支路111和支路112的导通阻抗均为r_ON。

片上阻抗匹配模块12包括：n个并联在接口供电端和输入输出端口DQ_pad之间的支路121和n个并联在输入输出端口DQ_pad和接地端GND之间的支路122。支路121包括PMOS，其栅极输入数字控制信号ODT_P<0>，其源极连接接口供电端，其漏极通过一电阻连接输入输出端口DQ_pad。支路122包括NMOS，其栅极输入数字控制信号ODT_N<0>，其源极连接接地端GND，其漏极通过一电阻连接输入输出端口DQ_pad。支路121和支路122的导通阻抗均为r_TT。

如图2所示，图2为图1所示接口电路中输出阻抗随PVT因素变化曲线图，图2中，纵轴为输出阻抗，横轴为标准随机数，左图为支路112的输出阻抗随PVT因素变化曲线图，右图为支路122的输出阻抗随PVT因素变化曲线图。

由图2可知，片上驱动模块11和片上阻抗匹配模块12的输出特性会出现较大的起伏。在某些极端条件下，接口电路的阻抗特性会超出ONFi 4.1标准规定的范围，进而造成信号完整性问题。

为了解决上述问题，一种相关技术如图3所示，图3为一种DDR3接口标准下的ZQ校准电路示意图，该ZQ校准电路包括片上驱动模块，片上驱动模块包括第一上拉驱动模块和下拉驱动模块。片上驱动模块的结构可以如图1所示，输入输出接口ZQ2为图1中输入输出端口DQ_pad，第一上拉驱动模块包括n个支路111，下拉驱动模块包括n个支路112。

如图3所示，该ZQ校准电路还包括：输入输出接口ZQ1、两个比较器Comp1和Comp2、分压模块(包括两个分压电阻R)、上拉控制器、下拉控制器、外接校准电路R_ZQ以及第二上拉驱动模块。第二上拉驱动模块具有多个阻抗为r_ON的支路，其结构可以与第一上拉驱动模块相同。上拉控制器分别为两个上拉驱动模块提供m位的数字控制信号，下拉控制器为下拉驱动模块提供m位的数字控制信号。

图3所示ZQ校准电路工作原理如下：

a)R_ZQ为ONFi标准中规定的外接校准电阻300Ω，上拉驱动模块和下拉驱动模块的导通电阻；

b)参考电压VREF为校准电平，为1/2·Vccq；以NV-DDR3协议为例，接口供电电压Vccq为1.2V，则参考电压VREF为0.6V；

c)校准时，首先比较ZQ1和VREF的电压，根据比较结果，通过数字控制信号调整第二上拉驱动模块的导通电阻Ron增大或减小；当第二上拉驱动模块的导通电阻Ron和外接校准电路R_ZQ相等时，第二上拉驱动模块校准结束；

d)然后通过一个副本电路(即第一上拉驱动模块)，复制第二上拉驱动模块的导通电阻Ron，采用相同方法校准下拉驱动模块；

e)校准结束后，第一上拉驱动模块和下拉驱动模块的导通电阻Ron均等于外接校准电路R_ZQ。I_{pull_up}＝I_{pull_down}＝Vccq/(2·R_ZQ)＝1.2/(2·300)＝2mA，总功耗为I_all＝I_{pull_up}+I_{pull_down}＝4mA。其中，I_{pull_up}、I_{pull_down}分别为上拉控制电流以及下拉控制电流。

图3所示数字控制ZQ校准电路存在如下问题：首先，ONFi标准中要求的外接校准电阻R_ZQ为300Ω，校准电路内部上拉和下拉驱动模块的导通电阻Ron需与其相等，这使得流过外接校准电路R_ZQ的电流较大。以NV-DDR3协议的1.2V供电为例，流过外接校准电阻R_ZQ和下拉驱动模块的电流约2mA，导致校准电路的功耗高，约4mA；其次，NV-DDR3协议要求的Vccq为1.2V，基准电平为1/2·Vccq，约0.6V。但在某些工艺下，0.6V接近驱动电路中MOS管阈值，导致校准电路中的比较电路性能下降，进而影响校准精度。

针对上述问题，本发明技术方案提供了一种NAND闪存物理接口的阻抗校准电路及校准控制方法。本方案中通过可调分压模块输出的参考电压分为上拉参考电压V_{REF_PU}和下拉参考电压V_{REF_PD}。根据接口电路的工作环境，可调分压模块能够动态调整上拉参考电压V_{REF_PU}和下拉参考电压V_{REF_PD}，使得上拉参考电压V_{REF_PU}小于等于1/3的接口供电电压Vccq，且使得上拉参考电压V_{REF_PD}大于等于2/3的接口供电电压Vccq。可调分压模块输出的上拉参考电压V_{REF_PU}和下拉参考电压V_{REF_PD}可以根据工艺和驱动电路设计要求进行调整，从而优化电路的性能。

这样，上拉参考电压V_{REF_PU}和下拉参考电压V_{REF_PD}可以根据工艺和驱动电路设计要求进行调整；利用设定的上拉参考电压V_{REF_PU}和下拉参考电压V_{REF_PD}可以使得组合驱动模块中，第一上拉驱动单元的整体导通电阻Ron_up和下拉驱动单元的整体导通电阻Ron_down均大于外接校准电阻R_ZQ，降低上拉控制电流I_{pull_up}和下拉控制电流I_{pull_down}，从而获得小于2mA的功耗表现水平。而且还基于设定的组合驱动模块，通过上拉控制模块和下拉控制模块实现基于逐次逼近算法的校准控制电路，该校准控制电路为数字控制电路，可以Verilog代码综合实现数字控制。

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。

如图4所示，图4为本发明实施例提供的一种NAND物理接口的阻抗校准电路的结构示意图，所述阻抗校准电路包括：

组合驱动模块21，组合驱动模块21具有第一上拉驱动单元和下拉驱动单元；所述第一上拉驱动单元具有多个并联的第一支路，所述第一支路连接在接口供电端与输入输出端口ZQ2之间，所述第一支路的导通阻抗互不相同；所述接口供电端用于提供接口供电电压Vccq；所述下拉驱动单元具有多个并联的第二支路，所述第二支路连接在所述输入输出端口ZQ2与接地端GND之间，所述第二支路的导通阻抗互不相同；

可调分压模块22，可调分压模块22用于基于所述接口供电电压输出上拉参考电压V_{REF_PU}和下拉参考电压V_{REF_PD}；

上拉控制模块23，上拉控制模块23用于基于所述上拉参考电压V_{REF_PU}输出第一数字控制信号；所述第一数字控制信号用于控制所述第一支路的导通状态；

下拉控制模块24，下拉控制模块24用于基于所述下拉参考电压V_{REF_PD}输出第二数字控制信号；所述第二数字控制信号用于控制所述第二支路的导通状态；

其中，所述可调分压模块22用于基于设定的所述上拉参考电压V_{REF_PU}和所述下拉参考电压V_{REF_PD}，降低所述上拉控制模块23中上拉控制电流I_{pull_up}以及所述下拉控制模块24中的下拉控制电流I_{pull_down}，以降低功耗，起到降低功耗，提高工艺兼容性的作用。

如图4所示，所述上拉控制模块23包括：第一比较器Comp1、上拉控制器、第二上拉驱动单元和外接校准电阻R_ZQ；所述第二上拉驱动单元具有多个并联的第三支路，所述第三支路连接在所述接口供电端与阻抗校准端口ZQ1之间；所述第一比较器Comp1的输出端与上拉控制器的输入端连接，以驱动所述上拉控制器的两个输出端分别输出所述第一数字控制信号和第三数字控制信号，其负相输入端与所述阻抗校准端口ZQ1连接，其正相输入端用于输入所述上拉参考电压V_{REF_PU}；所述第三数字控制信号用于控制所述第三支路的导通状态；所述外接校准电阻R_ZQ连接在所述阻抗校准端口ZQ1与接地端GND之间。

所述第三支路与所述第一支路相同，所述第二上拉驱动单元与所述第一上拉驱动单元相同。可以单独采用两个相同的上拉驱动单元分别接入对应端口，分别作为第一上拉驱动单元和第二上拉驱动单元。由于第一上拉驱动单元和第二上拉驱动单元无需同时导通，也可以复用第一上拉驱动单元作为第二上拉驱动单元，此时只需要通过设置线路切换开关，在需要使用第一上拉驱动单元时，将第一上拉驱动单元与输入输出端口ZQ2和上拉控制器的输出第一数字控制信号的输出端口连接，在需要第二上拉驱动单元工作时，将第一上拉驱动单元与输入输出端口ZQ2和上拉控制器的输出第一数字控制信号的输出端口断开，将第一上拉驱动单元与阻抗校准端口ZQ1和上拉控制器的输出第三数字控制信号的输出端口连接。

如图4所示，所述下拉控制模块包括：第二比较器Comp2和下拉控制器；所述第二比较器Comp2的输出端与所述下拉控制器的输入端连接，以驱动所述下拉控制器的输出端输出所述第二数字控制信号，其正相输入端用于输入所述下拉参考电压V_{REF_PD}，其负相输入端连接所述输入输出端口ZQ2。

如图5所示，为图4所示阻抗校准电路中可调分压模块的结构示意图。所述可调分压模块包括：第一参考电压调整结构、第二参考电压调整结构和第三参考电压调整结构。所述第一参考电压调整结构连接在所述接口供电端与所述下拉参考电压V_{REF_PD}的输出节点A1之间；所述第二参考电压调整结构连接在所述下拉参考电压V_{REF_PD}的输出节点A1与所述上拉参考电压V_{REF_PU}的输出节点A2之间；所述第三参考电压调整结构连接在所述上拉参考电压V_{REF_PU}的输出节点A2与所述接地端GND之间。

所述第一参考电压调整结构由四个分压电阻R_B1-R_B4与三个开关晶体管MP1-MP3构成，CV_PD1-CV_PD 3为下拉参考电平V_{REF_PD}栅极的调整控制信号，且分压电阻R_B1-R_B4的阻值各不相同；分压电阻R_B1-R_B4依次串联在所述接口供电端和节点A1之间。三个开关晶体管MP1-MP3的源极均输入接口供电电压Vccq，其栅极分别对应输入调整控制信号CV_PD1-CV_PD 3。开关晶体管MP1的漏极连接在分压电阻R_B1与分压电阻_RB2之间。开关晶体管MP2的漏极连接在分压电阻R_B2与分压电阻_RB3之间。开关晶体管MP3的漏极连接在分压电阻R_B3与分压电阻_RB4之间。三个开关晶体管MP1-MP3均为PMOS。

所述第二参考电压调整结构由分压电阻R_B5构成，其两端分别连接节点A1和节点A2；

所述第三参考电压调整结构由四个分压电阻R_B6-R_B9与三个开关晶体管MN1-MN3构成，CV_PU1-CV_PU 3为下拉参考电平V_{REF_PU}的调整控制信号，且分压电阻R_B6-R_B9的阻值各不相同。分压电阻R_B6-R_B9依次串联在节点A2和接地端GND之间。三个开关晶体管MN1-MN3的源极均接地，其栅极分别对应输入调整控制信号CV_PU1-CV_PU。开关晶体管MN2的漏极连接在分压电阻R_B7与分压电阻_RB8之间。开关晶体管MN1的漏极连接在分压电阻R_B8与分压电阻_RB8之间。开关晶体管MN3的漏极连接在分压电阻R_B6与分压电阻_RB7之间。三个开关晶体管MN1-MN3均为NMOS。

输出的上拉参考电压V_{REF_PU}和下拉参考电压V_{REF_PD}由第一参考电压调整结构和第三参考电压调整结构的电阻的比值决定。可调分压模块通过控制开关晶体管MP1-3和开关晶体管MN1-3开启与关断，实现了不同阻值分压电阻的配置与组合，完成了上拉参考电压V_{REF_PU}和下拉参考电压V_{REF_PD}的动态调整。

如图6所示，图6为图4所示阻抗校准电路中组合驱动模块的结构示意图，所示组合驱动模块21具有第一上拉驱动单元211和下拉驱动单元212；所述第一上拉驱动单元211具有多个并联的第一支路31，所述第一支路31连接在接口供电端与输入输出端口ZQ2之间，所述第一支路31的导通阻抗互不相同；所述下拉驱动单元212具有多个并联的第二支路32，所述第二支路32连接在所述输入输出端口ZQ2与接地端GND之间，所述第二支路32的导通阻抗互不相同。第一上拉驱动单元211和下拉驱动单元212中，导通阻抗不同的支路有利于降低接口电路的功耗，还有利于提高工艺的兼容性。

所述第一上拉驱动单元211包括：X+1个所述第一支路31，该X+1所述第一支路31依次为第0级第一支路-第X级第一支路，X为正整数；其中，第i级第一支路的导通阻抗为2ⁱR₁，i为不小于0且不大于X的整数。如图5所示，第0级第一支路导通电阻为R₁，第1级第一支路导通电阻为2R₁，第2级第一支路导通电阻为4R₁，第3级第一支路导通电阻为8R₁，…，第X级第一支路导通电阻为2^XR₁。图6中以X＝5为例进行图示说明，X为任意正整数，不局限于为5。

所述第一支路31包括：与非门Q1、PMOS P1和第一线性无源电阻R_L1；所述PMOS P1的栅极与所述与非门Q1的输出端连接，其源极接入所述接口供电电压Vccq，其漏极通过所述第一线性无源电阻R_L1与所述输入输出端口ZQ2连接；所述与非门Q1的两个输入端分别用于输入使能信号En和所述第一数字控制信号。所述与非门Q1的一个输入端与上述上拉控制器输出第一数字控制信号的输出端连接。第i级第一支路对应输入第一控制信号的第i位信号PCi，如第0级第一支路输入第0位信号PC0，第1级第一支路输入第1位信号PC1，第2级第一支路输入第2位信号PC2，第3级第一支路输入第3位信号PC3，…，第X级第一支路输入第X位信号PCX。

所述下拉驱动单元212包括：X+1个所述第二支路32，该X+1所述第二支路32依次为第0级第二支路-第X级第二支路，X为正整数；其中，第i级第二支路的导通阻抗为2ⁱR₂，，i为不小于0且不大于X的整数。如图5所示，第0级第二支路导通电阻为R₂，第1级第二支路导通电阻为2R₂，第2级第二支路导通电阻为4R₂，第3级第二支路导通电阻为8R₂，…，第X级第二支路导通电阻为2^XR₂。

所述第二支路32包括：或非门Q2、NMOS N1和第二线性无源电阻R_L2；所述NMOS N1的栅极与所述或非门Q2的输出端连接，其漏极通过所述第二线性无源电阻R_L2与所述输入输出端口ZQ2连接，其源极接地；所述或非门Q2的两个输入端分别用于输入使能信号En_ZN和所述第二数字控制信号。所述或非门Q2的一个输入端与上述下拉控制器输出第二数字控制信号的输出端连接。第i级第二支路对应输入第二控制信号的第i位信号NCi，如第0级第二支路输入第0位信号NC0，第1级第二支路输入第1位信号NC1，第2级第二支路输入第2位信号NC2，第3级第二支路输入第3位信号NC3，…，第X级第一支路输入第X位信号NCX。

本发明实施例提供的阻抗校准电路中，可调分压模块输出的参考电压包括上拉参考电压V_{REF_PU}和下拉参考电压V_{REF_PD}。通过可调分压模块可以动态调整上拉参考电压V_{REF_PU}和下拉参考电压V_{REF_PD}，使得上拉参考电压V_{REF_PU}小于等于1/3的接口供电电压Vccq，且使得下拉参考电压V_{REF_PD}大于等于2/3的接口供电电压Vccq。

设定：

(R_B1+R_B2+R_B3+R_B4)＝R_B5＝(R_B6+R_B7+R_B8+R_B9)＝R。

此时V_{REF_PD}＝2/3Vccq、V_{REF_PU}＝1/3Vccq。

接着，以下拉参考电压V_{REF_PD}为例：

当MP1-MP3和MN1-MN3全部关断时，此时V_{REF_PD}＝2/3Vccq；

当MP1打开、MN1-MN3全部关断时，此时V_{REF_PD}＝Vccq·(R_B2+R_B3+R_B4)/(R_B5+R_B6+R_B7+R_B8+R_B9)>2/3Vccq(约0.84V)；

当MP2打开、MN1-MN3全部关断时，此时V_{REF_PD}＝Vccq·(R_B3+R_B4)/(R_B5+R_B6+R_B7+R_B8+R_B9)>2/3Vccq(约0.88V)；

当MP3打开、MN1-MN3全部关断时，此时V_{REF_PD}＝Vccq·(R_B4)/(R_B5+R_B6+R_B7+R_B8+R_B9)>2/3Vccq(约0.92V)；

相较于逐渐增加的VREF_PD，随着CV_PU1-CV_PU3信号使能，V_{REF_PU}≤1/3Vccq(约0.36V,0.32V,0.28V)。

通过第一上拉单元进行阻抗校准后，可以使得V_ZQ1＝V_{REF_PU}，有：

Ron_up/R_ZQ1≥2R/R＝2

因而，Ron_up≥2·R_ZQ。

通过作为副本上拉驱动单元的第一上拉驱动单元复制第二上拉驱动单元的导通阻抗Ron_up，用该导通阻抗Ron_up校准第一上拉驱动单元的输出阻抗。将第二上拉驱动单元的数字控制信号送人第一上拉驱动单元，即的第一数字控制信号与第三数字控制信号相同，从而幅值第二上拉驱动单元的整体导通阻抗Ron_up。

下拉驱动单元阻抗校准后，V_ZQ2＝V_{REF_PD}，此时，有：

Ron_up/Ron_down≤R/2R＝1/2

因而，Ron_down≥2·Ron_up＝4·R_ZQ。

可见，上拉驱动单元和下拉驱动单元中导通阻抗与工艺无关，由设定的R_ZQ唯一确定。

实际电路设计中，可并联1个或多个第一上拉驱动单元和下拉驱动单元获得ONFi标准规定的输出阻抗值。

以NV-DDR3模式下，供电电压Vccq＝1.2V为例：

基于上述分析可知，上拉驱动单元和下拉驱动单元的导通阻抗可以由原来的2·R_ZQ分别增加到3·R_ZQ和6·R_ZQ，显著减小了I_{pull_up}和I_{pull_down}，从而降低校准电路功耗。

在图3所示传统结构中:

I_{pull_up}＝I_{pull_down}＝Vccq/(2·R_ZQ)＝1.2/(2·300)＝2mA,

总功耗为I_all＝I_{pull_up}+I_{pull_down}＝4mA

在图4所示本发明方案中：

I_{pull_up}≤Vccq/(3·R_ZQ)，I_{pull_down}≤Vccq/(6·R_ZQ)

总功耗为I_all＝I_{pull_up}+I_{pull_down}≤Vccq/(2·R_ZQ)＝1.2/(2·300)＝2mA

本发明方案中，V_{REF_PU}≤1/3·Vccq＝0.4V和V_{REF_PD}≥2/3·Vccq＝0.8V，可以分别使用具有PMOS输入对管的比较器Comp1和具有NMOS输入对管的比较器Comp2；避免了在某些工艺下输入MOS对管的阈值和Vccq/2＝0.6V接近，造成比较器精度下降的问题。

支路电阻为串联的MOS导通电阻Ron和串联的线性无源电阻，如R1包括PMOS P1导通电阻和串联的线性无源电阻R_L1，R2包括PMOS N1导通电阻和串联的线性无源电阻R_L2。

抗选择适配的支路电阻R1和R2，如：

Ron_up_target<R₁<2·Ron_up_target

Ron_down_target<R₂<2·Ron_down_target

其中，Ron_up_target和Ron_down_target分别为上拉驱动单元和下拉驱动单元进行电路校准后的目标输出阻抗。

在上拉驱动单元和下拉驱动单元中，各个支路的导通电阻具有2的指数关系，并由上拉控制器和下拉控制器给出的数字控制信号PC0～PCX和NC0～NCX控制相关支路是否有效，通过多个电阻支路并联(数字控制信号决定支路是否打开)可产生最终的等效Ron_up和Ron_down。例如可以使得上拉驱动单元的输出电阻：

Ron_down＝NC0·R₂||NC1·(2R₂)||…||NCX·(2^XR₂)

上拉控制器和下拉控制器可以通过逐次逼近的校准算法使得上拉驱动单元和下拉驱动单元的导通阻抗逼近所需目标输出阻抗。

本发明实施例提供了一种满足NAND ONFi标准的组合驱动模块，可以兼具阻抗匹配和驱动功能，无需分别设置阻抗匹配电路和驱动电路，且驱动单元中各支路的阻值并不固定，可根据电路工作环境进行调整，在降低接口电路功耗的同时，提高了工艺的兼容性。基于所提供的电路结构，可以通过逐次逼近算法实现上拉驱动单元和下拉驱动单元导通阻抗的快速校准，不局限于Verilog代码实现，也可通过其他形式实现，如定制化数字电路。本发明技术方案，不仅可用于数字控制校准电路，也可用于模拟控制校准电路中。

在上拉驱动单元和下拉驱动单元中，各支路的阻值和比例关系不局限于上述2的级数关系，可根据工艺或电路功耗设计要求进行调整。Vccq不局限于1.2V，同样适用其他的供电电平。所述阻抗校准电路不仅可用于ONFi标准的NAND Flash接口，还可用于Toggle标准的NAND Flash接口。

基于上述实施例，本发明另一实施例还提供了一种上述实施例所述阻抗校准电路的校准控制方法，包括：

步骤S11：对第一上拉驱动单元中各第一支路进行复位。

步骤S12：判断所述第一上拉驱动单元的标识位N是否满足校准条件。校准条件可以为N＝m+1。

步骤S13：如果否，进行第一上拉驱动单元的校准操作。

步骤S14：如果是，输出第一数字控制信号。

步骤S15：输出第一数字控制信号后，对下拉驱动单元中各第二支路进行复。

步骤S16：判断所述下拉驱动单元的标识位N是否满足校准条件。

步骤S17：如果否，进行第二上拉驱动单元的校准操作。

步骤S18：如果是，输出第二数字控制信号Code_N。

所述校准控制方法可以如图7所示，图7为本发明实施例提供的一种校准控制方法的流程图，该方法包括：

首先，使得N，PC0，…PCX均为0，复位所述第一上拉驱动单元中各个第一支路。图7以X＝5，m＝X+1为例进行说明。

然后，判断标识位N是否等于m+1。

如果是，所述上拉控制模块输出m位的所述第一数字控制信号Code_P。

如果否，基于设定算法逐一获取所述第一数字控制信号对应各个所述第一支路的信号，直至N＝m+1，输出所述第一数字控制信号。该过程包括：如果N不等于m+1，设定PCN＝1，判断上拉控制模块中外接校准电阻R_ZQ电压ZQ_OUT1是否为高电平，如果是，则使得N＝N+1后，再次判断标识位N是否等于m+1，重复上述过程，直至N＝m+1，输出第二数字控制信号Code_N。

在输出所述第一数字控制信号后Code_P，使得N，NC0，…NCX均为0，复位所述下拉驱动单元中各个第二支路。

完成各个第二支路复位后，判断标识位N是否等于m+1。

如果是，所述下拉控制模块输出m位的所述第二数字控制信号Code_N。

如果否，基于设定算法逐一获取所述第二数字控制信号对应各个所述第二支路的信号，直至N＝m+1，输出所述第二数字控制信号Code_N。该过程包括：如果N不等于m+1，设定NCN＝1，判断输入输出端口ZQ2电压ZQ_OUT2是否为高电平，如果是，则使得N＝N+1后，再次判断标识位N是否等于m+1，重复上述过程，直至N＝m+1，输出所述第二数字控制信号Code_N1。

在上述过程中，以下拉驱动模块对应6bit控制位(NC0-NC5)的第二数字控制信号为例说明。

S1、首先，设置NC0-NC5为100000，此时Ron_down＝R2。

S2、根据第二比较器Comp2输出结果进行验证，如果Ron_down>Ron_down_target,则判定NC0＝1，设置NC0～NC5为110000，则Ron_down＝R2||2R2；如果Ron_down<Ron_down_target,则确定NC0＝0，设置NC0～NC5为010000，则Ron_down＝2R2。

S3、重复S2，根据第二比较器Comp2输出结果，对开启的各个第二子支路逐次进行验证判定，直到确定NC0～NC5全部值。

在上拉驱动单元的校准过中，第一比较器Comp1输出ZQ_OUT1为高电平，则验证通过；在下拉校准过中，第二比较器Comp2输出ZQ_OUT2为低电平，则验证通过。随着组合驱动模块中各子支路不断的开启与关断，将使驱动单元中开启的并联支路的总输出阻抗逐渐逼近目标值。

如图8和图9所示，图8为上拉驱动单元校准过程中电平变化曲线图，图9为下拉驱动单元校准过程中电平变化曲线图，由图8和图9所示，在上拉校准过程中，随着上拉驱动单元中支路不断的开启与关断，校准电平自381.33mV逐渐逼近1/3·Vccq处。在下拉校准过程中，显示出同样的趋势，校准电平自871.29mV逐渐逼近2/3·Vccq处。

如图10所示，图10为本发明实施例提供的一种校准控制时序图。由代码综合得到控制电路，首先根据外接校准电阻R_ZQ(如可以为300Ω)，对上拉驱动单元进行校准，得到的第一数字控制信号(PC0～PC5)为100010。之后，复用并联的两组上拉驱动单元作为下拉驱动单元的参考基准，对下拉驱动单元进行校准，得到第二数字控制信号(NC0～NC5)为100111，完成了ONFi标准下的ZQ校准工作。

本发明实施例中，通过上拉参考电压V_{REF_PU}和下拉参考电压V_{REF_PD}可以实现1.2V供电电压下用于NAND物理接口的阻抗校准电路，可以利用Verilog代码实现逐次逼近控制算法。

本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

需要说明的是，在本发明的描述中，需要理解的是，术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种计算机闪存设备物理接口的阻抗校准电路，其特征在于，包括：

组合驱动模块，具有第一上拉驱动单元和下拉驱动单元；所述第一上拉驱动单元具有多个并联的第一支路，所述第一支路连接在接口供电端与输入输出端口之间，所述第一支路的导通阻抗互不相同；所述接口供电端用于提供接口供电电压；所述下拉驱动单元具有多个并联的第二支路，所述第二支路连接在所述输入输出端口与接地端之间，所述第二支路的导通阻抗互不相同；

可调分压模块，用于提供动态调整的上拉参考电压和下拉参考电压；

上拉控制模块，用于基于所述上拉参考电压输出第一数字控制信号；所述第一数字控制信号用于控制所述第一支路的导通状态；

下拉控制模块，用于基于所述下拉参考电压输出第二数字控制信号；所述第二数字控制信号用于控制所述第二支路的导通状态；

其中，所述可调分压模块用于动态配置所述上拉参考电压和所述下拉参考电压，降低所述上拉控制模块中上拉控制电流以及所述下拉控制模块中的下拉控制电流。

2.根据权利要求1所述的阻抗校准电路，其特征在于，所述第一上拉驱动单元包括：X+1个所述第一支路，该X+1所述第一支路依次为第0级第一支路-第X级第一支路，X为正整数；

其中，第i级第一支路的导通阻抗为2ⁱR₁，i为不小于0且不大于X的整数。

3.根据权利要求1所述的阻抗校准电路，其特征在于，所述第一支路包括：与非门、PMOS和第一线性无源电阻；

所述PMOS的栅极与所述与非门的输出端连接，其源极接入所述接口供电电压，其漏极通过所述第一线性无源电阻与所述输入输出端口连接；

所述与非门的两个输入端分别用于输入使能信号和所述第一数字控制信号。

4.根据权利要求1所述的阻抗校准电路，其特征在于，所述下拉驱动单元包括：X+1个所述第二支路，该X+1所述第二支路依次为第0级第二支路-第X级第二支路，X为正整数；

其中，第i级第二支路的导通阻抗为2ⁱR₂，i为不小于0且不大于X的整数。

5.根据权利要求1所述的阻抗校准电路，其特征在于，所述第二支路包括：或非门、NMOS和第二线性无源电阻；

所述NMOS的栅极与所述或非门的输出端连接，其漏极通过所述第二线性无源电阻与所述输入输出端口连接，其源极接地；

所述或非门的两个输入端分别用于输入使能信号和所述第二数字控制信号。

6.根据权利要求1所述的阻抗校准电路，其特征在于，所述上拉控制模块包括：第一比较器、上拉控制器、第二上拉驱动单元和外接校准电阻；

所述第二上拉驱动单元具有多个并联的第三支路，所述第三支路连接在所述接口供电端与阻抗校准端口之间；

所述第一比较器的输出端与上拉控制器的输入端连接，以驱动所述上拉控制器的两个输出端分别输出所述第一数字控制信号和第三数字控制信号，其负相输入端与所述阻抗校准端口连接，其正相输入端用于输入所述上拉参考电压；所述第三数字控制信号用于控制所述第三支路的导通状态；

所述外接校准电阻连接在所述阻抗校准端口与接地端之间。

7.根据权利要求6所述的阻抗校准电路，其特征在于，所述第三支路与所述第一支路相同，所述第二上拉驱动单元与所述第一上拉驱动单元相同。

8.根据权利要求1所述的阻抗校准电路，其特征在于，所述下拉控制模块包括：第二比较器和下拉控制器；

所述第二比较器的输出端与所述下拉控制器的输入端连接，以驱动所述下拉控制器的输出端输出所述第二数字控制信号，其正相输入端用于输入所述下拉参考电压，其负相输入端连接所述输入输出端口。

9.根据权利要求1-8任一项所述的阻抗校准电路，其特征在于，所述可调分压模块包括：第一参考电压调整结构、第二参考电压调整结构和第三参考电压调整结构；

所述第一参考电压调整结构连接在所述接口供电端与所述下拉参考电压的输出节点之间；

所述第二参考电压调整结构连接在所述下拉参考电压的输出节点与所述上拉参考电压的输出节点之间；

所述第三参考电压调整结构连接在所述上拉参考电压的输出节点与所述接地端之间。

10.一种如权利要求1-9任一项所述阻抗校准电路的校准控制方法，其特征在于，包括：

对第一上拉驱动单元中各第一支路进行复位；

判断所述第一上拉驱动单元的标识位N是否满足校准条件；

如果否，进行第一上拉驱动单元的校准操作；

如果是，输出第一数字控制信号；

输出第一数字控制信号后，对下拉驱动单元中各第二支路进行复位；

判断所述下拉驱动单元的标识位N是否满足校准条件；

如果否，进行第二上拉驱动单元的校准操作；

如果是，输出第二数字控制信号。

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