CN116189746B - 存储器芯片的zq校准电路和方法 - Google Patents

Abstract

本申请提供一种存储器芯片的ZQ校准电路和方法，属于存储器技术领域，所述电路包括：校准控制模块、上拉电阻校准模块和下拉电阻校准模块；校准控制模块用于向上拉电阻校准模块输入参考电压信号和第一上拉电阻调节信号，并向下拉电阻校准模块输入参考电压信号、第二上拉电阻调节信号和下拉电阻调节信号；基于第一校准反馈信号更新第一上拉电阻调节信号得到第一目标上拉电阻调节信号，基于第二校准反馈信号更新第二上拉电阻调节信号得到第二目标上拉电阻调节信号，基于第一目标上拉电阻调节信号、第二目标上拉电阻调节信号和下拉电阻调节信号确定上拉和下拉电阻控制信号，能并行对上拉电阻和下拉电阻进行校准，提高校准效率。

Description

存储器芯片的ZQ校准电路和方法

技术领域

本申请涉及存储器技术领域，尤其涉及一种存储器芯片的ZQ校准电路和方法。

背景技术

存储器芯片内的信号输出到芯片外是通过输出驱动器来实现的，为了保证输出信号的上升时间和下降时间相等且合理，需要上拉电阻和下拉电阻都等于同一个期望值。传统的ZQ校准方案通常采用片外的参考电阻依次对上拉电阻和下拉电阻进行校准，以使上拉电阻和下拉电阻保持一致，但该串行的校准方式使得校准效率偏低，严重影响存储器芯片的性能。

发明内容

本申请提供一种存储器芯片的ZQ校准电路和方法，以提高存储器芯片的ZQ校准效率，降低ZQ校准过程对存储器芯片的性能影响。

本申请提供一种存储器芯片的ZQ校准电路，所述电路包括：

校准控制模块、上拉电阻校准模块和下拉电阻校准模块；所述上拉电阻校准模块包括第一上拉电阻单元，所述下拉电阻校准模块包括下拉电阻单元和第二上拉电阻单元，所述第一上拉电阻单元和所述第二上拉电阻单元结构相同；

所述校准控制模块用于响应于存储器芯片输出的ZQ校准命令分别向所述上拉电阻校准模块和下拉电阻校准模块输入参考电压信号，同时，向所述第一上拉电阻单元输入第一上拉电阻调节信号，并分别向所述第二上拉电阻单元和所述下拉电阻单元输入第二上拉电阻调节信号和下拉电阻调节信号；

所述校准控制模块还用于基于所述上拉电阻校准模块的第一校准反馈信号对所述第一上拉电阻调节信号进行更新，以确定对应的第一目标上拉电阻调节信号；同时基于所述下拉电阻校准模块的第二校准反馈信号对所述第二上拉电阻调节信号进行更新，以确定对应的第二目标上拉电阻调节信号，并基于所述第一目标上拉电阻调节信号、所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，确定上拉电阻控制信号和下拉电阻控制信号并分别输入所述第二上拉电阻单元和所述下拉电阻单元。

根据本申请提供的一种存储器芯片的ZQ校准电路，所述第一上拉电阻单元和所述第二上拉电阻单元由多个第一阻值调节器件组成，所述下拉电阻单元由多个第二阻值调节器件组成，相应的，所述第一上拉电阻调节信号和所述第二上拉电阻调节信号分别用于对所述第一上拉电阻单元和所述第二上拉电阻单元中的第一阻值调节器件进行通断控制，所述下拉电阻调节信号用于对所述下拉电阻单元中的第二阻值调节器件进行通断控制。

根据本申请提供的一种存储器芯片的ZQ校准电路，所述上拉电阻校准模块还包括片外电阻和第一电压比较器，所述下拉电阻校准模块还包括第二电压比较器。

根据本申请提供的一种存储器芯片的ZQ校准电路，所述片外电阻的第一端以及所述第一电压比较器的同相输入端分别与所述第一上拉电阻单元的第二端连接，所述片外电阻的第二端接地，所述第一电压比较器的反相输入端用于接收所述参考电压，所述第一电压比较器的输出端用于输出所述第一校准反馈信号。

根据本申请提供的一种存储器芯片的ZQ校准电路，所述第二电压比较器的同相输入端与所述第二上拉电阻单元的第二端连接，所述第二电压比较器的反相输入端用于接收所述参考电压，所述第二电压比较器的输出端用于输出所述第二校准反馈信号。

根据本申请提供的一种存储器芯片的ZQ校准电路，所述第一上拉电阻单元和所述第二上拉电阻单元的第一端均与电源连接，所述第二上拉电阻单元的第二端还与所述下拉电阻单元的第一端连接，所述下拉电阻单元的第二端接地。

根据本申请提供的一种存储器芯片的ZQ校准电路，所述第一阻值调节器件为P沟道器件，所述第二阻值调节器为N沟道器件，相应的，所述对所述第一上拉电阻单元和所述第二上拉电阻单元中的第一阻值调节器件进行通断控制指控制所述第一上拉电阻单元和所述第二上拉电阻单元中的P沟道器件的导通数量；所述对所述下拉电阻单元中的第二阻值调节器件进行通断控制指控制所述下拉电阻单元中的N沟道器件的导通数量。

根据本申请提供的一种存储器芯片的ZQ校准电路，所述第一目标上拉电阻调节信号为所述第一校准反馈信号为零时对应的第一上拉电阻调节信号，所述第二目标上拉电阻调节信号为所述第二校准反馈信号为零时对应的第二上拉电阻调节信号。

本申请还提供一种存储器芯片的ZQ校准方法，所述方法应用于权利要求8所述的存储器芯片的ZQ校准电路的校准控制模块，所述方法包括：

响应于存储器芯片输出的ZQ校准命令分别向上拉电阻校准模块和下拉电阻校准模块输入参考电压信号，同时，向第一上拉电阻单元输入第一上拉电阻调节信号，并分别向第二上拉电阻单元和下拉电阻单元输入第二上拉电阻调节信号和下拉电阻调节信号；

基于所述上拉电阻校准模块的第一校准反馈信号对所述第一上拉电阻调节信号进行更新，以确定对应的第一目标上拉电阻调节信号；同时基于所述下拉电阻校准模块的第二校准反馈信号对所述第二上拉电阻调节信号进行更新，以确定对应的第二目标上拉电阻调节信号；

基于所述第一目标上拉电阻调节信号、所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，确定上拉电阻控制信号和下拉电阻控制信号并分别输入所述第二上拉电阻单元和所述下拉电阻单元。

根据本申请提供的一种存储器芯片的ZQ校准方法，所述基于所述第一目标上拉电阻调节信号、所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，确定上拉电阻控制信号和下拉电阻控制信号，具体包括：

基于所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，分别确定所述第二上拉电阻单元中的P沟道器件导通数量以及所述下拉电阻单元中的N沟道器件导通数量；

将所述第一目标上拉电阻调节信号作为上拉电阻控制信号，并基于所述上拉电阻控制信号以及，所述P沟道器件导通数量与所述N沟道器件导通数量的比值，确定下拉电阻控制信号。

本申请提供的存储器芯片的ZQ校准电路和方法，所述电路包括：校准控制模块、上拉电阻校准模块和下拉电阻校准模块；所述上拉电阻校准模块包括第一上拉电阻单元，所述下拉电阻校准模块包括下拉电阻单元和第二上拉电阻单元，所述第一上拉电阻单元和所述第二上拉电阻单元结构相同；所述校准控制模块用于响应于存储器芯片输出的ZQ校准命令分别向所述上拉电阻校准模块和下拉电阻校准模块输入参考电压信号，同时，向所述第一上拉电阻单元输入第一上拉电阻调节信号，并分别向所述第二上拉电阻单元和所述下拉电阻单元输入第二上拉电阻调节信号和下拉电阻调节信号；所述校准控制模块还用于基于所述上拉电阻校准模块的第一校准反馈信号对所述第一上拉电阻调节信号进行更新，以确定对应的第一目标上拉电阻调节信号；同时基于所述下拉电阻校准模块的第二校准反馈信号对所述第二上拉电阻调节信号进行更新，以确定对应的第二目标上拉电阻调节信号，并基于所述第一目标上拉电阻调节信号、所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，确定上拉电阻控制信号和下拉电阻控制信号并分别输入所述第二上拉电阻单元和所述下拉电阻单元，能够并行对上拉电阻和下拉电阻进行校准，提高了存储器芯片的ZQ校准效率，降低了ZQ校准过程对存储器芯片的性能影响。

附图说明

为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请提供的存储器芯片的ZQ校准电路的结构示意图；

图2是本申请提供的上拉电阻校准模块的电路连接示意图；

图3是本申请提供的下拉电阻校准模块的电路连接示意图；

图4是本申请提供的存储器芯片的ZQ校准方法的流程示意图；

图5是本申请提供的存储器芯片的ZQ校准装置的流程示意图；

图6是本申请提供的电子设备的结构示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

图1是本申请提供的存储器芯片的ZQ校准电路的结构示意图，如图1所示，所述电路包括：

校准控制模块、上拉电阻校准模块和下拉电阻校准模块；所述上拉电阻校准模块包括第一上拉电阻单元，所述下拉电阻校准模块包括下拉电阻单元和第二上拉电阻单元，所述第一上拉电阻单元和所述第二上拉电阻单元结构相同；

所述校准控制模块用于响应于存储器芯片输出的ZQ校准命令分别向所述上拉电阻校准模块和下拉电阻校准模块输入参考电压信号，同时，向所述第一上拉电阻单元输入第一上拉电阻调节信号，并分别向所述第二上拉电阻单元和所述下拉电阻单元输入第二上拉电阻调节信号和下拉电阻调节信号；

所述校准控制模块还用于基于所述上拉电阻校准模块的第一校准反馈信号对所述第一上拉电阻调节信号进行更新，以确定对应的第一目标上拉电阻调节信号；同时基于所述下拉电阻校准模块的第二校准反馈信号对所述第二上拉电阻调节信号进行更新，以确定对应的第二目标上拉电阻调节信号，并基于所述第一目标上拉电阻调节信号、所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，确定上拉电阻控制信号和下拉电阻控制信号并分别输入所述第二上拉电阻单元和所述下拉电阻单元。

具体的，所述第一上拉电阻单元和所述第二上拉电阻单元由多个第一阻值调节器件组成，所述下拉电阻单元由多个第二阻值调节器件组成。所述第一阻值调节器件为P沟道器件(例如P沟道MOS管)，所述第二阻值调节器为N沟道器件(例如N沟道MOS管)，通过控制上拉电阻单元中P沟道器件的导通数量即可实现上拉电阻的阻值调节，同理，通过控制下拉电阻单元中N沟道器件的导通数量即可实现下拉电阻的阻值调节，基于此，即可实现存储器芯片的ZQ校准。至于所述第一阻值调节器件和第二阻值调节器件的数量，可以根据实际阻值需要进行任意设置，本申请实施例对此不作具体限定。值得注意的是，本申请实施例通过设置上拉电阻校准模块和下拉电阻校准模块能够同步进行上拉电阻和下拉电阻的校准(即并行校准)，而无需等待上拉电阻校准完成再进行下拉电阻校准，大大提高了ZQ校准效率。

更具体的，所述上拉电阻校准模块包括第一上拉电阻单元，所述下拉电阻校准模块包括下拉电阻单元和第二上拉电阻单元，所述第一上拉电阻单元和所述第二上拉电阻单元结构相同；所述第一上拉电阻调节信号和所述第二上拉电阻调节信号分别用于对所述第一上拉电阻单元和所述第二上拉电阻单元中的第一阻值调节器件进行通断控制，所述下拉电阻调节信号用于对所述下拉电阻单元中的第二阻值调节器件进行通断控制。基于前述内容可以理解的是，所述对所述第一上拉电阻单元和所述第二上拉电阻单元中的第一阻值调节器件进行通断控制指控制所述第一上拉电阻单元和所述第二上拉电阻单元中的P沟道器件的导通数量；所述对所述下拉电阻单元中的第二阻值调节器件进行通断控制指控制所述下拉电阻单元中的N沟道器件的导通数量，基于此，即可实现上拉电阻单元和下拉电阻单元阻值的调节。

基于上述原理，所述校准控制模块用于响应于存储器芯片输出的ZQ校准命令分别向所述上拉电阻校准模块和下拉电阻校准模块输入参考电压信号，同时，向所述第一上拉电阻单元输入第一上拉电阻调节信号，并分别向所述第二上拉电阻单元和所述下拉电阻单元输入第二上拉电阻调节信号和下拉电阻调节信号。

图2和图3分别是本申请提供的上拉电阻校准模块的电路连接示意图和下拉电阻校准模块的电路连接示意图，如图2-3所示，所述上拉电阻校准模块还包括片外电阻和第一电压比较器，所述下拉电阻校准模块还包括第二电压比较器。

所述片外电阻的第一端以及所述第一电压比较器的同相输入端分别与所述第一上拉电阻单元的第二端连接，所述片外电阻的第二端接地，所述第一电压比较器的反相输入端用于接收所述参考电压，所述第一电压比较器的输出端用于输出所述第一校准反馈信号。

所述第二电压比较器的同相输入端与所述第二上拉电阻单元的第二端连接，所述第二电压比较器的反相输入端用于接收所述参考电压，所述第二电压比较器的输出端用于输出所述第二校准反馈信号。

所述第一上拉电阻单元和所述第二上拉电阻单元的第一端均与电源连接，所述第二上拉电阻单元的第二端还与所述下拉电阻单元的第一端连接，所述下拉电阻单元的第二端接地。

具体的，结合图2可知，由于所述第一上拉电阻单元的第一端与电源连接，所述第一上拉电阻单元的第二端分别与所述片外电阻的第一端以及所述第一电压比较器的同相输入端连接，所述片外电阻的第二端接地，因此，所述第一上拉电阻单元和所述片外电阻构成分压电阻。相应的，所述第一电压比较器的同相输入端用于采集所述第一上拉电阻单元和所述片外电阻之间的电压值并与参考电压值比较并输出所述第一校准反馈信号。可以理解的是，所述参考电压值为电源电压的1/2，当所述第一上拉电阻单元和所述片外电阻之间的电压值与参考电压值相等，即等于电源电压的1/2时，说明所述第一上拉电阻单元的阻值与所述片外电阻的阻值相等，即所述第一上拉电阻单元校准完成。基于此，所述校准控制模块还用于基于所述上拉电阻校准模块的第一校准反馈信号对所述第一上拉电阻调节信号进行更新以对所述第一上拉电阻单元的阻值进行调节直至所述第一上拉电阻单元和所述片外电阻之间的电压值与参考电压值相等时确定对应的第一目标上拉电阻调节信号。基于电压比较器的原理可知，当所述第一上拉电阻单元和所述片外电阻之间的电压值与参考电压值相等时，所述第一校准反馈信号为零，因此，所述校准控制模块通过不断更新第一上拉电阻调节信号并监测第一校准反馈信号的值，即可准确确定校准完成时间以及对应的第一目标上拉电阻调节信号。

同理，结合图3可知，由于所述第二电压比较器的同相输入端与所述第二上拉电阻单元的第二端连接，所述第二电压比较器的反相输入端用于接收所述参考电压，所述第二上拉电阻单元的第一端与电源连接，所述第二上拉电阻单元的第二端还与所述下拉电阻单元的第一端连接，所述下拉电阻单元的第二端接地，因此，所述下拉电阻单元和所述第二上拉电阻单元构成分压电阻。相应的，所述第二电压比较器的同相输入端用于采集所述第二上拉电阻单元和所述下拉电阻单元之间的电压值并与参考电压值比较并输出所述第二校准反馈信号。可以理解的是，当所述第二上拉电阻单元和所述下拉电阻单元之间的电压值与参考电压值相等，即等于电源电压的1/2时，说明所述第二上拉电阻单元的阻值与所述下拉电阻单元的阻值相等。基于此，所述校准控制模块还用于基于所述下拉电阻校准模块的第二校准反馈信号对所述第二上拉电阻调节信号进行更新以对所述第二上拉电阻单元的阻值进行调节直至所述第二上拉电阻单元和所述下拉电阻单元之间的电压值与参考电压值相等时确定对应的第二目标上拉电阻调节信号。基于电压比较器的原理可知，当所述第二上拉电阻单元和所述下拉电阻单元之间的电压值与参考电压值相等时，所述第二校准反馈信号为零，因此，所述校准控制模块通过不断更新第二上拉电阻调节信号并监测第二校准反馈信号的值，即可准确确定对应的第二目标上拉电阻调节信号。

值得注意的是，基于前述原理可知，上拉电阻调节信号的值以及下拉电阻调节信号的值分别与上拉电阻单元中的P沟道器件导通数量以及下拉电阻单元中的N沟道器件导通数量存在对应关系，基于此，校准控制模块可以通过所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，分别确定所述第二上拉电阻单元中的P沟道器件导通数量以及所述下拉电阻单元中的N沟道器件导通数量，进而确定上拉电阻单元和下拉电阻单元阻值相等时P沟道器件导通数量和N沟道器件导通数量的比值。当上拉电阻校准模块完成校准时，即可将所述第一目标上拉电阻调节信号作为上拉电阻控制信号，并基于所述上拉电阻控制信号以及，所述P沟道器件导通数量与所述N沟道器件导通数量的比值，确定下拉电阻控制信号，并将上拉电阻控制信号和下拉电阻控制信号分别输入所述第二上拉电阻单元和所述下拉电阻单元，以完成ZQ校准。可以理解的是，此时所述第二上拉电阻单元和所述下拉电阻单元的阻值均与片外电阻相等。还可以理解的是，所述下拉电阻调节信号为定值，基于此，通过更新所述第二上拉电阻调节信号，即可快速确定所述P沟道器件导通数量与所述N沟道器件导通数量的比值，进而便于后续在上拉电阻校准模块完成校准时快速完成下拉电阻单元校准，进而高效完成存储器芯片的ZQ校准。基于本申请实施例的存储器芯片的ZQ校准电路，完成ZQ校准的时间仅取决于上拉电阻校准模块和下拉电阻校准模块单独工作的最大时间，最大限度提高了ZQ校准效率。

本申请实施例提供的电路，所述电路包括：校准控制模块、上拉电阻校准模块和下拉电阻校准模块；所述上拉电阻校准模块包括第一上拉电阻单元，所述下拉电阻校准模块包括下拉电阻单元和第二上拉电阻单元，所述第一上拉电阻单元和所述第二上拉电阻单元结构相同；所述校准控制模块用于响应于存储器芯片输出的ZQ校准命令分别向所述上拉电阻校准模块和下拉电阻校准模块输入参考电压信号，同时，向所述第一上拉电阻单元输入第一上拉电阻调节信号，并分别向所述第二上拉电阻单元和所述下拉电阻单元输入第二上拉电阻调节信号和下拉电阻调节信号；所述校准控制模块还用于基于所述上拉电阻校准模块的第一校准反馈信号对所述第一上拉电阻调节信号进行更新，以确定对应的第一目标上拉电阻调节信号；同时基于所述下拉电阻校准模块的第二校准反馈信号对所述第二上拉电阻调节信号进行更新，以确定对应的第二目标上拉电阻调节信号，并基于所述第一目标上拉电阻调节信号、所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，确定上拉电阻控制信号和下拉电阻控制信号并分别输入所述第二上拉电阻单元和所述下拉电阻单元，能够并行对上拉电阻和下拉电阻进行校准，提高了存储器芯片的ZQ校准效率，降低了ZQ校准过程对存储器芯片的性能影响。

基于上述任一实施例，图4是本申请提供的存储器芯片的ZQ校准方法的流程示意图，所述方法应用于前述实施例所述的存储器芯片的ZQ校准电路的校准控制模块，如图4所示，所述方法包括：

步骤101，响应于存储器芯片输出的ZQ校准命令分别向上拉电阻校准模块和下拉电阻校准模块输入参考电压信号，同时，向第一上拉电阻单元输入第一上拉电阻调节信号，并分别向第二上拉电阻单元和下拉电阻单元输入第二上拉电阻调节信号和下拉电阻调节信号；

步骤102，基于所述上拉电阻校准模块的第一校准反馈信号对所述第一上拉电阻调节信号进行更新，以确定对应的第一目标上拉电阻调节信号；同时基于所述下拉电阻校准模块的第二校准反馈信号对所述第二上拉电阻调节信号进行更新，以确定对应的第二目标上拉电阻调节信号。

步骤103，基于所述第一目标上拉电阻调节信号、所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，确定上拉电阻控制信号和下拉电阻控制信号并分别输入所述第二上拉电阻单元和所述下拉电阻单元。

具体的，所述基于所述第一目标上拉电阻调节信号、所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，确定上拉电阻控制信号和下拉电阻控制信号，具体包括：

基于所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，分别确定所述第二上拉电阻单元中的P沟道器件导通数量以及所述下拉电阻单元中的N沟道器件导通数量；

将所述第一目标上拉电阻调节信号作为上拉电阻控制信号，并基于所述上拉电阻控制信号以及，所述P沟道器件导通数量与所述N沟道器件导通数量的比值，确定下拉电阻控制信号。

其具体实现原理和效果在前述实施例已经进行了详细阐述，在此不再赘述。

本申请实施例提供的方法，响应于存储器芯片输出的ZQ校准命令分别向上拉电阻校准模块和下拉电阻校准模块输入参考电压信号，同时，向第一上拉电阻单元输入第一上拉电阻调节信号，并分别向第二上拉电阻单元和下拉电阻单元输入第二上拉电阻调节信号和下拉电阻调节信号；基于所述上拉电阻校准模块的第一校准反馈信号对所述第一上拉电阻调节信号进行更新，以确定对应的第一目标上拉电阻调节信号；同时基于所述下拉电阻校准模块的第二校准反馈信号对所述第二上拉电阻调节信号进行更新，以确定对应的第二目标上拉电阻调节信号；基于所述第一目标上拉电阻调节信号、所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，确定上拉电阻控制信号和下拉电阻控制信号并分别输入所述第二上拉电阻单元和所述下拉电阻单元，能够并行对上拉电阻和下拉电阻进行校准，提高了存储器芯片的ZQ校准效率，降低了ZQ校准过程对存储器芯片的性能影响。

下面对本申请提供的存储器芯片的ZQ校准装置进行描述，下文描述的存储器芯片的ZQ校准装置与上文描述的存储器芯片的ZQ校准方法可相互对应参照。

基于上述任一实施例，图5是本申请提供的存储器芯片的ZQ校准装置的流程示意图，所述装置应用于前述实施例所述的存储器芯片的ZQ校准电路的校准控制模块，如图5所示，本申请提供的存储器芯片的ZQ校准装置包括：

信号输出单元201，用于响应于存储器芯片输出的ZQ校准命令分别向上拉电阻校准模块和下拉电阻校准模块输入参考电压信号，同时，向第一上拉电阻单元输入第一上拉电阻调节信号，并分别向第二上拉电阻单元和下拉电阻单元输入第二上拉电阻调节信号和下拉电阻调节信号；

目标信号确定单元202，用于基于所述上拉电阻校准模块的第一校准反馈信号对所述第一上拉电阻调节信号进行更新，以确定对应的第一目标上拉电阻调节信号；同时基于所述下拉电阻校准模块的第二校准反馈信号对所述第二上拉电阻调节信号进行更新，以确定对应的第二目标上拉电阻调节信号；

校准单元203，用于基于所述第一目标上拉电阻调节信号、所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，确定上拉电阻控制信号和下拉电阻控制信号并分别输入所述第二上拉电阻单元和所述下拉电阻单元。

本申请实施例提供的装置，信号输出单元201，用于响应于存储器芯片输出的ZQ校准命令分别向上拉电阻校准模块和下拉电阻校准模块输入参考电压信号，同时，向第一上拉电阻单元输入第一上拉电阻调节信号，并分别向第二上拉电阻单元和下拉电阻单元输入第二上拉电阻调节信号和下拉电阻调节信号；目标信号确定单元202，用于基于所述上拉电阻校准模块的第一校准反馈信号对所述第一上拉电阻调节信号进行更新，以确定对应的第一目标上拉电阻调节信号；同时基于所述下拉电阻校准模块的第二校准反馈信号对所述第二上拉电阻调节信号进行更新，以确定对应的第二目标上拉电阻调节信号；校准单元203，用于基于所述第一目标上拉电阻调节信号、所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，确定上拉电阻控制信号和下拉电阻控制信号并分别输入所述第二上拉电阻单元和所述下拉电阻单元，能够并行对上拉电阻和下拉电阻进行校准，提高了存储器芯片的ZQ校准效率，降低了ZQ校准过程对存储器芯片的性能影响。

基于上述实施例，所述基于所述第一目标上拉电阻调节信号、所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，确定上拉电阻控制信号和下拉电阻控制信号，具体包括：

基于所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，分别确定所述第二上拉电阻单元中的P沟道器件导通数量以及所述下拉电阻单元中的N沟道器件导通数量；

将所述第一目标上拉电阻调节信号作为上拉电阻控制信号，并基于所述上拉电阻控制信号以及，所述P沟道器件导通数量与所述N沟道器件导通数量的比值，确定下拉电阻控制信号。

图6示例了一种电子设备的实体结构示意图，如图6所示，该电子设备可以包括：处理器(processor)301、通信接口(Communications Interface)302、存储器(memory)303和通信总线304，其中，处理器301，通信接口302，存储器303通过通信总线304完成相互间的通信。处理器301可以调用存储器303中的逻辑指令，以执行上述各方法所提供的存储器芯片的ZQ校准方法，所述方法包括：响应于存储器芯片输出的ZQ校准命令分别向上拉电阻校准模块和下拉电阻校准模块输入参考电压信号，同时，向第一上拉电阻单元输入第一上拉电阻调节信号，并分别向第二上拉电阻单元和下拉电阻单元输入第二上拉电阻调节信号和下拉电阻调节信号；基于所述上拉电阻校准模块的第一校准反馈信号对所述第一上拉电阻调节信号进行更新，以确定对应的第一目标上拉电阻调节信号；同时基于所述下拉电阻校准模块的第二校准反馈信号对所述第二上拉电阻调节信号进行更新，以确定对应的第二目标上拉电阻调节信号；基于所述第一目标上拉电阻调节信号、所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，确定上拉电阻控制信号和下拉电阻控制信号并分别输入所述第二上拉电阻单元和所述下拉电阻单元。

此外，上述的存储器303中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

另一方面，本申请还提供一种计算机程序产品，所述计算机程序产品包括计算机程序，计算机程序可存储在非暂态计算机可读存储介质上，所述计算机程序被处理器执行时，计算机能够执行上述各方法所提供的存储器芯片的ZQ校准方法，所述方法包括：响应于存储器芯片输出的ZQ校准命令分别向上拉电阻校准模块和下拉电阻校准模块输入参考电压信号，同时，向第一上拉电阻单元输入第一上拉电阻调节信号，并分别向第二上拉电阻单元和下拉电阻单元输入第二上拉电阻调节信号和下拉电阻调节信号；基于所述上拉电阻校准模块的第一校准反馈信号对所述第一上拉电阻调节信号进行更新，以确定对应的第一目标上拉电阻调节信号；同时基于所述下拉电阻校准模块的第二校准反馈信号对所述第二上拉电阻调节信号进行更新，以确定对应的第二目标上拉电阻调节信号；基于所述第一目标上拉电阻调节信号、所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，确定上拉电阻控制信号和下拉电阻控制信号并分别输入所述第二上拉电阻单元和所述下拉电阻单元。

又一方面，本申请还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现以执行上述各方法提供的存储器芯片的ZQ校准方法，所述方法包括：响应于存储器芯片输出的ZQ校准命令分别向上拉电阻校准模块和下拉电阻校准模块输入参考电压信号，同时，向第一上拉电阻单元输入第一上拉电阻调节信号，并分别向第二上拉电阻单元和下拉电阻单元输入第二上拉电阻调节信号和下拉电阻调节信号；基于所述上拉电阻校准模块的第一校准反馈信号对所述第一上拉电阻调节信号进行更新，以确定对应的第一目标上拉电阻调节信号；同时基于所述下拉电阻校准模块的第二校准反馈信号对所述第二上拉电阻调节信号进行更新，以确定对应的第二目标上拉电阻调节信号；基于所述第一目标上拉电阻调节信号、所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，确定上拉电阻控制信号和下拉电阻控制信号并分别输入所述第二上拉电阻单元和所述下拉电阻单元。

以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。

最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (9)

1.一种存储器芯片的ZQ校准电路，其特征在于，所述电路包括：

校准控制模块、上拉电阻校准模块和下拉电阻校准模块；所述上拉电阻校准模块包括第一上拉电阻单元，所述下拉电阻校准模块包括下拉电阻单元和第二上拉电阻单元，所述第一上拉电阻单元和所述第二上拉电阻单元结构相同；

所述校准控制模块用于响应于存储器芯片输出的ZQ校准命令分别向所述上拉电阻校准模块和下拉电阻校准模块输入参考电压信号，同时，向所述第一上拉电阻单元输入第一上拉电阻调节信号，并分别向所述第二上拉电阻单元和所述下拉电阻单元输入第二上拉电阻调节信号和下拉电阻调节信号；

所述校准控制模块还用于基于所述上拉电阻校准模块的第一校准反馈信号对所述第一上拉电阻调节信号进行更新，以确定对应的第一目标上拉电阻调节信号；同时基于所述下拉电阻校准模块的第二校准反馈信号对所述第二上拉电阻调节信号进行更新，以确定对应的第二目标上拉电阻调节信号，并基于所述第一目标上拉电阻调节信号、所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，确定上拉电阻控制信号和下拉电阻控制信号并分别输入所述第二上拉电阻单元和所述下拉电阻单元；

所述基于所述第一目标上拉电阻调节信号、所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，确定上拉电阻控制信号和下拉电阻控制信号，具体包括：

基于所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，分别确定所述第二上拉电阻单元中的P沟道器件导通数量以及所述下拉电阻单元中的N沟道器件导通数量；

将所述第一目标上拉电阻调节信号作为上拉电阻控制信号，并基于所述上拉电阻控制信号以及，所述P沟道器件导通数量与所述N沟道器件导通数量的比值，确定下拉电阻控制信号。

2.根据权利要求1所述的存储器芯片的ZQ校准电路，其特征在于，所述第一上拉电阻单元和所述第二上拉电阻单元由多个第一阻值调节器件组成，所述下拉电阻单元由多个第二阻值调节器件组成，相应的，所述第一上拉电阻调节信号和所述第二上拉电阻调节信号分别用于对所述第一上拉电阻单元和所述第二上拉电阻单元中的第一阻值调节器件进行通断控制，所述下拉电阻调节信号用于对所述下拉电阻单元中的第二阻值调节器件进行通断控制。

3.根据权利要求2所述的存储器芯片的ZQ校准电路，其特征在于，所述上拉电阻校准模块还包括片外电阻和第一电压比较器，所述下拉电阻校准模块还包括第二电压比较器。

4.根据权利要求3所述的存储器芯片的ZQ校准电路，其特征在于，所述片外电阻的第一端以及所述第一电压比较器的同相输入端分别与所述第一上拉电阻单元的第二端连接，所述片外电阻的第二端接地，所述第一电压比较器的反相输入端用于接收所述参考电压，所述第一电压比较器的输出端用于输出所述第一校准反馈信号。

5.根据权利要求4所述的存储器芯片的ZQ校准电路，其特征在于，所述第二电压比较器的同相输入端与所述第二上拉电阻单元的第二端连接，所述第二电压比较器的反相输入端用于接收所述参考电压，所述第二电压比较器的输出端用于输出所述第二校准反馈信号。

6.根据权利要求5所述的存储器芯片的ZQ校准电路，其特征在于，所述第一上拉电阻单元和所述第二上拉电阻单元的第一端均与电源连接，所述第二上拉电阻单元的第二端还与所述下拉电阻单元的第一端连接，所述下拉电阻单元的第二端接地。

7.根据权利要求6所述的存储器芯片的ZQ校准电路，其特征在于，所述第一阻值调节器件为P沟道器件，所述第二阻值调节器为N沟道器件，相应的，所述对所述第一上拉电阻单元和所述第二上拉电阻单元中的第一阻值调节器件进行通断控制指控制所述第一上拉电阻单元和所述第二上拉电阻单元中的P沟道器件的导通数量；所述对所述下拉电阻单元中的第二阻值调节器件进行通断控制指控制所述下拉电阻单元中的N沟道器件的导通数量。

8.根据权利要求7所述的存储器芯片的ZQ校准电路，其特征在于，所述第一目标上拉电阻调节信号为所述第一校准反馈信号为零时对应的第一上拉电阻调节信号，所述第二目标上拉电阻调节信号为所述第二校准反馈信号为零时对应的第二上拉电阻调节信号。

9.一种存储器芯片的ZQ校准方法，其特征在于，所述方法应用于权利要求8所述的存储器芯片的ZQ校准电路的校准控制模块，所述方法包括：

响应于存储器芯片输出的ZQ校准命令分别向上拉电阻校准模块和下拉电阻校准模块输入参考电压信号，同时，向第一上拉电阻单元输入第一上拉电阻调节信号，并分别向第二上拉电阻单元和下拉电阻单元输入第二上拉电阻调节信号和下拉电阻调节信号；

基于所述上拉电阻校准模块的第一校准反馈信号对所述第一上拉电阻调节信号进行更新，以确定对应的第一目标上拉电阻调节信号；同时基于所述下拉电阻校准模块的第二校准反馈信号对所述第二上拉电阻调节信号进行更新，以确定对应的第二目标上拉电阻调节信号；

基于所述第一目标上拉电阻调节信号、所述第二目标上拉电阻调节信号和所述下拉电阻调节信号，确定上拉电阻控制信号和下拉电阻控制信号并分别输入所述第二上拉电阻单元和所述下拉电阻单元。