KR20230086734A - 임피던스 교정 회로 및 방법 - Google Patents

임피던스 교정 회로 및 방법 Download PDF

Info

Publication number
KR20230086734A
KR20230086734A KR1020237015849A KR20237015849A KR20230086734A KR 20230086734 A KR20230086734 A KR 20230086734A KR 1020237015849 A KR1020237015849 A KR 1020237015849A KR 20237015849 A KR20237015849 A KR 20237015849A KR 20230086734 A KR20230086734 A KR 20230086734A
Authority
KR
South Korea
Prior art keywords
pull
resistor
calibration
calibrated
voltage
Prior art date
Application number
KR1020237015849A
Other languages
English (en)
Inventor
치웨이 왕
아이메이 량
창칭 원
Original Assignee
선전 판고 마이크로시스템즈 컴퍼니.,리미티드.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 선전 판고 마이크로시스템즈 컴퍼니.,리미티드. filed Critical 선전 판고 마이크로시스템즈 컴퍼니.,리미티드.
Publication of KR20230086734A publication Critical patent/KR20230086734A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/28—Impedance matching networks
    • H03H11/30—Automatic matching of source impedance to load impedance

Landscapes

  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

임피던스 교정 회로 및 방법에 있어서, 상기 임피던스 교정 회로(100)는 교정할 풀업 저항 소자(110), 교정할 풀다운 저항 소자(120) 및 교정 유닛(130)을 포함하되, 상기 교정할 풀업 저항 소자(110)의 제1 연결단(111)은 상기 교정 유닛(130)에 연결되고, 상기 교정할 풀업 저항 소자(110)의 제2 연결단(112)은 전원단(114)에 연결되며; 상기 교정할 풀다운 저항 소자(120)의 제1 연결단(121)은 상기 교정 유닛(130)에 연결되고, 상기 교정할 풀다운 저항 소자(120)의 제2 연결단(122)은 상기 교정할 풀업 저항 소자(110)의 제3 연결단(113)에 연결되며, 상기 교정할 풀다운 저항 소자(120)의 제3 연결단(123)은 접지되고; 상기 교정 유닛(130)은 전압 수신단(131) 및 교정 코드 출력단(132)을 포함하고, 상기 교정 유닛(130)은 상기 전압 수신단(131)을 통해 제1 전압 및 제2 전압을 수신한다. 교정할 풀업 저항 소자(110), 교정할 풀다운 저항 소자(120) 및 교정 유닛(130)을 이용하여 저항을 보다 간단하고 효율적으로 교정할 수 있다.

Description

임피던스 교정 회로 및 방법
관련 출원의 상호 참조
본 출원은 2020년 12월 30일에 출원된 출원번호 202011612009.X의 중국 출원의 우선권을 주장하며, 모든 목적을 위해 그 전문이 참조로 여기에 포함된다.
본 발명의 실시예는 집적 회로 설계 분야에 관한 것으로, 구체적으로 임피던스 교정 회로 및 방법에 관한 것이나 이에 한정되지 않는다.
전자 정보 기술의 발달로 칩 내부 트랜지스터 저항 수치에 대한 요구 사항이 점점 높아지고 있으며, 예를 들어 다양한 트랜지스터의 제조 과정에서 트랜지스터 내부 저항의 저항 수치가 공정이 달라짐에 따라 통상적으로 정확한 저항 수치를 갖는 온 칩 저항을 직접 제조하기 어렵다. 따라서 칩 내부 저항의 저항 수치를 추가로 교정할 필요가 있어 칩 내의 임피던스를 어떻게 더 잘 교정할 것인가가 시급히 해결해야 할 문제이다.
본 발명의 실시예에 따라 제공되는 임피던스 교정 회로 및 방법이 주요하게 해결하고자 하는 기술적 과제는 임피던스 교정 프로세스를 단순화하는 것이다.
제1 양태에 따르면, 본 발명의 실시예는 임피던스 교정 회로를 제공하고, 상기 임피던스 교정 회로는 상기 임피던스 교정 회로는 교정할 풀업 저항 소자, 교정할 풀다운 저항 소자 및 교정 유닛을 포함하되, 상기 교정할 풀업 저항 소자의 제1 연결단은 상기 교정 유닛에 연결되고, 상기 교정할 풀업 저항 소자의 제2 연결단은 전원단에 연결되며; 상기 교정할 풀다운 저항 소자의 제1 연결단은 상기 교정 유닛에 연결되고, 상기 교정할 풀다운 저항 소자의 제2 연결단은 상기 교정할 풀업 저항 소자의 제3 연결단에 연결되며, 상기 교정할 풀다운 저항 소자의 제3 연결단은 접지되고; 상기 교정 유닛은 전압 수신단 및 교정 코드 출력단을 포함하고, 상기 교정 유닛은 상기 전압 수신단을 통해 제1 전압 및 제2 전압을 수신하되, 상기 제1 전압은 상기 교정할 풀업 저항 소자의 출력 전압이고, 상기 제2 전압은 상기 교정할 풀다운 저항 소자의 출력 전압이며, 상기 교정 유닛은 상기 제1 전압 및 상기 제2 전압에 따라 제1 교정 코드 및 제2 교정 코드를 획득하고, 상기 교정 유닛은 상기 제1 교정 코드를 이용하여 상기 교정할 풀업 저항 소자의 저항 수치를 교정하며, 상기 제2 교정 코드를 이용하여 상기 교정할 풀다운 저항 소자의 저항 수치를 교정한다.
선택적으로, 상기 임피던스 교정 회로는 교정 저항을 더 포함하고, 상기 교정 저항의 제1 연결단은 상기 교정할 풀업 저항 소자 및 상기 교정 유닛에 각각 연결되며, 상기 교정 저항의 제2 연결단은 접지된다.
선택적으로, 상기 교정할 풀업 저항 소자는 다수의 서브 풀업 저항 소자를 포함하고, 각각의 상기 서브 풀업 저항 소자는 제1 스위치 소자 및 제1 저항을 포함하며, 상기 제1 스위치 소자의 제1 연결단은 상기 전원단에 연결되고, 상기 제1 스위치 소자의 제어단은 상기 교정 유닛에 연결되며, 상기 제1 스위치 소자의 제2 연결단은 상기 제1 저항의 제1 연결단에 연결되고, 상기 제1 저항의 제2 연결단은 상기 교정 저항 및 상기 교정할 풀다운 저항 소자에 각각 연결된다.
선택적으로, 상기 제1 스위치 소자는 PMOS 트랜지스터이고, 상기 PMOS 트랜지스터의 소스는 상기 전원단에 연결되며, 상기 PMOS 트랜지스터의 게이트는 상기 교정 유닛에 연결되고, 상기 PMOS 트랜지스터의 드레인은 상기 제1 저항의 제1 연결단에 연결된다.
선택적으로, 상기 교정할 풀다운 저항 소자는 다수의 서브 풀다운 저항 소자를 포함하고, 각각의 상기 서브 풀다운 저항 소자는 제2 저항 및 제2 스위치 소자를 포함하며, 상기 제2 저항의 제1 연결단은 상기 제1 저항에 연결되고, 상기 제2 저항의 제2 연결단은 상기 제2 스위치 소자의 제1 연결단에 연결되며, 상기 제2 스위치 소자의 제어단은 상기 교정 유닛에 연결되고, 상기 제2 스위치 소자의 제2 연결단은 접지된다.
선택적으로, 상기 제2 스위치 소자는 NMOS 트랜지스터이고, 상기 NMOS 트랜지스터의 소스는 상기 제2 저항의 제2 연결단에 연결되며, 상기 NMOS 트랜지스터의 게이트는 상기 교정 유닛에 연결되고, 상기 NMOS 트랜지스터의 드레인 단자는 접지된다.
선택적으로, 상기 임피던스 교정 회로는 교정 저항을 더 포함하고, 상기 교정 저항의 제1 연결단은 상기 교정할 풀다운 저항 소자 및 상기 교정 유닛에 각각 연결되며, 상기 교정 저항의 제2 연결단은 접지된다.
선택적으로, 상기 교정 유닛은 비교기, 논리 처리 유닛, 변환기 및 래치를 포함하고; 상기 비교기는 제1 전압 수신단 및 제2 전압 수신단을 포함하되, 상기 제1 전압 수신단은 상기 제1 전압 또는 제2 전압을 수신하고, 상기 제2 전압 수신단은 상기 기준 전압을 수신하며, 상기 비교기는 상기 제1 전압과 상기 기준 전압을 비교하여 상기 제1 교정 코드를 획득하고, 상기 제2 전압과 상기 기준 전압을 비교하여 상기 제2 교정 코드를 획득하며; 상기 논리 처리 유닛의 제1 연결단은 상기 비교기에 연결되고, 상기 논리 처리 유닛의 제2 연결단은 상기 변환기의 제1 연결단에 연결되며, 상기 변환기의 제2 연결단은 상기 래치의 제1 연결단 또는 제2 연결단에 연결되고, 상기 래치의 제2 연결단은 상기 교정할 풀업 저항 소자에 연결되며, 상기 래치는 상기 변환기에 의해 전송된 제1 교정 코드 또는 제2 교정 코드를 저장한다.
제2 양태에 따르면, 본 발명의 실시예는 임피던스 교정 방법을 더 제공하고, 상기 방법은 제1 양태의 임피던스 교정 회로에 적용되며, 상기 방법은, 제1 전압 및 제2 전압을 수신하되, 상기 제1 전압은 상기 교정할 풀업 저항 소자의 출력 전압이고, 상기 제2 전압은 상기 교정할 풀다운 저항 소자의 출력 전압인 단계; 상기 제1 전압 및 상기 제2 전압에 따라 제1 교정 코드 및 제2 교정 코드를 획득하는 단계; 상기 제1 교정 코드를 이용하여 상기 교정할 풀업 저항 소자의 저항 수치를 교정하며, 상기 제2 교정 코드를 이용하여 상기 교정할 풀다운 저항 소자의 저항 수치를 교정하는 단계를 포함한다.
선택적으로, 상기 제1 교정 코드를 이용하여 상기 교정할 풀업 저항 소자의 저항 수치를 교정하며, 상기 제2 교정 코드를 이용하여 상기 교정할 풀다운 저항 소자의 저항 수치를 교정하는 상기 단계는, 상기 제1 교정 코드 및 상기 제2 교정 코드에 따라 유효 저항의 개수를 결정하고, 상기 유효 저항의 개수에 따라 상기 교정할 풀업 저항 소자 및 상기 교정할 풀다운 저항 소자의 저항 값을 교정하는 단계를 포함한다.
본 발명의 실시예에 따라 제공되는 임피던스 교정 회로 및 방법에 있어서, 상기 임피던스 교정 회로는 교정할 풀업 저항 소자, 교정할 풀다운 저항 소자 및 교정 유닛을 포함하되, 교정할 풀업 저항 소자의 제1 연결단은 상기 교정 유닛에 연결되고, 상기 교정할 풀업 저항 소자의 제2 연결단은 전원단에 연결되며, 교정할 풀다운 저항 소자의 제1 연결단은 상기 교정 유닛에 연결되고, 상기 교정할 풀다운 저항 소자의 제2 연결단은 상기 교정할 풀업 저항 소자의 제3 연결단에 연결되며, 상기 교정할 풀다운 저항 소자의 제3 연결단은 접지되고, 교정 유닛은 전압 수신단 및 교정 코드 출력단을 포함하고, 상기 교정 유닛은 상기 전압 수신단을 통해 제1 전압 및 제2 전압을 수신하되, 상기 제1 전압은 상기 교정할 풀업 저항 소자의 출력 전압이고, 상기 제2 전압은 상기 교정할 풀다운 저항 소자의 출력 전압이며, 상기 교정 유닛은 상기 제1 전압 및 상기 제2 전압에 따라 제1 교정 코드 및 제2 교정 코드를 획득하고, 상기 교정 유닛은 상기 제1 교정 코드를 이용하여 상기 교정할 풀업 저항 소자의 저항 수치를 교정하며, 상기 제2 교정 코드를 이용하여 상기 교정할 풀다운 저항 소자의 저항 수치를 교정한다. 본 발명은 교정할 풀업 저항 소자, 교정할 풀다운 저항 소자 및 교정 유닛을 결합하여 저항을 보다 간단하고 효율적으로 교정할 수 있으며 임피던스 교정 조건을 어느 정도 단순화할 수 있다.
본 발명의 다른 특징 및 이에 상응하는 유익한 효과는 명세서의 다음 부분에서 설명되며, 유익한 효과의 적어도 일부는 본 발명의 명세서의 기재로부터 명백해질 것이다.
도 1은 기본 임피던스 교정 회로의 구조 모식도이다.
도 2는 기본 임피던스 교정 회로에서 풀업 저항 교정 구조 모식도이다.
도 3은 기본 임피던스 교정 회로에서 풀업 저항 교정에 대응되는 구조 모식도이다.
도 4는 기본 임피던스 교정 회로에서 풀다운 저항 교정에 대응되는 구조 모식도이다.
도 5는 본 발명의 일 실시예에 따라 제공되는 임피던스 교정 회로의 구조 모식도이다.
도 6은 본 발명의 일 실시예에 따라 제공되는 임피던스 교정 회로의 물리적 구조 모식도이다.
도 7은 본 발명의 일 실시예에 따라 제공되는 임피던스 교정 회로에서 교정할 풀업 저항 소자의 모식도이다.
도 8은 본 발명의 일 실시예에 따라 제공되는 임피던스 교정 회로에서 교정할 풀다운 저항 소자의 모식도이다.
도 9는 본 발명의 일 실시예에 따라 제공되는 임피던스 교정 방법의 방법 흐름도이다.
도 10은 본 발명의 일 실시예에 따라 제공되는 임피던스 교정 방법에서 교정할 풀업 저항 소자에 대응되는 회로 블록도이다.
도 11은 본 발명의 일 실시예에 따라 제공되는 임피던스 교정 방법中교정할 풀다운 저항 소자에 대응되는 회로 블록도이다.
본 발명의 실시예의 과제 해결 수단을 보다 명확하게 설명하기 위해, 실시예의 설명에 사용되어야 하는 도면을 아래에 간략히 소개할 것이다. 아래의 도면은 본 발명의 일부 실시예일 뿐이며, 당업자라면 창의적인 노력 없이 이러한 도면에 기초하여 다른 도면을 얻을 수 있을 것이다.
현재 신호 무결성 요구 사항을 보장하기 위해, 칩의 고속 IO(Input Output)는 일반적으로 임피던스가 채의 특성 임피던스와 매칭되도록 송신단과 수신단 임피던스를 요구한다. 여기서, 채널의 특성 임피던스는 일반적으로 50Ω이다. 그러나 공정 제조의 차이로 칩 내부 트랜지스터와 저항 사이에 편차가 발생하게 되며, 상기 편차는 약 20%이다. 따라서 상기 편차가 신호 무결성에 미치는 영향을 피하기 위해 상기 임피던스를 교정해야 한다. FPGA(Field-Programmable Gate Array, 필드 프로그래머블 게이트 어레이)에서 IO는 일반적으로 많은 프로토콜 요구 사항을 지원해야 하며, 상이한 프로토콜의 레벨 표준으로 인해 트랜지스터가 상이한 전압 영역에서 작동하고 트랜지스터의 출력 임피던스 역시 달라지게 된다. 따라서, 단일 임피던스 교정 조건은 일반적인 적용을 보장하거나 정확도 요구 사항을 충족할 수 없게 된다. 또한, 상이한 프로토콜에대해 상이한 교정 조절을 선택하면 많은 비용이 소요된다. 이 밖에, IO 리소스의 제한으로 인해 교정에 사용되는 IO 개수가 적을 수록 애플리케이션 측에 제공할 수 있는 리소스가 많아지므로 교정에 사용되는 IO 리소스를 줄이는것이 시급히 해결해야 할 문제이다.
기존의 임피던스 교정 회로의 기본 구조는 도 1에 도시된 바와 같고, 도 1에서 Ru 및 Rd는 각각 풀업 및 풀다운 출력 임피던스이며, MP<m:0>이 풀업 임피던스를 조절하기 위한 제어 코드이고, MP<m:0>은 도통되어 온(on)된 분기 개수를 제어하기 위한 것이며, 예를 들어 MP<m:0>=11000은 2개의 채널이 온(on)되고 나머지 3개의 채널이 오프(off)됨을 의미하고; MN<m:0>은 풀다운 임피던스를 제어하기 위한 제어 코드이고, MN<m:0>은 도통되어 온(on)된 분기 개수를 제어하기 위한 것이다. 임피던스 매칭 요구 사항으로 인해 Ru 및 Rd가 신뢰할 수 있는 정확도 범위에 도달하도록 해야 하므로, 풀업 저항 및 풀다운 저항을 별도로 교정해야 한다.
풀업 출력 임피던스 Ru를 교정하는 경우를 예로 들면(이때 풀다운 경로는 오프 상태임), 기존의 교정 방식은 도 2에 도시된 바와 같고, 도 2에서 Vref는 기준 전압이고, Vout는 출력 전압이며, 교정 회로 모듈의 작용은 Vout와 Vref의 전압을 비교하여 둘의 크기 차이를 판단한 다음 획득한 제어 코드 MP<m:0>를 비교하여 도통된 경로의 개수를조정하고 구동 강도를 조정하여 출력 전압 Vout이 설정된 기준 전압 Vref과 동일하도록 하는 것이다.
종래 기술에서 상이한 프로토콜의 임피던스를 교정할 경우, 상이한 저항 및 전압을 외부에서 연결해야 하므로 칩의 구성 비용이 어느 정도 증가하고 적용 가능성이 낮다. 예를 들어 프로토콜 1에서 공통 모드 레벨 0.5*VCCIO(VCCIO=1.2V)를 요구하기에 외부 VC를 접지해야 하고, Vout를 0.5*VCCIO로 교정하면, 이때 Ru=Rref이고, 공통 모드 레벨이 0.5*VCCIO인 요구를 충족한다. 다른 예를 들어, 프로토콜 2에서 공통 모드 레벨 0.75*VCCIO(VCCIO=1.2V)를 요구하기에 외부 VC를 0.5* VCCIO에 연결해야 하며, Vout를 0.75*VCCIO로 교정하면, 이때 Ru=Rref이고, 공통 모드 레벨이 0.75*VCCIO인 요구를 충족한다. 프로토콜 1 및 프로토콜 2의 교정 회로는 도 3 및 도 4에 도시된 바와 같고, 도 3 및 도 4로부터 공통 모드 레벨 요구 사항이 0.5*VCCIO인 경우에 외부 VC를 VCCIO에 연결해야 하고, 공통 모드 레벨 요구사항이 0.5*VCCIO인 경우에는 VC를 0.75VCCIO에 연결해야 함을 알 수 있다.
요약하면, 종래 기술에서 임피던스를 교정할 경우, 프로토콜이 다름에 따라 시스템이 상이한 전위를 제공해야 하고, 풀업 IO 및 풀다운 IO는 동시에 외부 저항에 연결되어야만 풀업 저항 및 풀다운 저항을 별도로 교정할 수 있기에, 칩의 환경 구성 비용이 어느 정도 증가하고 사용자 경험이 높지 않으며 적용 가능성도 상대적으로 낮다.
상술한 문제점에 대하여, 본 발명자는 본 발명의 실시예에 따라 제공되는 임피던스 교정 회로 및 방법을 제안하고, 본 발명의 실시예는 교정할 풀업 저항 소자, 교정할 풀다운 저항 소자 및 교정 유닛을 결합하여 임피던스 교정의 구현 조건을 단순화하고 제판 요구 사항을 어느 정도 낮출 수 있다.
도 5를 참조하면, 이는 본 발명의 일 실시예에 따라 제공되는 임피던스 교정 회로이고, 상기 임피던스 교정 회로(100)는 교정할 풀업 저항 소자(110), 교정할 풀다운 저항 소자(120) 및 교정 유닛(130)을 포함할 수 있다.
일부 실시형태에서, 교정할 풀업 저항 소자(110)의 제1 연결단(111)은 상기 교정 유닛(130)에 연결되고, 상기 교정할 풀업 저항 소자(110)의 제2 연결단(112)은 전원단(114)에 연결된다. 이 밖에, 교정할 풀다운 저항 소자(120)의 제1 연결단(121)은 상기 교정 유닛(130)에 연결되, 상기 교정할 풀다운 저항 소자(120)의 제2 연결단(122)은 상기 교정할 풀업 저항 소자(110)의 제3 연결단113에 연결되며, 상기 교정할 풀다운 저항 소자(120)의 제3 연결단(123)은 접지된다.
본 발명의 실시예에서, 교정 유닛(130)은 전압 수신단(131) 및 교정 코드 출력단(132)을 포함할 수 있고, 상기 교정 유닛(130)은 상기 전압 수신단(131)을 통해 제1 전압 및 제2 전압을 수신하되, 상기 제1 전압은 상기 교정할 풀업 저항 소자(110)의 출력 전압이고, 상기 제2 전압은 상기 교정할 풀다운 저항 소자(120)의 출력 전압이며, 상기 교정 유닛(130)은 상기 제1 전압 및 상기 제2 전압에 따라 제1 교정 코드 및 제2 교정 코드를 획득하고, 상기 교정 유닛(130)은 상기 제1 교정 코드를 이용하여 상기 교정할 풀업 저항 소자(110)의 저항 수치를 교정하며, 상기 제2 교정 코드를 이용하여 상기 교정할 풀다운 저항 소자(120)의 저항 수치를 교정한다.
보다 명확한 이해를 위해, 교정할 풀업 저항 소자(110), 교정할 풀다운 저항 소자(120) 및 교정 유닛(130)의 관계에 대하여, 본 발명의 실시예는 도 6에 도시된 교정 회로의 물리적 구조도를 제공하였다. 도 6으로부터, 다른 일부 실시형태에서, 임피던스 교정 회로(100)는 교정할 풀업 저항 소자(110), 교정할 풀다운 저항 소자(120) 및 교정 유닛(130)을 포함하는 외에, 교정 저항(140)을 더 포함할 수 있고, 상기 교정 저항(140)의 제1 연결단은 상기 교정할 풀업 저항 소자(110) 및 상기 교정 유닛(130)에 각각 연결되고, 상기 교정 저항(140)의 제2 연결단은 접지(GND)되는 것을 알 수 있다.
한 가지 방식으로서, 교정할 풀업 저항 소자(110)는 다수의 서브 풀업 저항 소자(115)를 포함하고, 각각의 상기 서브 풀업 저항 소자(115)(Ru)는 제1 스위치 소자(1151) 및 제1 저항(1152)을 포함하며, 상기 제1 스위치 소자(1151)의 제1 연결단은 상기 전원단(114)(VCCIO)에 연결되고, 상기 제1 스위치 소자(1151)의 제어단은 상기 교정 유닛(130)에 연결되며, 상기 제1 스위치 소자(1151)의 제2 연결단은 상기 제1 저항(1152)의 제1 연결단에 연결되고, 상기 제1 저항(1152)의 제2 연결단은 상기 교정 저항(140)(Rref) 및 상기 교정할 풀다운 저항 소자(120)에 각각 연결된다.
구체적인 일 실시형태에서, 상기 제1 스위치 소자(1151)는 PMOS 트랜지스터이고, 상기 PMOS 트랜지스터의 소스는 상기 전원단에 연결되며, 상기 PMOS 트랜지스터의 게이트는 상기 교정 유닛(130)에 연결되며, 상기 PMOS 트랜지스터의 드레인은 상기 제1 저항(1152)의 제1 연결단에 연결된다. 이 밖에, 상기 제1 스위치 소자(1152)는 NMOS 트랜지스터일 수도 있고, 제1 스위치 소자(1152)가 구체적으로 어떤 타입의 스위치인지에 대해서는 여기에서 명확히 제한하지 않으며 실제 상황에 따라 선택할 수 있다.
다른 일부 실시형태에서, 교정할 풀다운 저항 소자(120)는 다수의 서브 풀다운 저항 소자(124)(Rd)를 포함하고, 각각의 상기 서브 풀다운 저항 소자(124)는 제2 저항(1241) 및 제2 스위치 소자(1242)를 포함하며, 상기 제2 저항(1241)의 제1 연결단은 상기 제1 저항(1152)에 연결되고, 상기 제2 저항(1241)의 제2 연결단은 상기 제2 스위치 소자(1242)의 제1 연결단에 연결되며, 상기 제2 스위치 소자(1242)의 제어단은 상기 교정 유닛(130)에 연결되고, 상기 제2 스위치 소자(1242)의 제2 연결단은 접지(GND)된다.
다른 한 가지 방식으로서, 상기 제2 스위치 소자(1242)는 NMOS 트랜지스터이고, 상기 NMOS 트랜지스터의 소스는 상기 제2 저항(1241)의 제2 연결단에 연결될 수 있으며, 상기 NMOS 트랜지스터의 게이트는 상기 교정 유닛(130)에 연결될 수 있고, 상기 NMOS 트랜지스터의 드레인 단자는 접지될 수 있다. 이 밖에, 상기 제2 스위치 소자(1242)는 PMOS 트랜지스터일 수도 있고, 제2 스위치 소자(1242)가 구체적으로 어떤 타입의 스위치인지에 대해서는 여기에서 명확히 제한하지 않으며 실제 상황에 따라 선택할 수 있다.
교정할 풀업 저항 소자 및 교정할 풀다운 저항 소자에 대응되는 저항 수치의 교정 프로세스를 더 명확하게 이해하도록, 도 7 및 도 8에 도시된 구조 모식도를 제공한다. 도 7은 교정할 풀업 저항 소자의 구조 모식도이고, 도 7로부터 교정 유닛(130)이 비교기(133), 논리 처리 유닛(134), 변환기(135) 및 래치(136)를 포함할 수 있음을 알 수 있다.
일부 실시형태에서, 비교기(133)는 제1 전압 수신단 및 제2 전압 수신단을 포함할 수 있고, 상기 제1 전압 수신단은 상기 제1 전압 또는 제2 전압(Vout)을 수신하며, 상기 제2 전압 수신단은 상기 기준 전압(Vref)을 수신하고, 제1 전압 수신단은 제1 전압 서브 수신단 및 제2 전압 서브 수신단을 포함할 수 있으며, 교정 유닛(130)은 제1 전압 서브 수신단을 통해 교정할 풀업 저항 소자(110)에 연결되어 교정할 풀업 저항 소자의 출력 전압을 수신하고, 상기 출력 전압은 제1 전압으로 사용될 수 있으며; 교정 유닛(130)은 제2 전압 서브 수신단을 통해 교정할 풀다운 저항 소자(120)에 연결되어 교정할 풀다운 저항 소자의 출력 전압을 수신하고, 상기 출력 전압은 제2 전압으로 사용될 수 있다. 상기 비교기(133)는 상기 제1 전압과 상기 기준 전압을 비교하여 상기 제1 교정 코드(Mp<m:0>)를 획득하며, 상기 제2 전압과 상기 기준 전압을 비교하여 상기 제2 교정 코드(Mn<m:0>)를 얻는다.
이 밖에, 논리 처리 유닛(134)의 제1 연결단은 상기 비교기(133)에 연결되고, 상기 논리 처리 유닛(134)의 제2 연결단은 상기 변환기(135)의 제1 연결단에 연결되며, 논리 처리 유닛(134)은 순차 근사 논리라고도 할 수 있고, 상기 논리 처리 유닛(134)은 비교기(133)에 의해 송신된 비교 결과를 수신하고 클럭 신호(CLK)를 수신하며, 비교기(133)에 의해 송신된 비교 결과가 기설정 조건에 부합되지 않을 경우, 제1 전압 또는 제2 전압을 순차적으로 조절한다. 따라서, 본 발명의 실시예에서 임피던스 교정 회로는 클럭 생성 서브 회로를 더 포함할 수 있고, 상기 클럭 생성 서브 회로는 상기 논리 처리 유닛(134)에 연결되어 상기 논리 처리 유닛(134)에 클럭 신호를 제공한다.
한 가지 방식으로서, 변환기(135)의 제2 연결단은 상기 래치의 제1 연결단 또는 제2 연결단에 연결되고, 변환기(135)의 작용은 교정할 풀업 저항 소자(110)의 저항 수치에 대한 교정, 및 교정할 풀다운 저항 소자(120)의 저항 수치에 대한 교정을 제어하는 것이고, 즉 상기 변환기(135)가 IO1(교정할 풀업 저항 소자(110)의 출력)에 연결될 경우, 임피던스 교정 회로(100)는 풀업 분기에서 교정할 풀업 저항 소자(110)의 저항 수치를 조정하고, 이때 풀다운 분기는 오프 상태이며, 즉 풀다운 분기의 제2 교정 코드(Mn<m:0>)를 0으로 설정하며, 이때의 교정할 풀다운 저항 소자(120)가 위치한 풀다운 분기는 오프 상태이다. 선택적으로, 래치(136)의 제2 연결단은 상기 교정할 풀업 저항 소자(110)에 연결되고, 상기 래치(136)는 상기 변환기(135)에 의해 전송된 제1 교정 코드 또는 제2 교정 코드를 저장한다.
요약하면, 교정할 풀업 저항 소자(110)의 저항 수치를 교정할 경우, 비교기(133)의 입력은 기준 전압(Vref) 및 제1 전압(Vout1)이고, 여기서, 제1 전압은 교정할 풀업 저항 소자(110)의 출력 전압이며, 변환기(135)는 교정할 풀업 저항 소자(110)에 대응되는 IO1의 제1 교정 코드 값(Mp<m:0>)에 연결된다. 내부 풀다운 분기(교정할 풀다운 저항 소자(120)가 위치한 분기)는 제2 교정 코드 값(Mn<m:0>)을 0으로 설정하여 오프 상태이다.
본 발명의 실시예는 비교기(133) 및 논리 처리 유닛(134)에 의해 제1 교정 코드(Mp<m:0>)를 획득한 후, 상기 제1 교정 코드를 통해 교정할 풀업 저항 소자(110) 내부 저항에 대하여 하이 비트에서 로우 비트로의 조정을 수행하여, 제1 전압 Vout이 점차 기준 전압 Vref에 근접하도록 하며, 이 조작을 마지막 비트의 양자화가 이루어질 때까지 수행한다. 이때 획득된 제1 교정 코드 Mp<m:0> 값은 래치에 의해 저장된다. 이로써 교정할 풀업 저항 소자 저항 수치를 교정할 수 있다. 교정할 풀업 저항 소자(110)의 저항 수치의 교정이 완료된 후, 변환기(130)를 IO2의 Mn<m:0>(교정할 풀다운 저항 소자(120)가 위치한 분기)로 전환하고, 이때 비교기(133)의 일단은 기준 전압 Vref에 연결되며, 타단은 교정할 풀다운 저항 소자(120)의 전압 출력단에 연결되어 제2 전압을 수신한다.
한 가지 방식으로서, 교정할 풀다운 저항 소자(120)의 구조는 도 8에 도시된 바와 같고, 도 8로부터, 교정할 풀다운 저항 소자(120)의 저항 수치를 교정할 경우, 주로 교정할 풀업 저항 소자(110)에 의해 획득된 제1 교정 코드를 기반으로 수행한다. 교정할 풀다운 저항 소자(120)의 저항 수치를 교정할 경우, 주로 교정할 풀업 저항 소자(110)를 교정하여 획득된 제1 교정 코드 Mp<m:0>를 IO2의 Mp<m:0>에 맵핑한다. 비교기(133) 및 논리 처리 유닛(134)에 의해 제2 교정 코드 Mn<m:0>를 획득한 후, 상기 제2 교정 코드를 기반으로 교정할 풀다운 저항 소자(120) 내부 저항에 대하여 하이 비트에서 로우 비트로의 조정을 수행하여, 제2 전압 Vout이 점차 기준 전압 Vref에 근접하도록 하며, 이 조작을 마지막 비트의 양자화가 이루어질 때까지 수행한다. 이때 획득된 제2 교정 코드 Mn<m:0>는 래치에 의해 저장된다.
일부 실시형태에서, 교정 유닛(130)에 의해 출력된 제1 교정 코드 값Mp<m:0> 및 제2 교정 코드 값Mn<m:0>은 각 세그먼트의 구동에 대응되고, 출력 임피던스는 모두 교정된 풀업 저항 Ru과 풀다운 저항 Rd의 저항 수치이다.
다른 일부 실시형태에서, 상기 임피던스 교정 회로(100)에 포함된 상기 교정 저항(140)은 교정할 풀다운 저항 소자(120)에 연결될 수도 있고(미도시), 구체적으로 상기 교정 저항(140)의 제1 연결단은 상기 교정할 풀다운 저항 소자(120) 및 상기 교정 유닛(130)에 각각 연결되며, 상기 교정 저항(140)의 제2 연결단은 접지된다. 이 밖에, 상기 교정할 풀다운 저항 소자(120)는 다수의 서브 풀다운 저항 소자(124)을 포함하고, 각각의 상기 서브 풀다운 저항 소자(124)는 하나의 제2 스위치 소자(1242) 및 하나의 제2 저항(1241)을 포함할 수 있으며, 상기 제2 스위치 소자(1242)의 제1 연결단은 상기 전원단(114)에 연결되고, 상기 제2 스위치 소자(1242)의 제어단은 상기 교정 유닛(130)에 연결되며, 상기 제2 스위치 소자(1242)의 제2 연결단은 상기 제2 저항(1241)의 제1 연결단에 연결되고, 상기 제2 저항(1242)의 제2 연결단은 상기 교정 저항(140) 및 상기 교정할 풀업 저항 소자(110)에 각각 연결된다. 여기서, 제2 스위치 소자(1242)는 PMOS 트랜지스터 또는 NMOS 트랜지스터일 수 있다.
다른 한 가지 방식으로서, 상기 교정할 풀업 저항 소자(110)는 다수의 서브 풀업 저항 소자(115)을 포함하고, 각각의 상기 서브 풀업 저항 소자(115)(Ru)는 제1 스위치 소자(1151) 및 제1 저항(1152)을 포함하며, 상기 제1 저항(1152)의 제1 연결단은 상기 제2 저항(1242)에 연결되고, 상기 제1 저항(1152)의 제2 연결단은 상기 제1 스위치 소자(1151)의 제1 연결단에 연결되며, 상기 제1 스위치 소자(1151)의 제어단은 상기 교정 유닛(130)에 연결되고, 상기 제1 스위치 소자(1151)의 연결단은 접지된다. 여기서, 제1 스위치 소자(1242)는 PMOS 트랜지스터 또는 NMOS 트랜지스터일 수 있다.
요약하면, 본 발명의 실시예는 교정할 풀업 저항 소자(110)에 하나의 교정 저항(140)를 연결하고 상기 교정 저항(140)을 통해 교정할 풀업 저항 소자(110)의 저항 수치를 교정한 다음, 교정할 풀업 저항 소자(110)의 교정 결과를 기반으로 교정할 풀다운 저항 소자(120)의 저항 수치를 교정하거나; 또는 본 발명의 실시예는 교정할 풀다운 저항 소자(120)에 하나의 교정 저항(140)을 연결하고 상기 교정 저항(140)을 통해 교정할 풀다운 저항 소자(120)의 저항 수치를 교정한 다음, 교정할 풀다운 저항 소자(120)의 교정 결과를 기반으로 교정할 풀업 저항 소자(110)의 저항 수치를 교정할 수 있다. 보다시피, 교정 저항(140)은 교정할 풀업 저항 소자(110)에 연결되거나 교정할 풀다운 저항 소자(120)에 연결될 수 있고, 구체적으로 교정할 풀업 저항 소자(110)에 연결되는지 아니면 교정할 풀다운 저항 소자(120)에 연결되는지는 여기에서 명확히 제한하지 않으며 실제 상황에 따라 선택할 수 있다.
본 발명의 실시예에 따라 제공되는 임피던스 교정 회로에 있어서, 상기 임피던스 교정 회로는 교정할 풀업 저항 소자, 교정할 풀다운 저항 소자 및 교정 유닛을 포함하며, 여기서, 교정할 풀업 저항 소자의 제1 연결단은 상기 교정 유닛에 연결되고, 상기 교정할 풀업 저항 소자의 제2 연결단은 전원단에 연결되며, 교정할 풀다운 저항 소자의 제1 연결단은 상기 교정 유닛에 연결되고, 상기 교정할 풀다운 저항 소자의 제2 연결단은 상기 교정할 풀업 저항 소자의 제3 연결단에 연결되며, 상기 교정할 풀다운 저항 소자의 제3 연결단은 접지되고, 교정 유닛은 전압 수신단 및 교정 코드 출력단을 포함하며, 상기 교정 유닛은 상기 전압 수신단을 통해 제1 전압 및 제2 전압을 수신하되, 상기 제1 전압은 상기 교정할 풀업 저항 소자의 출력 전압이고, 상기 제2 전압은 상기 교정할 풀다운 저항 소자의 출력 전압이며, 상기 교정 유닛은 상기 제1 전압 및 상기 제2 전압에 따라 제1 교정 코드 및 제2 교정 코드를 획득하고, 상기 교정 유닛은 상기 제1 교정 코드를 이용하여 상기 교정할 풀업 저항 소자의 저항 수치를 교정하며, 상기 제2 교정 코드를 이용하여 상기 교정할 풀다운 저항 소자의 저항 수치를 교정한다. 본 발명은 교정할 풀업 저항 소자, 교정할 풀다운 저항 소자 및 교정 유닛을 결합하여 저항을 보다 간단하고 효율적으로 교정할 수 있으며 임피던스 교정 조건을 어느 정도 단순화할 수 있다.
도 9를 참조하면, 이는 본 발명의 실시예에 따라 제공되는 임피던스 교정 방법의 방법 흐름도이고, 상기 흐름도는 상술한 임피던스 교정 회로에 적용되며, 도 9를 참조하면 상기 방법은 단계 S110 내지 단계 S130을 포함할 수 있다.
단계 S110: 제1 전압 및 제2 전압을 수신하되, 상기 제1 전압은 상기 교정할 풀업 저항 소자의 출력 전압이고, 상기 제2 전압은 상기 교정할 풀다운 저항 소자의 출력 전압이다.
단계 S120: 상기 제1 전압 및 상기 제2 전압에 따라 제1 교정 코드 및 제2 교정 코드를 획득한다.
한 가지 방식으로서, 본 발명의 실시예는 제1 전압이 획득된 경우 제1 전압과 기준 전압을 비교하고 제1 전압이 기준 전압보다 큰지의 여부를 판단하며, 크면 제1 교정 코드 값에 대응되는 비트 수는 1이고, 제1 전압이 기준 전압보다 작으면 제1 교정 코드 값에 대응되는 비트 수는 0이다.
이 밖에, 제1 전압이 기준 전압보다 클 경우, 본 발명의 실시예는 제1 전압을 조정, 즉 제1 전압을 증가시킨 후, 증가된 제1 전압을 다시 기준 전압과 비교하여 제1 교정 코드에 대응되는 다른 비트의 값을 얻고, 몇번 비교하면 대응되는 코드 값의 비트 수가 몇 자리이다. 구체적으로 몇번 비교하는지는 실제 상황에 따라 선택할 수 있고 여기에서는 명확히 제한하지 않는다. 예를 들어, 풀업 저항을 교정할 경우 기준 전압과 제1 전압을 비교하고 5번 조정한 후 제1 전압이 기준 전압과 동일하고, 처음 두 번의 제1 전압은 기준 전압보다 크고, 마지막 세 번의 제1 전압은 기준 전압보다 작았다면, 이때 획득된 제1 교정 코드는 11000이고, 즉 MP<m:0>=11000이다. 위의 소개를 통해, MP<m:0>에 의해 제어하는 것은 도통되어 온(on)된 교정할 풀업 저항 소자에 대응되는 분기 개수임을 알 수 있다. 이 밖에, 본 발명의 실시예는 제1 전압이 기준 전압보다 큰지의 여부를 판단하고, 작으면 상응하게 제1 전압을 증가시켜 풀업 저항 또는 풀다운 저항에 대한 교정을 실현할 수 있다.
제1 교정 코드의 획득 과정과 유사하게, 본 발명의 실시예는 제2 전압이 획득된 경우에도 제2 전압과 기준 전압을 비교하고 제2 전압이 기준 전압보다 큰지의 여부를 판단하며, 크면 제2 교정 코드 값에 대응되는 비트 수는 1이고, 제2 전압이 기준 전압보다 작으면 제2 교정 코드 값에 대응되는 비트 수는 0이다. 이 밖에, 제2 전압이 기준 전압보다 클 경우, 본 발명의 실시예는 제2 전압을 조정, 즉 제2 전압을 증가시킨 후, 증가된 제2 전압을 다시 기준 전압과 비교하여 제2 교정 코드에 대응되는 다른 비트의 값을 얻고, 몇번 비교하면 대응되는 코드 값의 비트 수가 몇 자리이다. 구체적으로 몇번 비교하는지는 실제 상황에 따라 선택할 수 있고 여기에서는 명확히 제한하지 않는다. 예를 들어, 풀다운 저항을 교정할 경우 기준 전압과 제2 전압을 비교하고 5번 조정한 후 제2 전압이 기준 전압과 동일하고, 처음 세 번의 제2 전압은 기준 전압보다 크고, 마지막 두 번의 제2 전압은 기준 전압보다 작았다면, 이때 획득된 제2 교정 코드는 11100이고, 즉 MN<m:0>=11100이다. 위의 소개를 통해, MN<m:0>에 의해 제어하는 것은 도통되어 온(on)된 교정할 풀다운 저항 소자에 대응되는 분기 개수임을 알 수 있다. 풀다운 저항에 대한 조정은 풀업 저항에 대한 조정과 유사하기에 여기에서는 일일이 반복 설명하지 않는다.
단계 S130: 상기 제1 교정 코드를 이용하여 상기 교정할 풀업 저항 소자의 저항 수치를 교정하며, 상기 제2 교정 코드를 이용하여 상기 교정할 풀다운 저항 소자의 저항 수치를 교정한다.
일부 실시형태에서, 제1 교정 코드 및 제2 교정 코드가 획득된 후, 본 발명의 실시예는 제1 교정 코드를 이용하여 교정할 풀업 저항 소자의 저항 수치를 교정할 수 있고, 제2 교정 코드를 이용하여 교정할 풀다운 저항 소자의 저항 수치를 교정할 수 있다.
다른 일부 실시형태에서, 기준 전압 및 출력 전압이 획득된 후, 본 발명의 실시예는 기설정 공식에 따라 교정할 풀업 저항 소자에 연결된 제1 저항의 개수 Np 및 교정할 풀다운 저항 소자에 연결된 제2 저항의 개수 Nn, 및 교정 저항의 저항 수치 Rref를 획득할 수 있다. 구체적으로, 풀업 저항을 교정할 경우, 본 발명의 실시예는 Rref = a * Ru, Vref = b * VCCIO가 되도록 하고, 상기 식에서 Rref는 교정 저항, Ru는 풀업 저항, VCCIO는 제1 전압, a는 저항 계수, b는 전압 계수이며, b∈(0,1)이다. 이 밖에, 기준 전압 Vref는 다음 공식을 만족한다.
Figure pct00001
상기 공식은 전압과 저항 값 사이의 관계식이고, 상기 식에서 Np는 교정할 풀업 저항 소자에서 유효 저항의 개수를 나타내고, 즉 교정할 풀업 저항 소자에서 세그먼트 수를 나타내며, 실제 세그먼트 개수는 Np+1이다. Ru는 풀업 저항 값이고, Rref는 교정 저항 값이며, VCCIO는 교정할 풀업 저항 소자의 출력 전압 값, 즉 제1 전압 값이고, Vref는 기준 전압 값이다.
일부 실시형태에서, 상기 공식을 획득한 후, 본 발명의 실시예는 이를 a, b에 대한 해를 구하는 다음과 같은 공식으로 변환할 수 있다.
Figure pct00002
본 발명의 실시예는
Figure pct00003
의 분자 및 분모를 가장 작은 기약 정수로 환산하여
Figure pct00004
를 얻을 수 있으며, 상기 소개로부터 알 수 있는 바와 같이, 기준 전압 Vref를 알고 있으므로 b 값도 알고 있다. 예를 들어, 제1 전압 VCCIO=1V, 기준 전압 Vref=0.7V이며, 계산을 통해 b=0.7을 얻을 수 있고, 획득된 b 값을 상기 공식에 대입하여,
Figure pct00005
을 가장 작은 기약 정수로 환산하여
Figure pct00006
을 얻을 수 있으며,
Figure pct00007
,
Figure pct00008
가 되도록 하며, 상기 공식에 의해 Np 및 Rref를 계산할 수 있고 Nn=b1도 얻을 수 있다.
한 가지 방식으로서, 본 발명의 실시예는 상기 제1 교정 코드 및 상기 제2 교정 코드에 따라 유효 저항의 개수를 결정하고, 상기 유효 저항의 개수에 따라 상기 교정할 풀업 저항 소자 및 상기 교정할 풀다운 저항 소자의 저항 값을 교정할 수 있다.
본 발명의 실시예를 더 잘 이해하기 위해, 하나의 구체적인 실시형태를 제공한다. 기준 전압 Vref이 0.75*VCCIO이고, 여기서, 제1 전압 VCCIO=1.2V이며, 교정된 풀업 저항 Ru이 풀다운 저항 Rd과 동일해야 하고, 저항 수치가 50Ω이다. 앞에서 소개한 방법을 통해 b=Vref/VCCIO=0.75,
Figure pct00009
=3/1을 계산하고, 즉
Figure pct00010
=3이며, 이로써 b2=3, b1=1을 얻을 수 있고, Np+1=3, 즉 Np=2임을 알 수 있으며, Nn=1이다. 이렇게 도 10 및 도 11에 도시된 교정 결과 모식도를 얻을 수 있다.
본 발명의 실시예는 FPGA와 같은 프로그래머블 소자에 대하여, IO 구성 가능 구동 능력을 종합적으로 고려함으로써 구성 리소스를 충분히 활용하여 편의성 및 리소스 활용도에 대한 최적해를 달성할 수 있다. 또한 본 발명의 실시예는 상이한 공통 모드 레벨(기준 전압)에서의 교정 기능을 칩 내부에 통합시킴으로써, 외부에서 별도의 전압원을 제공할 필요가 없이 구성을 통해 쉽게 실현할 수 있으므로 임피던스 교정의 구현 조건을 단순화하고 제판 요구 사항을 어느 정도 낮출 수 있다.
요약하면, 본 발명의 실시예에 따라 제공되는 임피던스 교정 회로 및 방법에 있어서, 상기 방법은 임피던스 교정 회로를 이용하여 임피던스를 보다 간단하고 효율적으로 교정할 수 있고, 여기서, 임피던스 교정 회로는 교정할 풀업 저항 소자, 교정할 풀다운 저항 소자 및 교정 유닛을 포함하며, 여기서, 교정할 풀업 저항 소자의 제1 연결단은 상기 교정 유닛에 연결되, 상기 교정할 풀업 저항 소자의 제2 연결단은 전원단에 연결되며, 교정할 풀다운 저항 소자의 제1 연결단은 상기 교정 유닛에 연결되고, 상기 교정할 풀다운 저항 소자의 제2 연결단은 상기 교정할 풀업 저항 소자의 제3 연결단에 연결되며, 상기 교정할 풀다운 저항 소자의 제3 연결단은 접지되고, 교정 유닛은 전압 수신단 및 교정 코드 출력단을 포함하며, 상기 교정 유닛은 상기 전압 수신단을 통해 제1 전압 및 제2 전압을 수신하되, 상기 제1 전압은 상기 교정할 풀업 저항 소자의 출력 전압이고, 상기 제2 전압은 상기 교정할 풀다운 저항 소자의 출력 전압이며, 상기 교정 유닛은 상기 제1 전압 및 상기 제2 전압에 따라 제1 교정 코드 및 제2 교정 코드를 획득하고, 상기 교정 유닛은 상기 제1 교정 코드를 이용하여 상기 교정할 풀업 저항 소자의 저항 수치를 교정하며, 상기 제2 교정 코드를 이용하여 상기 교정할 풀다운 저항 소자의 저항 수치를 교정한다. 본 발명은 교정할 풀업 저항 소자, 교정할 풀다운 저항 소자 및 교정 유닛을 결합하여 저항을 보다 간단하고 효율적으로 교정할 수 있으며 임피던스 교정 조건을 어느 정도 단순화할 수 있다. 이 밖에, 본 발명의 실시예는 교정 시 하나의 교정 저항만 필요하기에, 교정이 완료된 후 일부 IO를 해제할 수 있어 IO를 절약하고 고객에대한 범용 적용 가능성을 향상시킨다.
당업자는 상기 개시된 방법의 단계, 시스템, 시스템의 기능적 모듈/유닛의 전부 또는 일부가 소프트웨어(컴퓨팅 시스템에 의해 실행 가능한 컴퓨터 프로그램 코드로 구현될 수 있음), 펌웨어, 하드웨어 및 이들의 적절한 조합으로 구현될 수 있다. 하드웨어 실시형태에서, 위의 설명에서 언급한 기능적 모듈/유닛 간의 분할은 반드시 물리적 구성 요소의 분할과 일치하지 않을 수도 있는 바; 예를 들어 하나의 물리적 구성 요소가 여러 기능을 가질 수 있거나 하나의 기능 또는 단계가 여러 물리적 구성 요소의 조합에 의해 수행될 수 있다. 물리적 구성요소의 일부 또는 전부는 중앙 처리 장치, 디지털 신호 프로세서 또는 마이크로프로세서와 같은 프로세서에 의해 실행되는 소프트웨어로서 또는 하드웨어로서 또는 주문형 집적 회로와 같은 집적 회로로서 구현될 수 있다.
또한, 당업자에게 잘 알려진 바와 같이, 통신 매체는 전형적으로 컴퓨터 판독가능 명령, 데이터 구조, 컴퓨터 프로그램 모듈, 또는 반송파 또는 다른 전송 메커니즘과 같은 변조된 데이터 신호의 기타 데이터를 포함하고, 임의의 정보 전달 매체를 포함할 수 있다. 따라서, 본 발명은 하드웨어와 소프트웨어의 특정 조합에 제한되지 않는다.
상기 내용은 구체적인 실시형태와 관련하여 본 발명의 실시예에 대한 보다 상세한 설명이며, 본 발명의 구체적인 실시가 이러한 설명에 제한되는 것으로 보아서는 안된다. 당업자는 본 발명의 개념을 벗어나지 않고 일부 간단한 추론 또는 대체를 가할 수 있으며, 이러한 것들은 모두 본 발명의 보호 범위에 속하는 것으로 간주되어야 한다.

Claims (10)

  1. 임피던스 교정 회로에 있어서,
    상기 임피던스 교정 회로는 교정할 풀업 저항 소자, 교정할 풀다운 저항 소자 및 교정 유닛을 포함하되,
    상기 교정할 풀업 저항 소자의 제1 연결단은 상기 교정 유닛에 연결되고, 상기 교정할 풀업 저항 소자의 제2 연결단은 전원단에 연결되며;
    상기 교정할 풀다운 저항 소자의 제1 연결단은 상기 교정 유닛에 연결되고, 상기 교정할 풀다운 저항 소자의 제2 연결단은 상기 교정할 풀업 저항 소자의 제3 연결단에 연결되며, 상기 교정할 풀다운 저항 소자의 제3 연결단은 접지되고;
    상기 교정 유닛은 전압 수신단 및 교정 코드 출력단을 포함하고, 상기 교정 유닛은 상기 전압 수신단을 통해 제1 전압 및 제2 전압을 수신하되, 상기 제1 전압은 상기 교정할 풀업 저항 소자의 출력 전압이고, 상기 제2 전압은 상기 교정할 풀다운 저항 소자의 출력 전압이며, 상기 교정 유닛은 상기 제1 전압 및 상기 제2 전압에 따라 제1 교정 코드 및 제2 교정 코드를 획득하고, 상기 교정 유닛은 상기 제1 교정 코드를 이용하여 상기 교정할 풀업 저항 소자의 저항 수치를 교정하며, 상기 제2 교정 코드를 이용하여 상기 교정할 풀다운 저항 소자의 저항 수치를 교정하는 것을 특징으로 하는 임피던스 교정 회로.
  2. 제1항에 있어서,
    상기 임피던스 교정 회로는 교정 저항을 더 포함하고, 상기 교정 저항의 제1 연결단은 상기 교정할 풀업 저항 소자 및 상기 교정 유닛에 각각 연결되며, 상기 교정 저항의 제2 연결단은 접지되는 것을 특징으로 하는 임피던스 교정 회로.
  3. 제2항에 있어서,
    상기 교정할 풀업 저항 소자는 다수의 서브 풀업 저항 소자를 포함하고, 각각의 상기 서브 풀업 저항 소자는 제1 스위치 소자 및 제1 저항을 포함하며, 상기 제1 스위치 소자의 제1 연결단은 상기 전원단에 연결되고, 상기 제1 스위치 소자의 제어단은 상기 교정 유닛에 연결되며, 상기 제1 스위치 소자의 제2 연결단은 상기 제1 저항의 제1 연결단에 연결되고, 상기 제1 저항의 제2 연결단은 상기 교정 저항 및 상기 교정할 풀다운 저항 소자에 각각 연결되는 것을 특징으로 하는 임피던스 교정 회로.
  4. 제3항에 있어서,
    상기 제1 스위치 소자는 PMOS 트랜지스터이고, 상기 PMOS 트랜지스터의 소스는 상기 전원단에 연결되며, 상기 PMOS 트랜지스터의 게이트는 상기 교정 유닛에 연결되고, 상기 PMOS 트랜지스터의 드레인은 상기 제1 저항의 제1 연결단에 연결되는 것을 특징으로 하는 임피던스 교정 회로.
  5. 제3항에 있어서,
    상기 교정할 풀다운 저항 소자는 다수의 서브 풀다운 저항 소자를 포함하고, 각각의 상기 서브 풀다운 저항 소자는 제2 저항 및 제2 스위치 소자를 포함하며, 상기 제2 저항의 제1 연결단은 상기 제1 저항에 연결되고, 상기 제2 저항의 제2 연결단은 상기 제2 스위치 소자의 제1 연결단에 연결되며, 상기 제2 스위치 소자의 제어단은 상기 교정 유닛에 연결되고, 상기 제2 스위치 소자의 제2 연결단은 접지되는 것을 특징으로 하는 임피던스 교정 회로.
  6. 제5항에 있어서,
    상기 제2 스위치 소자는 NMOS 트랜지스터이고, 상기 NMOS 트랜지스터의 소스는 상기 제2 저항의 제2 연결단에 연결되며, 상기 NMOS 트랜지스터의 게이트는 상기 교정 유닛에 연결되고, 상기 NMOS 트랜지스터의 드레인 단자는 접지되는 것을 특징으로 하는 임피던스 교정 회로.
  7. 제1항에 있어서,
    상기 임피던스 교정 회로는 교정 저항을 더 포함하고, 상기 교정 저항의 제1 연결단은 상기 교정할 풀다운 저항 소자 및 상기 교정 유닛에 각각 연결되며, 상기 교정 저항의 제2 연결단은 접지되는 것을 특징으로 하는 임피던스 교정 회로.
  8. 제1항에 있어서,
    상기 교정 유닛은 비교기, 논리 처리 유닛, 변환기 및 래치를 포함하고;
    상기 비교기는 제1 전압 수신단 및 제2 전압 수신단을 포함하되, 상기 제1 전압 수신단은 상기 제1 전압 또는 제2 전압을 수신하고, 상기 제2 전압 수신단은 상기 기준 전압을 수신하며, 상기 비교기는 상기 제1 전압과 상기 기준 전압을 비교하여 상기 제1 교정 코드를 획득하고, 상기 제2 전압과 상기 기준 전압을 비교하여 상기 제2 교정 코드를 획득하며;
    상기 논리 처리 유닛의 제1 연결단은 상기 비교기에 연결되고, 상기 논리 처리 유닛의 제2 연결단은 상기 변환기의 제1 연결단에 연결되며, 상기 변환기의 제2 연결단은 상기 래치의 제1 연결단 또는 제2 연결단에 연결되고, 상기 래치의 제2 연결단은 상기 교정할 풀업 저항 소자에 연결되며, 상기 래치는 상기 변환기에 의해 전송된 제1 교정 코드 또는 제2 교정 코드를 저장하는 것을 특징으로 하는 임피던스 교정 회로.
  9. 제1항 내지 제8항 중 어느 한 항에 따른 임피던스 교정 회로에 적용되는 임피던스 교정 방법에 있어서,
    상기 방법은,
    제1 전압 및 제2 전압을 수신하되, 상기 제1 전압은 상기 교정할 풀업 저항 소자의 출력 전압이고, 상기 제2 전압은 상기 교정할 풀다운 저항 소자의 출력 전압인 단계;
    상기 제1 전압 및 상기 제2 전압에 따라 제1 교정 코드 및 제2 교정 코드를 획득하는 단계;
    상기 제1 교정 코드를 이용하여 상기 교정할 풀업 저항 소자의 저항 수치를 교정하며, 상기 제2 교정 코드를 이용하여 상기 교정할 풀다운 저항 소자의 저항 수치를 교정하는 단계를 포함하는 것을 특징으로 하는 임피던스 교정 방법.
  10. 제9항에 있어서,
    상기 제1 교정 코드를 이용하여 상기 교정할 풀업 저항 소자의 저항 수치를 교정하며, 상기 제2 교정 코드를 이용하여 상기 교정할 풀다운 저항 소자의 저항 수치를 교정하는 상기 단계는,
    상기 제1 교정 코드 및 상기 제2 교정 코드에 따라 유효 저항의 개수를 결정하고, 상기 유효 저항의 개수에 따라 상기 교정할 풀업 저항 소자 및 상기 교정할 풀다운 저항 소자의 저항 값을 교정하는 단계를 포함하는 것을 특징으로 하는 임피던스 교정 방법.
KR1020237015849A 2020-12-30 2021-03-09 임피던스 교정 회로 및 방법 KR20230086734A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN202011612009.XA CN112636717A (zh) 2020-12-30 2020-12-30 阻抗校准电路和方法
CN202011612009.X 2020-12-30
PCT/CN2021/079751 WO2022141800A1 (zh) 2020-12-30 2021-03-09 阻抗校准电路和方法

Publications (1)

Publication Number Publication Date
KR20230086734A true KR20230086734A (ko) 2023-06-15

Family

ID=75286827

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020237015849A KR20230086734A (ko) 2020-12-30 2021-03-09 임피던스 교정 회로 및 방법

Country Status (3)

Country Link
KR (1) KR20230086734A (ko)
CN (1) CN112636717A (ko)
WO (1) WO2022141800A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024080574A1 (ko) * 2022-10-12 2024-04-18 주식회사 퀄리타스반도체 임피던스 캘리브레이션 장치
KR102663032B1 (ko) * 2022-10-12 2024-05-03 주식회사 퀄리타스반도체 임피던스 캘리브레이션 장치
CN117497020B (zh) * 2023-12-29 2024-04-19 长鑫存储技术(西安)有限公司 输出驱动电路及存储器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7423450B2 (en) * 2006-08-22 2008-09-09 Altera Corporation Techniques for providing calibrated on-chip termination impedance
US9780785B2 (en) * 2015-12-21 2017-10-03 Integrated Silicon Solution, Inc. Calibration circuit for on-chip drive and on-die termination
US10003335B2 (en) * 2016-08-25 2018-06-19 SK Hynix Inc. Data transmission device, and semiconductor device and system including the same
CN110289031B (zh) * 2018-03-19 2021-05-28 长鑫存储技术有限公司 存储器驱动电路及其阻抗匹配方法、半导体存储器
CN111427812B (zh) * 2020-04-21 2022-05-20 中国科学院微电子研究所 计算机闪存设备物理接口的阻抗校准电路及校准控制方法

Also Published As

Publication number Publication date
CN112636717A (zh) 2021-04-09
WO2022141800A1 (zh) 2022-07-07

Similar Documents

Publication Publication Date Title
KR20230086734A (ko) 임피던스 교정 회로 및 방법
US8264253B2 (en) Transmitter swing control circuit and method
US7928757B2 (en) Calibration methods and circuits to calibrate drive current and termination impedance
US6605958B2 (en) Precision on-chip transmission line termination
US20080120838A1 (en) Impedance Calibration for Source Series Terminated Serial Link Transmitter
US20050184896A1 (en) Circuit, apparatus and method for improved current distribution of output drivers enabling improved calibration efficiency and accuracy
JP2008182516A (ja) インタフェース回路および半導体集積回路
US10218543B2 (en) Subscriber station for a bus system and method for reducing wire-bound emissions in a bus system
US9048814B2 (en) Resistance adjusting circuit and resistance adjusting method
US10135442B2 (en) Current-mode logic circuit
US7679397B1 (en) Techniques for precision biasing output driver for a calibrated on-chip termination circuit
US20090251192A1 (en) Self-calibration circuit for usb chips and method thereof
KR20070088845A (ko) 메모리 모듈 및 메모리 모듈에 포함되는 반도체디바이스들의 임피던스 교정방법
CN111427812A (zh) 计算机闪存设备物理接口的阻抗校准电路及校准控制方法
CN214205481U (zh) 阻抗校准电路
US9484912B2 (en) Resistance element generator and output driver using the same
US10063232B1 (en) Digitally controlled impedance calibration for a driver using an on-die reference resistor
US10320430B2 (en) Transmitter with power supply rejection
US7965100B1 (en) Transmitter with internal compensation for variance in differential data line impedance
US8436660B2 (en) Voltage-mode driver with equalization
US11296698B2 (en) Impedance calibration circuit
US9824728B2 (en) Method for performing memory interface calibration in an electronic device, and associated apparatus and associated memory controller
US9825613B1 (en) Resistor calibration system
US20230403020A1 (en) Segmented digital-to-analog converter wireline driver
US11621024B2 (en) Calibration device

Legal Events

Date Code Title Description
E902 Notification of reason for refusal