CN214205481U - 阻抗校准电路 - Google Patents

Abstract

本申请实施例提供的一种阻抗校准电路，该阻抗校准电路包括：待校准上拉电阻器件，所述待校准上拉电阻器件的第一连接端与所述校准单元连接，所述待校准上拉电阻器件的第二连接端与电源端连接；待校准下拉电阻器件，所述待校准下拉电阻器件的第一连接端与所述校准单元连接，所述待校准下拉电阻器件的第二连接端与所述待校准上拉电阻器件的第三连接端连接，所述待校准下拉电阻器件的第三连接端接地；校准单元，所述校准单元包括电压接收端和校准码输出端，所述校准单元通过所述电压接收端接收第一电压和第二电压。本申请通过利用待校准上拉电阻器件、待校准下拉电阻器件以及校准单元可以更加简单高效的实现对电阻的校准。

Description

阻抗校准电路

技术领域

本申请实施例涉及集成电路设计领域，具体而言，涉及但不限于一种阻抗校准电路。

背景技术

随着电子信息技术的发展，对芯片内部晶体管阻值的要求越来越高，如在各种晶体管的制作过程中，由于晶体管内电阻的阻值随工艺变化较大，通常难以直接制作出具有精确阻值的片内电阻，因此需要另外对芯片内电阻的阻值进行校准，因此如何更好的对芯片内的阻抗进行校准是亟待解决的问题。

实用新型内容

本申请实施例提供的一种阻抗校准电路，主要解决的技术问题如何简化阻抗校准的过程。

第一方面，本申请实施例提供一种阻抗校准电路，该阻抗校准电路包括：待校准上拉电阻器件，所述待校准上拉电阻器件的第一连接端与所述校准单元连接，所述待校准上拉电阻器件的第二连接端与电源端连接；待校准下拉电阻器件，所述待校准下拉电阻器件的第一连接端与所述校准单元连接，所述待校准下拉电阻器件的第二连接端与所述待校准上拉电阻器件的第三连接端连接，所述待校准下拉电阻器件的第三连接端接地；校准单元，所述校准单元包括电压接收端和校准码输出端，所述校准单元通过所述电压接收端接收第一电压和第二电压，所述第一电压为所述待校准上拉电阻器件的输出电压，所述第二电压为所述待校准下拉电阻器件的输出电压。

可选的，所述阻抗校准电路还包括校准电阻，所述校准电阻的第一连接端分别与所述待校准上拉电阻器件和所述校准单元连接，所述校准电阻的第二连接端接地。

可选的，所述待校准上拉电阻器件包括多个上拉子电阻器件，每个所述上拉子电阻器件包括第一开关元件和第一电阻，所述第一开关元件的第一连接端与所述电源端连接，所述第一开关元件的控制端与所述校准单元连接，所述第一开关元件的第二连接端与所述第一电阻的第一连接端连接，所述第一电阻的第二连接端分别与所述校准电阻和所述待校准下拉电阻器件连接。

可选的，所述第一开关元件为PMOS晶体管，所述PMOS晶体管的源极与所述电源端连接，所述PMOS晶体管的栅极与所述校准单元连接，所述PMOS晶体管的漏极与所述第一电阻的第一连接端连接。

可选的，所述待校准下拉电阻器件包括多个下拉子电阻器件，每个所述下拉子电阻器件包括第二电阻和第二开关元件，所述第二电阻的第一连接端与所述第一电阻连接，所述第二电阻的第二连接端与所述第二开关元件的第一连接端连接，所述第二开关元件的控制端与所述校准单元连接，所述第二开关元件的第二连接端接地。

可选的，所述第二开关元件为NMOS晶体管，所述NMOS晶体管的源极与所述第二电阻的第二连接端连接，所述NMOS晶体管的栅极与所述校准单元连接，所述NMOS晶体管的漏极端接地。

可选的，所述阻抗校准电路还包括校准电阻，所述校准电阻的第一连接端分别与所述待校准下拉电阻器件和所述校准单元连接，所述校准电阻的第二连接端接地。

可选的，所述校准单元包括比较器、逻辑处理单元、转换器和锁存器；所述比较器包括第一电压接收端和第二电压接收端；所述逻辑处理单元的第一连接端与所述比较器连接，所述逻辑处理单元的第二连接端与所述转换器的第一连接端连接，所述转换器的第二连接端与所述锁存器的第一连接端或者第二连接端连接，所述锁存器的第二连接端与所述待校准上拉电阻器件连接。

可选的，第一电压接收端包括第一子电压接收端和第二子电压接收端，所述校准单元通过所述第一子电压接收端与所述待校准上拉电阻器件连接，以及所述校准单元通过所述第二子电压接收端与所述待校准下拉电阻器件连接。

可选的，所述阻抗校准电路还包括时钟产生子电路，所述时钟产生子电路与所述逻辑处理单元连接。

本申请实施例提供的一种阻抗校准电路，该阻抗校准电路包括待校准上拉电阻器件、待校准下拉电阻器件以及校准单元，其中，待校准上拉电阻器件的第一连接端与所述校准单元连接，所述待校准上拉电阻器件的第二连接端与电源端连接，待校准下拉电阻器件的第一连接端与所述校准单元连接，所述待校准下拉电阻器件的第二连接端与所述待校准上拉电阻器件的第三连接端连接，所述待校准下拉电阻器件的第三连接端接地，校准单元包括电压接收端和校准码输出端，所述校准单元通过所述电压接收端接收第一电压和第二电压，所述第一电压为所述待校准上拉电阻器件的输出电压，所述第二电压为所述待校准下拉电阻器件的输出电压。本申请通过在待校准上拉电阻器件和待校准下拉电阻器件上连接有校准单元可以使最终获取的电阻更加准确。

本申请其他特征和相应的有益效果在说明书的后面部分进行阐述说明，且应当理解，至少部分有益效果从本申请说明书中的记载变的显而易见。

附图说明

图1为一种基础阻抗校准电路的结构示意图；

图2为基础阻抗校准电路中上拉电阻校准结构示意图；

图3为基础阻抗校准电路中上拉电阻校准对应的结构示意图；

图4为基础阻抗校准电路中下拉电阻校准对应的结构示意图；

图5为本申请一实施例提供的一种阻抗校准电路的结构示意图；

图6为本申请一实施例提供的一种阻抗校准电路的实体结构示意图；

图7为本申请一实施例提供的一种阻抗校准电路中待校准上拉电阻器件的示意图；

图8为本申请一实施例提供的一种阻抗校准电路中待校准下拉电阻器件的示意图；

图9为本申请一实施例提供的一种阻抗校准电路中待校准上拉电阻器件对应的电路框图；

图10为本申请一实施例提供的一种阻抗校准电路中待校准下拉电阻器件对应的电路框图。

具体实施方式

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

目前为了保证信号完整性需求，芯片高速IO(Input Output)通常会要求发射端和接收端阻抗，以使该阻抗与信道特征阻抗相匹配，其中，信道特征阻抗一般为50Ω。然而由于工艺制作的差异会导致芯片内部晶体管与电阻之间存在偏差，该偏差上下约为20％，所以为了避免该偏差对信号完整性的影响，需要对该阻抗进行校准。由于FPGA(Field-Programmable GateArray，现场可编程门阵列)中IO通常需要支持非常多协议要求，而不同协议的电平标准，使得晶体管工作于不同电压区域，且晶体管输出阻抗也会有所不同。因此，单一的阻抗校准条件，不能保证普通适用或满足精度要求。并且，不同的协议选择不同的校准调节会消耗很多的成本。此外，由于IO资源有限，用于校准的准用IO数量越少，能提供给应用端的资源便更多，所以减少校准使用的IO资源是亟待解决的问题。

现有的阻抗校准电路的基础结构如图1所示，图1中的R_u和R_d分别为上拉和下拉输出阻抗，MP<m:0>为调整上拉阻抗的控制码，MP<m:0>用于控制打开导通的支路个数，如MP<m:0>＝11000，表示打开2个通道，以及关闭另外3个通道；MN<m:0>为调整下拉阻抗的控制码，MN<m:0>用于控制打开导通的支路个数。由于阻抗匹配的要求，需要保证R_u和R_d达到可靠的精度范围，所以需要分别对上拉电阻和下拉电阻进行校准。

以校准上拉输出阻抗R_u为例(此时下拉路径为关闭状态)，现有的校准方式如图2所示，图2中的V_ref为参考电压，V_out为输出电压，校准电路模块的作用是比较V_out与V_ref的电压，判断两者值的大小，再通过比较获取的控制码MP<m:0>调整导通路径的个数以调整驱动强度，使得V_out输出电压等于设定的参考电压V_ref。

现有技术在对不同协议的阻抗进行校准时，其需要外接不同的电阻和电压，其在一定程度上增大了芯片配置的成本，适用性比较低。如协议1要求共模电平为0.5*V_CCIO(V_CCIO＝1.2V)，那么需要将外接VC接地，当Vout校准至0.5*V_CCIO，此时R_u＝R_ref，且符合共模电平为0.5*V_CCIO。又如协议2要求共模电平为0.75*V_CCIO(V_CCIO＝1.2V)，需要将外接VC接0.5*V_CCIO，当Vout校准至0.75*V_CCIO，那么此时R_u＝R_ref，且符合共模电平为0.75*V_CCIO。协议1和协议2的校准电路如图3和图4所示，通过图3和图4可以看出，共模电平要求为0.5*V_CCIO时需要将外接VC接V_CCIO，而共模电平要求为0.5*V_CCIO时则需要将外接VC接0.75V_CCIO。

综上，现有技术在对阻抗进行校准时，协议不同则需要系统提供不同的电位，并且上拉IO和下拉IO需要同时外接电阻，才能够实现分别对上拉电阻和下拉电阻的校准，如此在一定程度上增大了芯片环境配置成本，用户的使用体验不高，并且适用性也比较低。

针对上述问题，申请人提出了本申请实施例提供的阻抗校准电路，本申请实施例通过结合待校准上拉电阻器件、待校准下拉电阻器件以及校准单元可简化阻抗校准的实现条件，在一定程度上可以降低制版要求。

请参阅图5，为本申请一实施例提供的一种阻抗校准电路，该阻抗校准电路100可以包括待校准上拉电阻器件110、待校准下拉电阻器件120以及校准单元130。

在一些实施方式中，待校准上拉电阻器件110的第一连接端111与所述校准单元130连接，所述待校准上拉电阻器件110的第二连接端112与电源端114连接。另外，待校准下拉电阻器件120的第一连接端121与所述校准单元130连接，所述待校准下拉电阻器件120的第二连接端122与所述待校准上拉电阻器件110的第三连接端113连接，所述待校准下拉电阻器件120的第三连接端123接地。

本申请实施例中，校准单元130可以包括电压接收端131和校准码输出端132，所述校准单元130通过所述电压接收端131接收第一电压和第二电压，所述第一电压为所述待校准上拉电阻器件110的输出电压，所述第二电压为所述待校准下拉电阻器件120的输出电压，所述校准单元130根据所述第一电压和所述第二电压得到第一校准码和第二校准码，所述校准单元130用于利用所述第一校准码对所述待校准上拉电阻器件110的阻值进行校准，以及利用所述第二校准码对所述待校准下拉电阻器件120的阻值进行校准。

为了更清楚的理解，待校准上拉电阻器件110、待校准下拉电阻器件120以及校准单元130的关系，本申请实施例给出了如图6所示的校准电路的实体结构图。从图6可以看出，在另一些实施方式中，阻抗校准电路100除了包括待校准上拉电阻器件110、待校准下拉电阻器件120以及校准单元130以外，其还可以包括校准电阻140，所述校准电阻140的第一连接端分别与所述待校准上拉电阻器件110和所述校准单元130连接，所述校准电阻140的第二连接端接地(GND)。

作为一种方式，待校准上拉电阻器件110包括多个上拉子电阻器件115，每个所述上拉子电阻器件115(R_u)包括第一开关元件1151和第一电阻1152，所述第一开关元件1151的第一连接端与所述电源端114(V_CCIO)连接，所述第一开关元件1151的控制端与所述校准单元130连接，所述第一开关元件1151的第二连接端与所述第一电阻1152的第一连接端连接，所述第一电阻1152的第二连接端分别与所述校准电阻140(R_ref)和所述待校准下拉电阻器件120连接。

在一个具体的实施方式中，所述第一开关元件1151为PMOS晶体管，所述PMOS晶体管的源极与所述电源端连接，所述PMOS晶体管的栅极与所述校准单元130连接，所述PMOS晶体管的漏极与所述第一电阻1152的第一连接端连接。另外，所述第一开关元件1152也可以为NMOS晶体管，第一开关元件1152具体是哪种类型的开关这里不进行明确限制，可以根据实际情况进行选择。

在另一些实施方式中，待校准下拉电阻器件120包括多个下拉子电阻器件124(R_d)，每个所述下拉子电阻器件124包括第二电阻1241和第二开关元件1242，所述第二电阻1241的第一连接端与所述第一电阻1152连接，所述第二电阻1241的第二连接端与所述第二开关元件1242的第一连接端连接，所述第二开关元件1242的控制端与所述校准单元130连接，所述第二开关元件1242的第二连接端接地(GND)。

作为另一种方式，所述第二开关元件1242为NMOS晶体管，所述NMOS晶体管的源极可以与所述第二电阻1241的第二连接端连接，所述NMOS晶体管的栅极可以与所述校准单元130连接，所述NMOS晶体管的漏极端接地。另外，所述第二开关元件1242也可以是PMOS晶体管，第二开关元件1242具体是哪种开关这里不进行明确限制，可以根据实际情况进行选择。

为了更清楚的理解待校准上拉电阻器件和待校准下拉电阻器件对应阻值的校准过程，现给出了如图7和图8所示的结构示意图。图7为待校准上拉电阻器件的结构示意图，从图7可以看出校准单元130可以包括比较器133、逻辑处理单元134、转换器135和锁存器136。

在一些实施方式中，比较器133可以包括第一电压接收端和第二电压接收端，所述第一电压接收端用于接收所述第一电压或者第二电压(V_out)，所述第二电压接收端用于接收所述参考电压(V_ref)第一电压接收端可以包括第一子电压接收端和第二子电压接收端，校准单元130通过第一子电压接收端与待校准上拉电阻器件110连接，并接收待校准上拉电阻器件的输出电压，该输出电压可以作为第一电压；校准单元130通过第二子电压接收端与待校准下拉电阻器件120连接，并接收待校准下拉电阻器件的输出电压，该输出电压可以作为第二电压。所述比较器133用于将所述第一电压和所述参考电压进行比较，得到所述第一校准码(Mp<m:0>)，以及将所述第二电压与所述参考电压进行比较，得到所述第二校准码(Mn<m:0>)。

作为一种方式，本申请实施例在获取到第一电压时可以将第一电压与参考电压进行比较，并判断第一电压是否大于参考电压，若大于，则第一校准码值对应的位数就为1，若第一电压小于参考电压，则第一校准码值对应的位数就为0。

另外，当第一电压大于参考电压时，本申请实施例可以对第一电压进行调整，即增大第一电压，而后将增大后的第一电压再次与参考电压进行比较，进而得到第一校准码对应的另一位值，比较多少次，则对应的码值位数就是几位，具体比较多少次可以根据实际情况进行选择，这里不进行明确限制。例如，在对上拉电阻进行校准时将参考电压和第一电压比较并调整了五次后第一电压等于参考电压，且前两次第一电压大于参考电压，而后三次第一电压则小于参考电压，此时得到的第一校准码即为11000，即MP<m:0>＝11000，通过上述介绍知道，MP<m:0>控制的是打开导通的待校准上拉电阻器对应支路个数。另外，本申请实施例也可以判断第一电压是否大于参考电压，若小于，则对应增大第一电压，以此实现对上拉电阻或者下拉电阻的校准。

与第一校准码获取过程类似，本申请实施例在获取到第二电压时也可以将第二电压与参考电压进行比较，并判断第二电压是否大于参考电压，若大于，则第二校准码值对应的位数就为1，若第二电压小于参考电压，则第二校准码值对应的位数就为0。另外，当第二电压大于参考电压时，本申请实施例可以对第二电压进行调整，即增大第二电压，而后将增大后的第二电压再次与参考电压进行比较，进而得到第二校准码对应的另一位值，比较多少次，则对应的码值位数就是几位。例如，在对下拉电阻进行校准时将参考电压和第二电压比较并调整了五次，且前三次第二电压大于参考电压，而后两次第二电压则小于参考电压，此时得到的第二校准码即为11100，即MN<m:0>＝11100，通过上述介绍知道，MN<m:0>控制的是打开导通的待校准下拉电阻器对应支路个数。下拉电阻的调整与上拉电阻的调整类似，这里就不进行一一赘述了。

另外，逻辑处理单元134的第一连接端与所述比较器133连接，所述逻辑处理单元134的第二连接端与所述转换器135的第一连接端连接，逻辑处理单元134也可以称作是逐次逼近逻辑，所述逻辑处理单元134用于接收比较器133发送的比较结果，以及接收时钟信号(CLK)，并在比较器133发送的比较结果不符合预设条件时，对第一电压或者第二电压进行逐次调节。因此，本申请实施例中阻抗校准电路还可以包括时钟产生子电路，所述时钟产生子电路与所述逻辑处理单元134连接，用于为所述逻辑处理单元134提供时钟信号。

作为一种方式，转换器135的第二连接端与所述锁存器的第一连接端或者第二连接端连接，转换器135的作用是控制对待校准上拉电阻器件110的阻值进行校准，还是对待校准下拉电阻器件120的阻值进行校准，即当所述转换器135连接于IO1(待校准上拉电阻器件110的输出)时，阻抗校准电路100是对上拉支路中的待校准上拉电阻器件110的阻值进行调整，此时下拉支路处于关闭状态，即将下拉支路的第二校准码(Mn<m:0>)置为0，此时的待校准下拉电阻器件120所在的下拉支路处于关闭状态。可选地，锁存器136的第二连接端与所述待校准上拉电阻器件110连接，所述锁存器136用于将所述转换器135传输的第一校准码或者第二校准码进行存储。

综上，在对待校准上拉电阻器件110的阻值进行校准时，比较器133的输入是参考电压(Vref)和第一电压(Vout1)，其中，第一电压是待校准上拉电阻器件110的输出电压，转换器135连接于待校准上拉电阻器件110对应的IO1的第一校准码值(Mp<m:0>)。内部下拉支路(待校准下拉电阻器件120所在支路)通过对第二校准码值(Mn<m:0>)置0处于关闭状态。

本申请实施例可以通过比较器133和逻辑处理单元134得到第一校准码(Mp<m:0>)，而后可以基于所述第一校准码对待校准上拉电阻器件110中的电阻进行由高位至低位的调整，令第一电压Vout逐渐逼近参考电压Vref，直到最后一位完成量化。此时由锁存器对获取的第一校准码Mp<m:0>值进行保存。如此便可以实现对待校准上拉电阻器件阻值的校准。当待校准上拉电阻器件110的阻值校准完成之后，转换器130切换至IO2的Mn<m:0>(待校准下拉电阻器件120所在支路)，此时比较器133的一端连接参考电压Vref，另一端连接待校准下拉电阻器件120的电压输出端，用于接收第二电压。

作为一种方式，待校准下拉电阻器件120的结构如图8所示，从图8可以看出，在对待校准下拉电阻器件120阻值进行校准时，其主要是基于对待校准上拉电阻器件110获取的第一校准码进行的。在对待校准下拉电阻器件120的阻值进行校准时，主要是将待校准上拉电阻器件110校准获取的第一校准码Mp<m:0>映射至IO2的Mp<m:0>。通过比较器133和逻辑处理单元134得到第二校准码Mn<m:0>，而后，可以基于所述第二校准码对待校准下拉电阻器120中的电阻由高位至低位调整，令第二电压Vout逐渐逼近参考电压Vref，直到最后一位完成量化。此时由锁存器对获取的第二校准码Mn<m:0>进行保存。

在一些实施方式，校准单元130输出的第一校准码值Mp<m:0>和第二校准码值Mn<m:0>，对应到每一段的驱动，输出阻抗均为校准后的上拉电阻R_u与下拉电阻R_d的阻值。

在另一些实施方式中，所述阻抗校准电路100包括的所述校准电阻140也可以与待校准下拉电阻器件120连接(未给出示图)，具体的，所述校准电阻140的第一连接端分别与所述待校准下拉电阻器件120和所述校准单元130连接，且所述校准电阻140的第二连接端接地。另外，所述待校准下拉电阻器件120包括多个下拉子电阻器件124，每个所述下拉子电阻器件124可以包括一个第二开关元件1242和一个第二电阻1241，所述第二开关元件1242的第一连接端与所述电源端114连接，所述第二开关元件1242的控制与所述校准单元130连接，所述第二开关元件1242的第二连接端与所述第二电阻1241的第一连接端连接，所述第二电阻1242的第二连接端分别与所述校准电阻140和所述待校准上拉电阻器件110连接。其中，第二开关元件1242可以是PMOS晶体管，也可以是NMOS晶体管。

作为另一种方式，所述待校准上拉电阻器件110包括多个上拉子电阻器件115，每个所述上拉子电阻器件115(R_u)包括第一开关元件1151和第一电阻1152，所述第一电阻1152的第一连接端与所述第二电阻1242连接，所述第一电阻1152的第二连接端与所述第一开关元件1151的第一连接端连接，所述第一开关元件1151的控制端与所述校准单元130连接，所述第一开关元件1151的连接端接地。其中，第一开关元件1242可以是PMOS晶体管，也可以是NMOS晶体管。

综上，本申请实施例可以在待校准上拉电阻器件110上连接一个校准电阻140，并通过该校准电阻140对待校准上拉电阻器件110的阻值进行校准，然后再基于待校准上拉电阻器件110的校准结果对待校准下拉电阻器件120的阻值进行校准；或者本申请实施例也可以在待校准下拉电阻器件120上连接一个校准电阻140，并通过该校准电阻140对待校准下拉电阻器件120的阻值进行校准，然后再基于待校准下拉电阻器件120的校准结果对待校准上拉电阻器件110的阻值进行校准。可见，校准电阻140可以与待校准上拉电阻器件110连接，也可以与待校准下拉电阻器件120连接，具体是与待校准上拉电阻器件110连接还是与待校准下拉电阻器件120连接，这里不进行明确限制可以根据实际情况进行选择。

在另一些实施方式中，获取到参考电压和输出电压后，本申请实施例也可以根据预设的公式来获取待校准上拉电阻器中连接的第一电阻的数量N_p和待校准下拉电阻器中连接的第二电阻的数量N_n，以及获取校准电阻的阻值R_ref。具体的，在对上拉电阻进行校准时，本申请实施例可以令R_ref＝a*R_u，V_ref＝b*V_CCIO，其中，R_ref为校准电阻，R_u为上拉电阻，V_CCIO为第一电压，a为电阻系数，b为电压系数，其中，b∈(0,1)。另外，对参考电压Vref满足下列公式：

上述公式表示的是电压和电阻值之间的关系式，其中N_p指的是待校准上拉电阻器件中有效电阻的数量，即指的是待校准上拉电阻器件中分段数，实际的分段个数是N_p+1。R_u指的是上拉电阻值，R_ref指的是校准电阻值，V_CCIO指的是待校准上拉电阻器件的输出电压值，即第一电压值，V_ref则指的是参考电压值。

在一些实施方式中，获取到上述公式之后，本申请实施例可以将其转换为对a、b的求解，即得到如下公式：

本申请实施例可以将

分子和分母换算成最小不可约整数，得到

通过上述介绍可以知道，参考电压V_ref是已知的，所以b值便是已知的。例如，第一电压V_CCIO＝1V，参考电压V_ref＝0.7V，通过计算可以得到b＝0.7，将获取的b值带入上述公式，将

换算成最小不可约整数，就可以得到

令N_p+1＝b₂，

由上述公式便可以计算得到N_p和R_ref，同时可以得到N_n＝b₁。

作为一种方式，本申请实施例可以根据所述第一校准码和所述第二校准码确定有效电阻的数量，并根据所述有效电阻的数量对所述待校准上拉电阻器件和所述待校准下拉电阻器件的电阻值进行校准。

为了更好的理解本申请实施例，现给出一个具体的实施方式。参考电压V_ref为0.75*V_CCIO，其中，第一电压V_CCIO＝1.2V，需要校准后上拉电阻R_u等于下拉电阻R_d，且阻值为50Ω。利用上面介绍的方法可以计算出b＝V_ref/V_CCIO＝0.75，

即

如此可以得到b₂＝3，b₁＝1，进而可以知道N_p+1＝3，即N_p＝2，而N_n＝1。为此，可以得到如图9和图10的校准结果示意图。

本申请实施例对于FPGA这类可编程器件，与IO可配置驱动能力综合考虑，可以充分利用可配置资源，达到便利度与资源利用率的最优解。并且本申请实施例针对不同共模电平(参考电压)下的校准功能，集成于芯片内部，可以轻易通过配置实现，不需要外部提供额外电压源，简化了阻抗校准的实现条件，在一定程度上可以降低制版要求。

本申请实施例提供的一种阻抗校准电路，该阻抗校准电路包括待校准上拉电阻器件、待校准下拉电阻器件以及校准单元，其中，待校准上拉电阻器件的第一连接端与所述校准单元连接，所述待校准上拉电阻器件的第二连接端与电源端连接，待校准下拉电阻器件的第一连接端与所述校准单元连接，所述待校准下拉电阻器件的第二连接端与所述待校准上拉电阻器件的第三连接端连接，所述待校准下拉电阻器件的第三连接端接地，校准单元包括电压接收端和校准码输出端，所述校准单元通过所述电压接收端接收第一电压和第二电压，所述第一电压为所述待校准上拉电阻器件的输出电压，所述第二电压为所述待校准下拉电阻器件的输出电压。本申请通过在待校准上拉电阻器件和待校准下拉电阻器件上连接有校准单元可以使最终获取的电阻更加准确。另外，本申请实施例在校准阻抗时只需要为待校准上拉电阻器件或者待校准下拉电阻器件连接有一个校准电阻，校准完成后可释放部分IO，节约了IO，增强了客户的普遍适用性。

可见，本领域的技术人员应该明白，上文中所公开方法中的全部或某些步骤、系统、系统中的功能模块/单元可以被实施为软件(可以用计算系统可执行的计算机程序代码来实现)、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些物理组件或所有物理组件可以被实施为由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。

此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、计算机程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。所以，本申请不限制于任何特定的硬件和软件结合。

以上内容是结合具体的实施方式对本申请实施例所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本申请的保护范围。

Claims (10)

1.一种阻抗校准电路，其特征在于，所述阻抗校准电路包括：

待校准上拉电阻器件，所述待校准上拉电阻器件的第一连接端与校准单元连接，所述待校准上拉电阻器件的第二连接端与电源端连接；

待校准下拉电阻器件，所述待校准下拉电阻器件的第一连接端与所述校准单元连接，所述待校准下拉电阻器件的第二连接端与所述待校准上拉电阻器件的第三连接端连接，所述待校准下拉电阻器件的第三连接端接地；

校准单元，所述校准单元包括电压接收端和校准码输出端，所述校准单元通过所述电压接收端接收第一电压和第二电压，所述第一电压为所述待校准上拉电阻器件的输出电压，所述第二电压为所述待校准下拉电阻器件的输出电压。

2.根据权利要求1所述的阻抗校准电路，其特征在于，所述阻抗校准电路还包括校准电阻，所述校准电阻的第一连接端分别与所述待校准上拉电阻器件和所述校准单元连接，所述校准电阻的第二连接端接地。

3.根据权利要求2所述的阻抗校准电路，其特征在于，所述待校准上拉电阻器件包括多个上拉子电阻器件，每个所述上拉子电阻器件包括第一开关元件和第一电阻，所述第一开关元件的第一连接端与所述电源端连接，所述第一开关元件的控制端与所述校准单元连接，所述第一开关元件的第二连接端与所述第一电阻的第一连接端连接，所述第一电阻的第二连接端分别与所述校准电阻和所述待校准下拉电阻器件连接。

4.根据权利要求3所述的阻抗校准电路，其特征在于，所述第一开关元件为PMOS晶体管，所述PMOS晶体管的源极与所述电源端连接，所述PMOS晶体管的栅极与所述校准单元连接，所述PMOS晶体管的漏极与所述第一电阻的第一连接端连接。

5.根据权利要求3所述的阻抗校准电路，其特征在于，所述待校准下拉电阻器件包括多个下拉子电阻器件，每个所述下拉子电阻器件包括第二电阻和第二开关元件，所述第二电阻的第一连接端与所述第一电阻连接，所述第二电阻的第二连接端与所述第二开关元件的第一连接端连接，所述第二开关元件的控制端与所述校准单元连接，所述第二开关元件的第二连接端接地。

6.根据权利要求5所述的阻抗校准电路，其特征在于，所述第二开关元件为NMOS晶体管，所述NMOS晶体管的源极与所述第二电阻的第二连接端连接，所述NMOS晶体管的栅极与所述校准单元连接，所述NMOS晶体管的漏极端接地。

7.根据权利要求1所述阻抗校准电路，其特征在于，所述阻抗校准电路还包括校准电阻，所述校准电阻的第一连接端分别与所述待校准下拉电阻器件和所述校准单元连接，所述校准电阻的第二连接端接地。

8.根据权利要求1所述的阻抗校准电路，其特征在于，所述校准单元包括比较器、逻辑处理单元、转换器和锁存器；

所述比较器包括第一电压接收端和第二电压接收端，所述逻辑处理单元的第一连接端与所述比较器连接，所述逻辑处理单元的第二连接端与所述转换器的第一连接端连接，所述转换器的第二连接端与所述锁存器的第一连接端或者第二连接端连接，所述锁存器的第二连接端与所述待校准上拉电阻器件连接。

9.根据权利要求8所述的阻抗校准电路，其特征在于，所述第一电压接收端包括第一子电压接收端和第二子电压接收端，所述校准单元通过所述第一子电压接收端与所述待校准上拉电阻器件连接，以及所述校准单元通过所述第二子电压接收端与所述待校准下拉电阻器件连接。

10.根据权利要求8或9任一所述的阻抗校准电路，其特征在于，所述阻抗校准电路还包括时钟产生子电路，所述时钟产生子电路与所述逻辑处理单元连接。

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