JP2004032721A - インピーダンス整合用の制御信号生成方法及びその回路 - Google Patents
インピーダンス整合用の制御信号生成方法及びその回路 Download PDFInfo
- Publication number
- JP2004032721A JP2004032721A JP2003130173A JP2003130173A JP2004032721A JP 2004032721 A JP2004032721 A JP 2004032721A JP 2003130173 A JP2003130173 A JP 2003130173A JP 2003130173 A JP2003130173 A JP 2003130173A JP 2004032721 A JP2004032721 A JP 2004032721A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- impedance
- output
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
【解決手段】被比較電圧と基準電圧とをコンパレータ13で比較し、比較結果に応じたカウント動作をアップ/ダウンカウンター14で行う。カウンター14のカウント値を回路15でサーモミータコードに変換して回路11のインピーダンスの変更を行う。インピーダンスの変更は、被比較電圧が基準電圧近傍になったときでも、コンパレータ13が比較を正確に行い得るに十分なシフト電圧を被比較電圧に与えるようにして行う。カウント値は平均化回路16で平均化してその平均値をコード変換回路17でサーモミータコードに変換する。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、インピーダンス整合用の制御信号生成方法及び回路に関し、具体的にはインピーダンス整合対象回路の終端インピーダンスの整合に用いるインピーダンス整合用の制御信号としてアップダウンカウンターのカウント値を用い、このカウント値に基づいて生成される被比較電圧と基準電圧とを比較し、比較結果により該カウンターを制御してカウント値を変更することで、インピーダンス整合用の制御信号を生成するインピーダンス整合用の制御信号生成方法及び回路に関する。
【0002】
【従来の技術】
従来から電気信号伝送路では、信号の送端及び受端においてインピーダンス整合を取る手段が講じられている。このインピーダンス整合を取るのは、電気信号を正常に信号送端から信号受端に伝送させるためである。
特に、半導体素子を用いて構成される高速入出力インタフェースには、高熱を発生するものがあり、そのため、マイナス数十度に冷却される。この高速入出力インタフェースは、通信状態が長く続くと、プラス数十度ほどまで温度上昇する。
このような大きな温度変化や電源電圧の変動が生じて来ると、高速入出力インタフェースにおいてインピーダンス整合を取っている半導体素子が呈するインピーダンスに変化が生ずる。そのため、上述のインピーダンス整合が崩れることになるから、インピーダンス不整合が生じないようにインピーダンス整合を保つ必要がある。
このようなインピーダンス整合を取る手段の1つとして、特開2000−59202号公報(以下、第1の公報という)に記載された出力インピーダンス校正回路がある。この出力インピーダンス校正回路を図30に示す。
【0003】
この出力インピーダンス校正回路の概略を説明すると、次のようになる。
図30に示すインピーダンス可変回路111は、アップ/ダウンカウンター114から出力された2進コードに応じた値のインピーダンスを呈する。接続点111aは、インピーダンス可変回路111と抵抗112との間に接続された接続点である。接続点111aに生ずる被比較電圧は、コンパレータ113の一方の入力に供給される。この被比較電圧は、高速入出力インタフェースのインピーダンス整合回路が呈するインピーダンスを模擬的に表す電圧である。
そのコンパレータ113の他方の入力には、温度が変化しても電圧が変化しない基準電圧Vrefが供給される。
これら被比較電圧と基準電圧とがコンパレータ113で比較され、その比較結果に応じたカウント動作がアップ/ダウンカウンター114で生ぜしめられる。
【0004】
このアップ/ダウンカウンター114の2進コードによって、インピーダンス可変回路111のインピーダンスが調整され、被比較電圧が基準電圧の方へ収束されるようにフィードバック制御されるが、その被比較電圧は、図31の(1)に示すように、基準電圧の上下で変動する。つまり、アップ/ダウンカウンター114の2進コードも変動する。
したがって、そのままでは、2進コードをインピーダンス整合化データとして用いることはできないので、従来、変動する2進コードを安定した一定値に安定化させる手段として、平均化回路が用いられている。この平均化回路を用いた場合の2進値の変化状態を示したのが、図31の(2)である。
【0005】
この平均化回路の参考例の1つとして、特開平10−190642号公報(以下、第2の公報という)に記載されたものがある。
この第2の公報に記載される技術は、デジタル伝送におけるデジタル信号を受信側で再生する際に取らなければならないビット同期技術であり、その中で平均化回路が用いられている。
上記第2の公報に記載されるビット同期回路は、位相比較手段と、リタイミング手段と、平均化回路と、選択手段とを上記ビット同期技術を特徴付ける要素として有する。
【0006】
このビット同期回路の動作概要を先ず述べると、その位相比較手段において、受信データを分周して得られた分周データと多相クロックの各クロックとが比較され、分周データに予め決められた位相関係を有する上記多相クロックのうちの1つのクロックを特定する特定信号が生成される。
リタイミング手段において、分周データが選択手段により選択された抽出クロックによってリタイミングされる。
位相比較手段から平均化回路に供給された上記特定信号は、平均化回路において、リタイミング手段から出力された信号に同期して平均化されて出力される。平均化回路から出力された信号が供給される選択手段は、平均化回路から出力された信号に応じて上記多相クロックのうちの1のクロックを択一的に抽出して抽出クロックを出力する。
選択手段から出力された抽出クロックは、リタイミング手段で用いられるほか、受信データをリタイミングするのに用いられる。
【0007】
上記第2の公報に記載される平均化回路は、具体的には、減算器と、m分の1の重み付け部と、加算器と、記憶部と、数値演算部と、フリップフロップとから構成されている。
この平均化回路は、位相比較手段から供給された特定信号の値を記憶部からの値から減算器で減算した後、減算された値をm分の1の重み付け部でm分の1の余算演算を行い、余算演算された値と記憶部からの値とを加算器で加算して補正した平均値を記憶部に記憶する。そして、記憶部からの平均値を数値演算部で整数に四捨五入して位相比較信号の平均値をフリップフロップでリタイミング手段からの信号によりリタイミングして出力する。
【0008】
【発明が解決しようとする課題】
しかしながら、上述したように、上記出力インピーダンス校正回路の出力に上記平均化回路を接続して変動する2進コードの安定化は達成することができる。このような2進コードの安定化は、出力インピーダンス校正回路において、被比較電圧が基準電圧からコンパレータ113のオフセット電圧から十分離れた値で変動する限りにおいて達成し得る。それは、被比較電圧がそのような条件の下で、図31の(2)に示すように、2値で変動するものである故である。
なお、コンパレータのオフセット電圧とは、コンパレータ113において、被比較電圧が基準電圧に対する大小判定を誤る基準電圧近傍の電圧をいう。
【0009】
しかしながら、上述のコンパレータ113において、被比較電圧が基準電圧に対しコンパレータ113のオフセット電圧だけプラス又はマイナスした値より基準電圧側に入ったとき、その比較結果は、アップ/ダウンカウンター114を1ステップ上へアップカウントさせるか、又は1ステップ下へダウンカウントさせるかは不定である。
このような動作をするコンパレータにおいて、さらに、被比較電圧にノイズが乗った場合に、被比較電圧がたとえ基準電圧からコンパレータ113のオフセット電圧を超えて上回っていたり、また、該オフセット電圧を超えて下回っていたとしても、上述と同様に不規則的な動作が現れてしまう。
【0010】
したがって、上述のような状況が現れると、アップ/ダウンカウンター114のカウント動作も不規則となる。
この状況になったときのアップ/ダウンカウンター114の2進コードに応答してインピーダンス可変回路111のインピーダンスが可変され、接続点111aに現れる被比較電圧は、図32の(1)のようになる。
このような状況になるときに、上述の公報に記載される平均化回路をアップ/ダウンカウンター114の出力に接続して用いるようにしても、平均化回路の出力は、図33に示すように、不規則的に変動する、すなわち、最下位ビットに不規則な揺れが生じてしまう。つまり、平均化回路を入れても、その意味が失われる。なお、図34は、図33のデータをクラフ化したものである。図34の平均化回路の出力だけを示したものが、図32の(2)である。
なお、図33は、第2の公報に記載される平均化回路を構成するm分の1の重み付け部のm=4として算出した値である。
【0011】
このように、上述の出力インピーダンス校正回路の出力に平均化回路を接続して2進コードの安定化を図っても、上述の不規則な動作が現れる場合には、最下位ビットの揺れ、すなわち、インピーダンス整合において1ステップ分の誤差が入って来る。
この誤差を少なくしようとして、2進コードを構成するビット数を増せば、回路が複雑化して回路規模が増大してしまうという問題がある。
また、上述のように、アップ/ダウンカウンター114から出力される2進コード(N個のビットから成る)は、インピーダンス整合対象である被出力インピーダンス整合回路又は被入力インピーダンス整合回路(図35)へのインピーダンス整合データとして用いられるが、その2進コードに基づいて生成されるPチャネル用の第i番目(i=1,2,…,Nのうちの1つ)の制御ビット及びNチャネル用の第i番目の制御ビットは、それぞれ、ナンド回路121i、アンド回路123i(これらの回路の他方の入力には対応するデータビットが供給される)を各別に経て、Pチャネル型MOSFET及びNチャンネル型MOSFETで構成される被出力インピーダンス整合回路又は被入力インピーダンス整合回路の対応するインピーダンス整合化制御入力(Pチャネル型MOSFET124i及びNチャンネル型MOSFET125iのゲート)へ各別の配線を介して供給される。
その各配線に付く浮遊容量にバラツキがあるから、配線数が多くなればなるほど、各配線から出力される信号毎の出力タイミングもバラツクので、被出力インピーダンス整合回路又は被入力インピーダンス整合回路から出力される信号にジッタが発生してしまうという問題もある。
【0012】
この発明は、上述の事情に鑑みてなされたもので、アップダウンカウンターのカウント値に応答して被比較電圧の1カウント毎の変更に少なくともコンパレータのオフセット電圧を加味し被比較電圧を規則的に変更させ、該カウント値を所定時間について平均して安定したインピーダンス整合用の制御信号を生成し得るインピーダンス整合用の制御信号生成方法及び回路を提供することを目的としている。
【0013】
【課題を解決するための手段】
上記課題を解決するために、請求項1記載の発明は、被比較電圧と基準電圧とを比較して、上記被比較電圧の方が小さい場合に上記被比較電圧を所定の電圧だけ増加させ、上記被比較電圧の方が大きい場合に上記被比較電圧を同じ所定の電圧だけ減少させ、上記比較した結果に基づく制御信号を生成し、該制御信号を用いて出力バッファの出力インピーダンス、又は入力バッファの入力インピーダンスを調整するインピーダンス整合用の制御信号を生成する方法に係り、上記被比較電圧を増加させ続ける場合と減少させ続ける場合に用いる上記所定の電圧よりも、増加から減少又は減少から増加に転ずる場合に用いる上記所定の電圧を小さな電位差にし、かつ増加から減少又は減少から増加に転ずる両場合の両所定の電圧を加えた電圧を、上記増加させ又は減少させ続ける場合の所定の電圧よりも小さな電位差にすることを特徴としている。
【0014】
請求項2記載の発明は、請求項1記載のインピーダンス整合用の制御信号生成方法に係り、上記被比較電圧を増加させ続ける場合と減少させ続ける場合に用いる上記所定の電圧は、一定値とすることを特徴としている。
【0015】
請求項3記載の発明は、請求項1又は2記載のインピーダンス整合用の制御信号生成方法に係り、上記被比較電圧の変更は一定時間毎に行い、該一定時間毎の上記比較した結果に基づく上記制御信号を所定時間について平均化することを特徴としている。
【0016】
請求項4記載の発明は、請求項1、2又は3記載のインピーダンス整合用の制御信号生成方法に係り、上記被比較電圧の変更は、上記被比較電圧を増加させる場合の値と上記被比較電圧を減少させる場合の値とを異ならしめて行うことを特徴としている。
【0017】
請求項5記載の発明は、被比較電圧と基準電圧とを一定時間毎に比較するコンパレータと、該コンパレータの比較結果を入力して該比較毎に上記被比較電圧が上記基準電圧よりも小さいときカウント値を1だけインクリメントし上記被比較電圧が上記基準電圧よりも大きいときカウント値を1だけデクリメントするアップ/ダウンカウンターと、上記カウント値に基づいて上記被比較電圧の値を変更させる被比較電圧変更回路と、インピーダンス整合用の制御信号を生成する生成回路とを有するインピーダンス整合用の制御信号生成回路に係り、上記被比較電圧変更回路は、上記被比較電圧の値を変更する際、上記被比較電圧の値を増大方向に変更させるときの値と上記被比較電圧を減少方向に変更させるときの値とを異ならしめて設定する回路であり、上記増大方向と上記減少方向へ変化させ続ける場合の1カウント当たりに変更させる電位差よりも、増加から減少又は減少から増加に転ずる場合に変更させる電位差を小さくするように変更し、かつ上記増大方向と上記減少方向へ変化させ続ける場合の1カウント当たりに変更させる電位差よりも、増加から減少と減少から増加に転ずる両場合に変更させる両電圧を加えた電位差を小さくするように変更するものであり、上記生成回路は、所定時間内に計測された上記カウント値の平均値に基づいて上記インピーダンス整合用の制御信号を生成する回路であることを特徴としている。
【0018】
請求項6記載の発明は、請求項5記載のインピーダンス整合用の制御信号生成回路に係り、上記被比較電圧変更回路は、電源と接地との間に直列に接続された2つのインピーダンス要素を含み、両インピーダンス要素の接続点から上記被比較電圧を出力し、上記電源に接続された上記インピーダンス要素は、上記カウント値に基づいてインピーダンス値が変更される並列接続されたトランジスタであり、該各トランジスタのゲートに上記カウント値に基づく信号が入力されることを特徴としている。
【0019】
請求項7記載の発明は、請求項6記載のインピーダンス整合用の制御信号生成回路に係り、上記電源に接続されたインピーダンス要素は、上記トランジスタに替えてスイッチ素子と抵抗を直列接続したものからなり、上記カウント値に基づく信号により上記スイッチ素子が開閉するものであることを特徴としている。
【0020】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に説明する。
◇第1実施例
図1は、この実施例の第1実施例であるインピーダンス整合用の制御信号生成回路(以下、インピーダンス整合化データ出力回路という)を示す図、図2は、同インピーダンス整合化データ出力回路を適用するネットワークの基幹回線の高速インターフェースの例を示す図、図3は、同インピーダンス整合化データ出力回路をネットワークの基幹回線の高速インターフェースに適用した例を示す図、図4は、同インピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図、図5は、同インピーダンス整合化データ出力回路を構成する平均化回路を示す図、図6は、同インピーダンス整合化データ出力回路を構成するコード変換回路のコード変換を示す図、図7は、同インピーダンス整合化データ出力回路を構成するインピーダンス可変回路のインピーダンス の変化を示す図、図8は、同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を拡大して示す図、図9は、同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を実際に合わせて示す図、また、図10は、同インピーダンス整合化データ出力回路を構成する平均化回路の動作のタイムチャート、図11は、同インピーダンス整合化データ出力回路に生ずる誤差の1つの例を説明する図、また、図12は、同インピーダンス整合化データ出力回路に生ずる誤差の他の例を説明する図である。
【0021】
この実施例のインピーダンス整合化データ出力回路10は、被比較電圧を基準電圧の上下で規則的に変えさせ、被比較電圧を1カウント毎に変更させる電圧を設定して所定時間内のカウント値の平均を取ることにより、常時動作において平均値が変動しない回路に係り、図1に示すように、インピーダンス可変回路11と、直流インピーダンス素子、例えば、抵抗12と、コンパレータ13と、アップ/ダウンカウンター14と、コード変換回路15と、平均化回路16と、コード変換回路17とから成る。
【0022】
このインピーダンス整合化データ出力回路10の要点を図8参照の下に述べる。
図8の状態4は、被比較電圧が電圧V5近傍に固定位置する基準電圧へ近づいてコンパレータのオフセット電圧範囲内に入ってしまった場合を例示する。
この場合、従来のシフト無しの被比較電圧であると、その変化状態は、点線に示すように基準電圧を超えるか否かは僅かなノイズに左右されてその時次第であり、平均化後であっても図32の(2)のような状態変化を示す。
【0023】
これに対して、図8に実線で示すこの発明のシフト有りの被比較電圧は、オフセット電圧範囲内に入っている状態から、もし1ステップ分だけ電圧上昇して状態5で基準電圧を超えると、従来と同様に次の状態6へ電圧を下げるように動作する。
しかし、ここでこの発明は1ステップ分だけ電圧を下げるのではなく、オフセット電圧範囲内に入らないように1ステップ分よりも小さな電圧だけ下げる。
【0024】
そうすると、状態6における被比較電圧は、下げられたステップ値が小さかったために基準電圧を超えることはないので、次の状態7において電圧を下げるように動作する。この時は、1ステップ分だけ下げられる。
【0025】
状態7において被比較電圧は、必ず基準電圧を超えるので、状態8へ電圧を上げるように動作する。
しかし、ここでも、この発明は、1ステップ分だけ電圧を上げるのではなく、1ステップ分よりも小さな電圧だけ上げる。
そうすると、状態8における被比較電圧は、上げられたステップ値が小さかったために基準電圧を超えることはないので、次の状態9において電圧を上げるように動作する。
【0026】
このような動作が繰り返されることで、この発明は、実線で示すように基準電圧をほぼ中心とする規則的な繰り返し波形となる。この波形を平均化すれば、当然基準電圧近傍の一定値となる。
【0027】
上述したように、この規則的な波形を得るために、この発明は、電圧の上昇から下降へ変化する場合と、下降から上昇へ変化する場合の電圧を変化する方向が変わるときに、上昇だけ又は下降だけを続ける場合よりも1ステップ分の電位差を小さく抑えるようにしたことに特徴がある。このことをこの発明ではシフト有りと呼んでいる。
この発明は、インピーダンス整合用の制御信号の揺れを抑えることを目的としている。
【0028】
この目的を達成するために、普通なら被比較電圧の揺れを抑えるようとする試みが行われる。
しかし、使用する素子の温度変化による特性変化や製造条件のバラツキ等により、被比較電圧の揺れを抑えることは極めて困難である。
そこで、この発明は、被比較電圧の揺れを抑えるのではなく、上述したように敢えて規則的に変化させることで平均化後に一定値へ抑えるという技法を採用したものである。
以下、順を追って具体的に説明します。
【0029】
インピーダンス可変回路11は、図4に示すように、インピーダンス素子111乃至119と、ナンド回路1111乃至1118と、インバータ1119,1120とから成る。インピーダンス素子113乃至119は、チャネル幅がWであるPチャネル型MOSFETである。インピーダンス素子111は、チャネル幅がインピーダンス素子113乃至119のチャネル幅Wの1/2(1/2W)であるPチャネル型MOSFETである。インピーダンス素子112は、チャネル幅がインピーダンス素子113乃至119のチャネル幅Wの3/4(3/4W)であるPチャネル型MOSFETである。
Pチャネル型MOSFET111乃至Pチャネル型MOSFET119は、電圧源VDDと接続点11aとの間に並列に接続されている。接続点11aは、インピーダンス可変回路11と直流インピーダンス素子12との接続点である。
【0030】
インバータ1119は、その入力をEN端子29に接続されている。
インバータ1120は、その入力をUP端子21に接続されている。
ナンド回路1111は、その3つの入力のうちの第1の入力をEN端子29に接続し、第2の入力をインバータ1120の出力に接続し、第3の入力をT0端子22に接続している。
ナンド回路1112は、その2つの入力のうちの第1の入力をEN端子29に接続し、第2の入力をT0端子22に接続している。
ナンド回路1113は、その2つの入力のうちの第1の入力をEN端子29に接続し、第2の入力をT1端子23に接続している。
ナンド回路1114は、その2つの入力のうちの第1の入力をEN端子29に接続し、第2の入力をT2端子24に接続している。
【0031】
ナンド回路1115は、その2つの入力のうちの第1の入力をEN端子29に接続し、第2の入力をT3端子25に接続している。
ナンド回路1116は、その2つの入力のうちの第1の入力をEN端子29に接続し、第2の入力をT4端子26に接続している。
ナンド回路1117は、その2つの入力のうちの第1の入力をEN端子29に接続し、第2の入力をT5端子27に接続している。
ナンド回路1118は、その2つの入力のうちの第1の入力をEN端子29に接続し、第2の入力をT6端子28に接続している。
【0032】
インバータ1119の出力は、Pチャネル型MOSFET119のゲートに接続され、ナンド回路1111の出力は、Pチャネル型MOSFET111のゲートに接続され、ナンド回路1112の出力は、Pチャネル型MOSFET112のゲートに接続され、ナンド回路1113の出力は、Pチャネル型MOSFET113のゲートに接続され、ナンド回路1114の出力は、Pチャネル型MOSFET114のゲートに接続され、ナンド回路1115の出力は、Pチャネル型MOSFET115のゲートに接続され、ナンド回路1116の出力は、Pチャネル型MOSFET116のゲートに接続され、ナンド回路1117の出力は、Pチャネル型MOSFET117のゲートに接続され、ナンド回路1118の出力は、Pチャネル型MOSFET118のゲートに接続されている。
【0033】
コンパレーター13は、その−入力が接続点11aに接続され、+入力が基準電圧入力端子(REFV)18に接続されている。
アップ/ダウンカウンター14は、そのUpDn入力がコンパレーター13の出力に接続され、クロック入力(CLK)がクロック入力端子(CLK)19に接続されている。
コード変換回路15のB0入力、B1入力及びB2入力が、それぞれ、アップ/ダウンカウンター14のB0出力、B1出力及びB2出力に接続されている。インピーダンス可変回路11のT0端子22、T1端子23、…、T6端子28は、それぞれ、コード変換回路15のT0出力、T1出力、T2出力、T3出力、T4出力、T5出力及びT6出力に接続されている。
【0034】
平均化回路16のB0入力、B1入力及びB2入力が、それぞれ、アップ/ダウンカウンター14のB0出力、B1出力及びB2出力に接続されている。また、平均化回路16のクロック入力(CLK)は、クロック入力端子(CLK)19に接続されている。
平均化回路16は、後述するような3値で変動するアップ/ダウンカウンター14の2進コードをフィルタリングして2進コードを基準電圧に最も近い安定させるための回路である。
平均化回路16は、同期化回路161、同期化回路162、同期化回路163及び同期化回路164、加算回路1621、加算回路1622及び加算回路1631、並びに同期化回路1651から成る。
【0035】
同期化回路161の入力IN0、入力IN1及び入力IN2は、それぞれアップ/ダウンカウンター14の出力B0、出力B1及び出力B2に接続され、同期化回路161の出力OUT0、出力OUT1及び出力OUT2は、それぞれ同期化回路162の入力IN0、入力IN1及び入力IN2と加算回路1621の被加算入力A0、被加算入力A1及び被加算入力A2に接続されている。同期化回路162の出力OUT0、出力OUT1及び出力OUT2は、それぞれ同期化回路163の入力IN0、入力IN1及び入力IN2と加算回路1621の加算入力B0、加算入力B1及び加算入力B2に接続されている。
【0036】
同期化回路163の出力OUT0、出力OUT1及び出力OUT2は、それぞれ同期化回路164の入力IN0、入力IN1及び入力IN2と加算回路166の被加算入力A0、被加算入力A1及び被加算入力A2に接続されている。同期化回路164の出力OUT0、出力OUT1及び出力OUT2は、それぞれ加算回路1622の加算入力B0、加算入力B1及び加算入力B2に接続されている。
加算回路1621及び加算回路1622の被加算入力A3及び加算入力B3には、それぞれ低レベルの電圧レベルが供給される。
【0037】
加算回路1621の加算出力S0、加算出力S1、加算出力S2及び加算出力S3は、それぞれ、加算回路1631の被加算入力A0、被加算入力A1、被加算入力A2及び被加算入力A3に接続され、加算回路1622の加算出力S0、加算出力S1、加算出力S2及び加算出力S3は、それぞれ、加算回路1631の加算入力B0、加算入力B1、加算入力B2及び加算入力B3に接続されている。
加算回路1631の加算出力S2、加算出力S3及び加算出力S4は、それぞれ、同期化回路1651の入力IN0、入力IN1及び入力IN2に接続されている。
同期化回路1651の出力OUT0、出力OUT1及び出力OUT2は、それぞれ平均化回路16の出力FOUT0、出力FOUT1及び出力FOUT2に接続されている。
同期化回路161、同期化回路162、同期化回路163、同期化回路164及び同期化回路1651のクロック入力(CLK入力)には、クロック端子19が接続されている。
【0038】
コード変換回路17は、その入力B0が平均化回路16の出力FOUT0に接続され、入力B1が平均化回路16の出力FOUT1に接続され、入力B2が平均化回路16の出力FOUT2に接続されている。コード変換回路17の出力T0、出力T1、出力T2、出力T3、出力T4、出力T5、出力T6は、それぞれ、インピーダンス整合化データ出力回路10の出力CP0、出力CP1、出力CP2、出力CP3、出力CP4、出力CP5及び出力CP6に接続されている。
コード変換回路17は、その出力であるインピーダンス整合化データを構成するビット間に生ずるスキューに起因して惹起して来る技術的課題、すなわち、被整合対象の回路のインピーダンスの整合調整において過渡的に極端に異なったインピーダンスを被整合対象の回路に与えてしまうという課題を回避するのに用いられる。
【0039】
インピーダンス整合化データ出力回路10の出力は、図3に示すように、高速インターフェイスの送端側の出力バッファ30のPチャネル型MOSFETのチャネル幅の制御に用いられる。
また、バッファ30は、その構成素子としてNチャネル型MOSFETも有するから、Pチャネル型MOSFET用のインピーダンス整合化データ出力回路10と同等の回路をNチャネル型用に必要とするが、図3には図示してない。なお、インピーダンス整合化データ出力回路10は、出力バッファに代えて、入力バッファのPチャネル型MOSFET又はNチャネル型MOSFETのチャネル幅の制御に用いることができる。
また、図3には、インピーダンス整合化データ出力回路10に、参照番号として10A、10B、10C及び10Dも併記してあるが、これらの参照番号は、図3を後述する実施例でも参照するからである。
【0040】
また、図2のバッファ30内のインピーダンス整合すべきインピーダンス素子32がある。バッファ30は、電気信号として非反転の信号と反転の信号とを同一タイミングで並行して出力する。これら2つの信号は、伝送路34,36を経て高速インターフェイスの受端側のコンパレータ38へ伝送される。伝送路34,36は、コンパレータ38の入力端で終端インピーダンス素子40で終端されている。
【0041】
次に、図1乃至図11を参照して、この実施例の動作について説明する。
この実施例のインピーダンス整合化データ出力回路10は、インピーダンス可変回路11のインピーダンスに応じて接続点11aに発生する被比較電圧Vaと基準電圧Vrefとがコンパレーター13で比較される。基準電圧Vrefの方が被比較電圧Vaよりも高い場合には、アップ信号がコンパレーター13から出力され、被比較電圧Vaの方が基準電圧Vrefよりも高い場合には、ダウン信号がコンパレーター13から出力される。
【0042】
コンパレーター13からアップ信号が出力されるときには、アップ/ダウンカウンター14は、クロック入力CLKに入力されるクロック毎に2進値で1だけカウントアップ(インクリンメト)され、コンパレーター13からダウン信号が出力されるときには、アップ/ダウンカウンター14は、クロック入力CLKに入力されるクロック毎に2進値で1だけカウントダウン(デクリメント)される。
アップ/ダウンカウンター14からクロック毎に出力されるB0ビット、B1ビット及びB2ビットから成るカウント値(以下、2進コード又は2進値ともいう)は、コード変換回路15及び平均化回路16へ供給される。
【0043】
コード変換回路15は、アップ/ダウンカウンター14から供給されるB0ビット、B1ビット及びB2ビットから成る2進コードを図6に示すようなT0ビット、T1ビット、T2ビット、T3ビット、T4ビット、T5ビット及びT6ビットから成るサーモメータコードに変換して出力する。
コード変換回路15から出力されたサーモメータコードのT0ビット、T1ビット、T2ビット、T3ビット、T4ビット、T5ビット及びT6ビットは、それぞれ、インピーダンス可変回路11の対応するT0端子、T1端子、T2端子、T3端子、T4端子、T5端子及びT6端子に供給される。
【0044】
インピーダンス可変回路11のEN端子29には、インピーダンス整合化データ出力回路10の通常の動作においては、高レベルのEN信号が供給されている。EN信号は、低消費電力化等のためにインピーダンス整合化データ出力回路の動作を停止させる信号であり、インピーダンス整合化データ出力回路を実装するチップの内部回路(図示せず)から供給される。
したがって、インバータ1119から低レベルの電圧信号が出力されるから、Pチャネル型MOSFET119はオンしている。
【0045】
また、EN端子から高レベルのEN信号が供給されているナンド回路1111乃至1118は、それらナンド回路の他の入力に供給される電圧信号に応じてその出力に低レベル又は高レベルの電圧信号を出力するように条件付けられている。
これに加えて、Up端子21へアップ/ダウンカウンター14から高レベルのアップ信号が供給された状態においては、インバータ1120から低レベルの電圧信号が出力される。
【0046】
したがって、Up端子21へアップ/ダウンカウンター14から高レベルのアップ信号(図7のUP=1)が供給された状態においては、T0端子に供給されるT0ビットは、ナンド回路1111から出力される電圧信号の制御に有効とならず、ナンド回路1111からは高レベルの電圧信号が出力され続けている。
他のナンド回路1112乃至1118は、T0端子、T1端子、T2端子、T3端子、T4端子、T5端子及びT6端子のそれぞれに供給される対応するT0ビット、T1ビット、T2ビット、T3ビット、T4ビット、T5ビット、T6ビットに応じたレベルの電圧信号がナンド回路1112乃至1118から出力される。
【0047】
それ故、インピーダンス可変回路11は、T0端子、T1端子、T2端子、T3端子、T4端子、T5端子及びT6端子のそれぞれに供給される対応するT0ビット、T1ビット、T2ビット、T3ビット、T4ビット、T5ビット、T6ビットに応じてPチャネル型MOSFET112乃至Pチャネル型MOSFET118のうちの対応するPチャネル型MOSFETがオフ又はオンし、それに応じたインピーダンスを呈する。T0ビット、T1ビット、T2ビット、T3ビット、T4ビット、T5ビット及びT6ビットに順次2進の“1”(すなわち、高レベルの電圧信号)が立つにつれて上記インピーダンスの値は階段状に小さくなる(図7のUP=1)。
また、Pチャネル型MOSFET111が並列に入る分だけインピーダンスの値が小さくなる。
したがって、接続点11aに現れる被比較電圧の電圧レベルは、Pチャネル型MOSFET111が並列に入った場合には並列に入らなかった場合の被比較電圧の電圧レベルよりも低くなる。つまり、被比較電圧の電圧レベルにオフセット電圧(シフト電圧という)が与えられる。
【0048】
また、Up端子21へアップ/ダウンカウンター14から低レベルのUp信号(図7のUP=0)が供給された状態においては、T0端子に供給されるT0ビットは、ナンド回路1111から出力される電圧信号の制御に有効に作用し、ナンド回路1111からは低レベルの電圧信号が出力され続けている。Pチャネル型MOSFET111は、オンし続ける。
他のナンド回路1112乃至1118は、UP=1の場合と同様に、T1端子、T2端子、T3端子、T4端子、T5端子及びT6端子のそれぞれに供給される対応するT0ビット、T1ビット、T2ビット、T3ビット、T4ビット、T5ビット、T6ビットに応じた電圧信号がナンド回路1112乃至1118から出力される。
【0049】
それ故、インピーダンス可変回路11は、T0端子、T1端子、T2端子、T3端子、T4端子、T5端子及びT6端子のそれぞれに供給される対応するT0ビット、T1ビット、T2ビット、T3ビット、T4ビット、T5ビット、T6ビットに応じてPチャネル型MOSFET111乃至Pチャネル型MOSFET118のうちの対応するPチャネル型MOSFETがオン又はオフし、それに応じたインピーダンスを呈する。T0ビット、T1ビット、T2ビット、T4ビット、T5ビット及びT6ビットに順次2進の“1”(すなわち、高レベルの電圧信号)が立つにつれて上記インピーダンスの値は階段状に小さくなる(図7のUP=0(ダウン時))。
【0050】
ダウン時のインピーダンス値の階段状に小さくなる割合は、アップ時に比して、Pチャネル型MOSFET111が並列に入った分だけ小さくなる割合が大きい。
Pチャネル型MOSFET111が並列に入った分だけシフト電圧が大きくなる。
したがって、Pチャネル型MOSFET111が並列に入らなかった場合の被比較電圧よりも高目に接続点11aの被比較電圧が現れる。
【0051】
上述のように、アップ/ダウンカウンター14のB0ビット、B1ビット及びB2ビットがコード変換回路15へ供給されると同時に、平均化回路16へも供給される。
平均化回路16は、アップ/ダウンカウンター14から順次入力される2進コード(いずれのコードもB0ビット、B1ビット及びB2ビットから成る)毎に、当該2進コード前の4つのコードを加算して1/4の除算をし、3ビットの平均化2進コード、すなわち、FOUT0ビット、FOUT1ビット及びFOUT2ビットを出力する。
【0052】
そして、FOUT0ビット、FOUT1ビット及びFOUT2ビットは、コード変換回路17へ供給されてコード変換回路15と同等の7ビットのサーモメータコード、すなわち、CP0ビット、CP1ビット、CP2ビット、CP3ビット、CP4ビット、CP5ビット及びCP6ビットを出力する。
この7ビットのサーモメータコード(インピーダンス整合化データ)は、図2に示す高速インターフェースのインピーダンス整合化対象のインピーダンス整合回路に供給されて該回路のインピーダンスの整合に供される。
【0053】
以下に、インピーダンス整合化データ出力回路10についての具体的の動作例を説明する。
その説明の都合上、基準電圧は2進値で表して“101”であり、接続点11aに現れる被比較電圧V1(図8)は2進値で表して“000”であり、アップ/ダウンカウンター14がクロックに応答してカウント動作に入る前のカウント値は2進値で表して“000”であり、アップ/ダウンカウンター14のUpDn出力にUp=1、すなわち、2進で“1”のアップ信号が出力され、B0出力、B1出力及びB2出力にそれぞれ“0”を出力しているとする。この状態は、図8及び図10では状態0として表してある。また、同期化回路161乃至同期化回路164及び同期化回路1651には、“000”がセットされる。
図8では、その縦軸に付してある参照文字V1乃至V7の各参照文字間の間隔を、この実施例での特徴部分を明確にしたい目的で、等間隔で示してあるが、実際は、図9に示すように、各参照文字間の間隔は、縦軸で上の方に行くに従って狭くなる。
【0054】
B0=0、B1=0及びB2=0(図6のコード番号0)を受け取るコード変換回路15は、T0=0、T1=0、T2=0、T3=0、T4=0、T5=0及びT6=0のサーモミータコードをその7つの出力、すなわち、T0出力、T1出力、T2出力、T3出力、T4出力、T5出力及びT6出力に出力する。
したがって、インピーダンス可変回路11のPチャネル型MOSFET111乃至Pチャネル型MOSFET118はオフし、Pチャネル型MOSFET119のみがオンする。インピーダンス可変回路11のインピーダンスは、1/Wに比例した値になる(図7のコード番号0)。
このときに、接続点11aに現れる被比較電圧は、基準電圧よりも4ステップ低い電圧V1(最低の被比較電圧という)であるとする。ここで、1ステップの電圧は、図8においては同じであるように示されているが、実際は、図10に示すように、ステップ毎に異なる値である。
【0055】
被比較電圧よりも基準電圧の方が大きく、2進で“1”のアップ信号がコンパレーター13から出力されてアップ/ダウンカウンター14のUpDn入力へ供給された状態において、最初のクロック信号がアップ/ダウンカウンター14に供給されると、アップ/ダウンカウンター14のカウント値は1だけカウントアップされ、カウント値はB2=0、B1=0及びB0=1となる。アップ/ダウンカウンター14のUpDn出力に現れている信号は、アップ信号Upのままである。
【0056】
アップ/ダウンカウンター14のカウント値B2=0、B1=0及びB0=1は、コード変換回路15及び平均化回路16へ供給される。
カウント値B2=0、B1=0及びB0=1は、コード変換回路15において、T0=1、T1=0、T2=0、T3=0、T4=0、T5=0及びT6=0のサーモミータコードに変換される(図6のコード番号1)。
したがって、インピーダンス可変回路11のPチャネル型MOSFET112及びPチャネル型MOSFET119のみがオンし、Pチャネル型MOSFET113乃至Pチャネル型MOSFET118はオフしている。インピーダンス可変回路11のインピーダンスは、1/(W+3/4W)に比例した値になる(図7のコード番号1)。
【0057】
このときに、接続点11aに現れる被比較電圧は、最低の被比較電圧から1ステップ高い電圧V2より僅かに低い電圧となる。被比較電圧は、依然として基準電圧よりも低い電圧である。この電圧状態は、図8ではシフト有りの状態1として示してある。したがって、コンパレーター13からアップ信号が出力され続ける。
なお、細い点線は、シフト無しの場合を示す。
【0058】
また、最初のクロック信号は平均化回路16にも供給されるから、アップ/ダウンカウンター14のカウント値B2=0、B1=0及びB0=1が、平均化回路16の同期化回路161にセツトされる。
この状態は、図10では状態1として表してある。
【0059】
このセットが終了する前に、同期化回路161及び同期化回路162にセットされている2進値が加算回路1621で加算され、かつ、同期化回路163及び同期化回路164にセットされている2進値が加算回路1622で加算された後に、加算回路1621及び加算回路1622から出力される加算値が加算回路1631で加算される。加算回路1631での加算値は、2進値で“000000”である。
そして、加算回路1631から出力されている加算値は、最初のクロック信号に応答する同期化回路1651で1/4演算処理されるが、後述する状態3まではその演算処理結果に意味を持たないので、状態3までの加算及び演算についての逐一の説明は省略する。
【0060】
そして、第2のクロック信号が、アップ/ダウンカウンター14に入力されると、アップ/ダウンカウンター14のカウント値は、B2=0、B1=1及びB0=0へカウントアップされる。
アップ/ダウンカウンター14のカウント値B2=0、B1=1及びB0=0は、コード変換回路15へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路15においてコード変換され、変換されたサーモミータコードは、T0ビット=1、T1ビット=1、T2ビット=0、T3ビット=0、T4ビット=0、T5ビット=0及びT6ビット=0となる(図6のコード番号2)。
【0061】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路11のインピーダンスの変更に用いられる。
すなわち、インピーダンス可変回路11のPチャネル型MOSFET112、Pチャネル型MOSFET113及びPチャネル型MOSFET119のみがオンし、Pチャネル型MOSFET114乃至Pチャネル型MOSFET118はオフしている。インピーダンス可変回路11のインピーダンスは、1/(2W+3/4W)に比例した値になる(図7のコード番号2)。
インピーダンスの変更は接続点11aに現れている被比較電圧の変更を生じさせる。この被比較電圧の変更は、図8においては、シフト有りの状態2として示してある。
【0062】
また、第2のクロック信号は平均化回路16にも入力されるから、平均化回路16の同期化回路162にセットされていたB2=0、B1=0及びB0=0は、同期化回路163にセットされ、同期化回路161にセットされていたB2=0、B1=0及びB0=1は、同期化回路162にセットされると同時に、アップ/ダウンカウンター14のカウント値B2=0、B1=1及びB0=0は、同期化回路161にセットされる(図10の状態2)。
【0063】
そして、第3のクロック信号がアップ/ダウンカウンター14に入力されると、アップ/ダウンカウンター14のカウント値は、B2ビット=0、B1ビット=1及びB0ビット=1へカウントアップされる。
アップ/ダウンカウンター14のカウント値、すなわち、B2ビット=0、B1ビット=1及びB0ビット=1は、コード変換回路15へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路15においてコード変換され、変換されたサーモミータコードは、T0ビット=1、T1ビット=1、T2ビット=1、T3=0、T4ビット=0、T5ビット=0及びT6ビット=0となる(図6のコード番号3)。
【0064】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路11のインピーダンスの変更に用いられる。
すなわち、インピーダンス変換回路11のPチャネル型MOSFET112、Pチャネル型MOSFET113、Pチャネル型MOSFET114及びPチャネル型MOSFET119のみがオンし、Pチャネル型MOSFET115乃至Pチャネル型MOSFET118はオフしている。インピーダンス可変回路11のインピーダンスは、1/(3W+3/4W)に比例した値になる(図7のコード3)。
インピーダンスの変更は接続点11aに現れている被比較電圧の変更を生じさせる。この変更後の被比較電圧は、図8においては、シフト有りの状態3として示してある。
【0065】
また、第3のクロック信号は平均化回路16にも入力されるから、平均化回路16の同期化回路163にセットされていたB2=0、B1=0及びB0=0は、同期化回路164にセットされ、同期化回路162にセットされていたB2=0、B1=0及びB0=1は、同期化回路163にセットされ、同期化回路161にセットされていたB2=0、B1=1及びB0=0は、同期化回路162にセットされると同時に、アップ/ダウンカウンター14のカウント値B2=0、B1=1及びB0=1は、同期化回路161にセットされる(図10の状態3)。
【0066】
これらのセットが終了すると、同期化回路161及び同期化回路162にセットされている2進値が加算回路1621で加算され、かつ、同期化回路163及び同期化回路164にセットされている2進値が加算回路1622で加算された後に、加算回路1621及び加算回路1622から出力される加算値が加算回路1631で加算される。この加算値は、図10では、加算回路1631の出力の状態3において10進で6(2進で00110)として示してある。
【0067】
そして、第4のクロック信号がアップ/ダウンカウンター14に入力されると、この時刻においては依然として、被比較電圧は基準電圧よりも低いから、アップ/ダウンカウンター14に供給される第4のクロック信号によって、アップ/ダウンカウンター14のカウント値は、B2ビット=1、B1ビット=0及びB0ビット=0へカウントアップされる。
アップ/ダウンカウンター14のカウント値、すなわち、B2ビット=1、B1ビット=0及びB0ビット=0は、コード変換回路15へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路15においてコード変換され、変換されたサーモミータコードは、T0ビット=1、T1ビット=1、T2ビット=1、T3=1、T4ビット=0、T5ビット=0及びT6ビット=0となる(図6のコード番号4)。
【0068】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路11のインピーダンスの変更に用いられる。
すなわち、インピーダンス変換回路11のPチャネル型MOSFET112、Pチャネル型MOSFET113、Pチャネル型MOSFET114、Pチャネル型MOSFET115及びPチャネル型MOSFET119のみがオンし、Pチャネル型MOSFET116乃至Pチャネル型MOSFET118はオフしている。インピーダンス可変回路11のインピーダンスは、1/(4W+3/4W)に比例した値になる(図7のコード番号4)。
インピーダンスの変更は接続点11aに現れている被比較電圧の変更を生じさせる。この被比較電圧の変更は、図8においては、状態4として示してある。この被比較電圧の値は、被比較電圧の上昇過程中において基準電圧に最も接近したときの値となる。
【0069】
また、第4のクロック信号は平均化回路16にも入力されるから、平均化回路16の同期化回路163セットされていたB2=0、B1=0及びB0=1が同期化回路164にセットされ、同期化回路162にセットされていたB2=0、B1=1及びB0=0が同期化回路163にセットされ、同期化回路161にセットされていたB2=0、B1=1及びB0=1が同期化回路162にセットされると同時に、アップ/ダウンカウンター14にあるカウント値B2=1、B1=0及びB0=0が同期化回路161にセットされる(図10の状態4)。
【0070】
これらのセットが終了すると、同期化回路161及び同期化回路162にセットされている2進値が加算回路1621で加算され、かつ、同期化回路163及び同期化回路164にセットされている2進値が加算回路1622で加算された後に、加算回路1621及び加算回路1622から出力される加算値が加算回路1631で加算される。この加算値は、図10では、加算回路1631の出力の状態4において10進で10(2進で01010)として示してある。
【0071】
また、第4のクロック信号は同期化回路1651にも入力されるから、状態3において加算回路1631で加算された加算値6(図10の加算回路1631の出力の状態3)は同期化回路1651で1/4除算(2ビット下位桁へシフト)されて同期化回路1651から2進で1(10進で1)が出力される(図10の同期化回路1651の出力の状態4)。
同期化回路1651から出力されたサーモミータコードは、上述したように整合化対象(図3)に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【0072】
そして、第5のクロック信号が入力されたとき、依然として、被比較電圧は基準電圧よりも低いから、コンパレーター13からはアップ信号が出力され続けている。
したがって、第5のクロック信号がアップ/ダウンカウンター14に入力されると、アップ/ダウンカウンター14のカウント値は、B2ビット=1、B1ビット=0及びB0ビット=1へカウントアップされる。
アップ/ダウンカウンター14のカウント値、すなわち、B2ビット=1、B1ビット=0及びB0ビット=1は、コード変換回路15へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路15においてコード変換され、変換されたサーモミータコードは、T0ビット=1、T1ビット=1、T2ビット=1、T3=1、T4ビット=1、T5ビット=0及びT6ビット=0となる(図6のコード番号5)。
【0073】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路11のインピーダンスの変更に用いられる。
すなわち、インピーダンス変換回路11のPチャネル型MOSFET112、Pチャネル型MOSFET113、Pチャネル型MOSFET114、Pチャネル型MOSFET115、Pチャネル型MOSFET116及びPチャネル型MOSFET119のみがオンし、Pチャネル型MOSFET117及びPチャネル型MOSFET118はオフしている。インピーダンス可変回路11のインピーダンスは、1/(5W+3/4W)に比例した値になる(図7のコード番号5)。
インピーダンスの変更は接続点11aに現れている被比較電圧の変更を生じさせる。この被比較電圧の変更は、図8においては、シフト有りの状態5として示してある。この被比較電圧の値は、被比較電圧の上昇過程中において基準電圧に最も接近したときの値から1ステップだけ高い値となる。
【0074】
また、第5のクロック信号は、平均化回路16に入力されるから、平均化回路16の同期化回路163にセットされていたB2=0、B1=1及びB0=0が同期化回路164にセットされ、同期化回路レジスタ162にセットされていたB2=0、B1=1及びB0=1が同期化回路163にセットされ、同期化回路レジスタ161にセットされていたB2=1、B1=0及びB0=0が同期化回路162にセットされると同時に、アップ/ダウンカウンター14にあるカウント値B2=1、B1=0及びB0=1が同期化回路161にセットされる(図10の状態5)。
【0075】
これらのセットが終了すると、同期化回路161及び同期化回路162にセットされている2進値が加算回路1621で加算され、かつ、同期化回路163及び同期化回路164にセットされている2進値が加算回路1622で加算された後に、加算回路1621及び加算回路1622から出力される加算値が加算回路1631で加算される。この加算値は、図10では、加算回路1631の出力の状態5において10進で14(2進で01110)として示してある。
【0076】
また、第5のクロック信号が同期化回路1651にも入力されるから、状態4において加算回路1631で加算された加算値、すなわち、10進で10(図10の加算回路1631の出力の状態4)が同期化回路1651で1/4除算(2ビット下位桁へシフト)されて同期化回路1651から10進で2(2進で10)が出力される(図8の平均化回路16の出力の状態5、図10の同期化回路1651の出力の状態5)。同期化回路1651から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【0077】
そして、第6のクロック信号が入力されるときには、被比較電圧は基準電圧よりも高くなるから、コンパレーター13からはダウン信号が出力される。
したがって、第6のクロック信号がアップ/ダウンカウンター14に入力されると、アップ/ダウンカウンター14のカウント値は、B2ビット=1、B1ビット=0及びB0ビット=0へカウントダウンされる。また、アップ/ダウンカウンター14のUpDn出力から出力されていた高レベル(2進で“1”)のUp信号を出力しなくなる、すなわち、低レベル(2進で“0”)のUp信号が出力される。
アップ/ダウンカウンター14のカウント値、すなわち、B2ビット=1、B1ビット=0及びB0ビット=0は、コード変換回路15へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路15においてコード変換され、変換されたサーモミータコードは、T0ビット=1、T1ビット=1、T2ビット=1、T3ビット=1、T4ビット=0、T5ビット=0及びT6ビット=0となる(図6のコード番号4)。
【0078】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路11のインピーダンスの変更に用いられる。
すなわち、第6のクロック信号が入力された時刻には、アップ/ダウンカウンター14から出力されるUp信号は、低レベル(2進の“0”)のUp信号となるから、インピーダンス変換回路11のインバータ1120から高レベルの電圧が出力される。
したがって、ナンド回路1111から低レベルの電圧が出力され、Pチャネル型MOSFET111がオンする。
【0079】
このほか、インピーダンス変換回路11のPチャネル型MOSFET112、Pチャネル型MOSFET113、Pチャネル型MOSFET114、Pチャネル型MOSFET115及びPチャネル型MOSFET119もオンし、Pチャネル型MOSFET116、Pチャネル型MOSFET117及びPチャネル型MOSFET118はオフしている。インピーダンス可変回路11のインピーダンスは、1/(4W+3/4W+W/2)に比例した値になる(図7のコード番号4)。
インピーダンスの変更は接続点11aに現れている被比較電圧の変更を生じさせる。この被比較電圧の変更は、図8においては、シフト有りの状態6として示してある。この被比較電圧の値は、被比較電圧の下降過程中において基準電圧に最も接近したときの値となる。
この時刻における被比較電圧は、コンパレータ14のオフセット電圧の上限を上回らせるのに必要なシフト電圧が与えられるようにPチャネル型MOSFET111及びPチャネル型MOSFET112のインピーダンス(チャネル幅)が選定されている。
【0080】
また、第6のクロック信号は、平均化回路16にも入力されるから、平均化回路16の同期化回路163にセットされていたB2=0、B1=1及びB0=1が同期化回路164にセットされ、同期化回路162にセットされていたB2=1、B1=0及びB0=0が同期化回路163にセットされ、同期化回路161にセットされていたB2=1、B1=0及びB0=1が、同期化回路162にセットされると同時に、アップ/ダウンカウンター14にあるカウント値B2=1、B1=0及びB0=0が同期化回路161にセットされる(図10の状態6)。
【0081】
これらのセットが終了すると、同期化回路161及び同期化回路162にセットされている2進値が加算回路1621で加算され、かつ、同期化回路163及び同期化回路164にセットされている2進値が加算回路1622で加算された後に、加算回路165及び加算回路166から出力される加算値が加算回路1631で加算される。この加算値は、図10では、加算回路1631の出力の状態6において10進で16(2進で10000)として示してある。
【0082】
また、第6のクロック信号が同期化回路1651にも入力されるから、状態5において加算回路1631で加算された加算値、すなわち、10進で14(2進で01110)(加算回路1631の出力の状態5)が同期化回路1651で1/4除算(2ビット下位桁へシフト)されて同期化回路1651から2進で11(10進で3)が出力される(図10の同期化回路1651の出力の状態6、図8の平均化回路16の出力の状態6)。同期化回路1651から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【0083】
そして、第7のクロック信号が入力されるときには、被比較電圧は基準電圧よりも高いから、コンパレーター13からはダウン信号が出力される。
したがって、第7のクロック信号がアップ/ダウンカウンター14に入力されると、アップ/ダウンカウンター14のカウント値は、B2ビット=0、B1ビット=1及びB0ビット=1へカウントダウンされる。また、アップ/ダウンカウンター14のUpDn出力から低レベル(2進で“0”)のUp信号が出力される。
アップ/ダウンカウンター14のカウント値、すなわち、B2ビット=0、B1ビット=1及びB0ビット=1は、コード変換回路15へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路15においてコード変換され、変換されたサーモミータコードは、T0ビット=1、T1ビット=1、T2ビット=1、T3ビット=0、T4ビット=0、T5ビット=0及びT6ビット=0となる(図6のコード番号3)。
【0084】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路11のインピーダンスの変更に用いられる。
すなわち、第7のクロック信号が入力された時刻には、アップ/ダウンカウンター14から出力されるUp信号は、低レベル(2進の“0”)であるから、インピーダンス変換回路11のインバータ1120から高レベルの電圧が出力される。
したがって、ナンド回路1111から低レベルの電圧が出力され、Pチャネル型MOSFET111がオンする。
【0085】
このほか、インピーダンス変換回路11のPチャネル型MOSFET112、Pチャネル型MOSFET113、Pチャネル型MOSFET114及びPチャネル型MOSFET119もオンし、Pチャネル型MOSFET115乃至Pチャネル型MOSFET118はオフしている。インピーダンス可変回路11のインピーダンスは、1/(3W+3/4W+W/2)に比例した値になる(図7のコード番号3)。
インピーダンスの変更は接続点11aに現れている被比較電圧の変更を生じさせる。この被比較電圧の変更は、図8においては、シフト有りの状態7として示してある。この被比較電圧の値は、被比較電圧の下降過程中において基準電圧に最も接近した値から1ステップ低い電圧の値となる。
【0086】
また、第7のクロック信号は平均化回路16にも入力されるから、平均化回路16の同期化回路163にセットされていたB2=1、B1=0及びB0=0が同期化回路164にセットされ、同期化回路レジスタ162にセットされていたB2=1、B1=0及びB0=1が同期化回路163にセットされ、同期化回路レジスタ161にセットされていたB2=1、B1=0及びB0=0が同期化回路162にセットされると同時に、アップ/ダウンカウンター14にあるカウント値B2=0、B1=1及びB0=1が同期化回路161にセットされる(図10の状態7)。
【0087】
これらのセットが終了すると、同期化回路161及び同期化回路162にセットされている2進値が加算回路1621で加算され、かつ、同期化回路163及び同期化回路164にセットされている2進値が加算回路1622で加算された後に、加算回路1621及び加算回路1622から出力される加算値が加算回路1631で加算される。この加算値は、図10では、加算回路1631の状態7において10進で16(2進で10000)として示してある。
【0088】
また、第7のクロック信号は同期化回路1651にも入力されるから、状態6において加算回路1631で加算された加算値、すなわち、10進で16(2進で10000)(図10の加算回路1631の出力の状態6)が同期化回路1651で1/4除算(2ビット下位桁へシフト)されて同期化回路1651から10進で4(2進で100)が出力される(図10の同期化回路1651の出力の状態7、図8の平均化回路16の出力の状態7)。同期化回路1651から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路(図3)に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【0089】
そして、第8のクロック信号が入力されるときには、被比較電圧は基準電圧よりも低いから、コンパレーター13からはアップ信号が出力される。
したがって、第8のクロック信号がアップ/ダウンカウンター14に入力されると、アップ/ダウンカウンター14のカウント値は、B2ビット=1、B1ビット=0及びB0ビット=0へカウントアップされる。また、アップ/ダウンカウンター14のUpDn出力から高レベル(2進で“1”)のUp信号が出力される。
アップ/ダウンカウンター14のカウント値、すなわち、B2ビット=1、B1ビット=0及びB0ビット=0は、コード変換回路15へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路15においてコード変換され、変換されたサーモミータコードは、T0ビット=1、T1ビット=1、T2ビット=1、T3ビット=1、T4ビット=0、T5ビット=0及びT6ビット=0となる(図6のコード番号4)。
【0090】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路11のインピーダンスの変更に用いられる。
すなわち、第8のクロック信号が入力された時刻には、アップ/ダウンカウンター14から出力されるUp信号は、高レベル(2進の“1”)であるから、インピーダンス変換回路11のインバータ1120から低レベルの電圧が出力される。
したがって、ナンド回路1111から高レベルの電圧が出力され、Pチャネル型MOSFET111がオフする。
【0091】
また、インピーダンス変換回路11のPチャネル型MOSFET112、Pチャネル型MOSFET113、Pチャネル型MOSFET114、Pチャネル型MOSFET115及びPチャネル型MOSFET119のみがオンし、Pチャネル型MOSFET116乃至Pチャネル型MOSFET118はオフしている。インピーダンス可変回路11のインピーダンスは、1/(4W+3/4W)に比例した値になる(図7のコード番号4)。
インピーダンスの変更は接続点11aに現れている被比較電圧の変更を生じさせる。この被比較電圧の変更は、図7においては、状態8として示してある。この状態8は、状態4と同じである。
この時の被比較電圧の値は、被比較電圧の上昇過程で基準電圧に最も接近した値となる。
【0092】
また、第8のクロック信号は平均化回路16にも入力されるから、平均化回路16の同期化回路163にセットされていたB2=1、B1=0及びB0=1が同期化回路164にセットされ、同期化回路レジスタ162にセットされていたB2=1、B1=0及びB0=0が同期化回路163にセットされ、同期化回路レジスタ161にセットされていたB2=0、B1=1及びB0=1が同期化回路162にセットされると同時に、アップ/ダウンカウンター14にあるカウント値B2=1、B1=0及びB0=0が同期化回路161にセットされる(図10の状態8)。
【0093】
これらのセットが終了すると、同期化回路161及び同期化回路162にセットされている2進値が加算回路1621で加算され、かつ、同期化回路163及び同期化回路164にセットされている2進値が加算回路1622で加算された後に、加算回路1621及び加算回路1622から出力される加算値が加算回路1631で加算される。この加算値は、図10では、加算回路1631の状態8において10進で16(2進で10000)として示してある。
【0094】
また、第8のクロック信号は、同期化回路1651に入力されるから、状態7において加算回路1631で加算された加算値、すなわち、10進で16(2進で10000)(図10の加算回路1631の出力の状態7)が同期化回路1651で1/4除算(2ビット下位桁へシフト)されて同期化回路1651から10進で4(2進で100)が出力される(図10の同期化回路1651の出力の状態8、図8の平均化回路16の出力の状態8)。同期化回路1651から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【0095】
この図8に示す状態8は、上述した状態4と同じ状態に戻り、以降状態4から状態7までの動作が繰り返される、すなわち、常時動作において状態4から状態7までの動作が繰り返される。
図8から明らかなように、インピーダンス整合の常時動作を行うに際して、従来技術による構成によれば、被整合対象のインピーダンス整合回路のインピーダンス整合の基準として用いられるインピーダンス整合化データ出力回路から出力される制御コードが、その帰還制御系に用いられるアップ/ダウンカウンターの性能上、コンパレータの基準電圧近傍の電圧(コンパレータのオフセット電圧の上下限内の電圧)と、該電圧より1ステップ低い電圧と、上記電圧より1ステップ高い電圧との間で変動する場合には、これに伴って変動してしまうのが避けられなかったが、この実施例においては、インピーダンス整合化データ出力回路のコンパレータへ供給される被比較電圧が基準電圧近傍になってもコンパレータが正確な判定を行い得るのに十分なシフト電圧を被比較電圧に与え、基準電圧に対応する基準コードを中心に上下に変動する帰還制御コードについての4つの基本単位時間内の平均値(インピーダンス整合化データ)は、帰還制御の常時動作において変動しない(図22の平均化回路16の出力)ようにしてこの実施例は構成されている。
【0096】
以上のように、被比較電圧を上昇させ続ける(Up=1から1への変化)場合、コード番号1から5へ向かってインピーダンス可変回路11のインピーダンスと比例する図7に示す式において、その分母を1ステップ上がる毎に1Wずつ上昇させる。
逆に、被比較電圧を下降させ続ける(Up=0から0への変化)場合、コード番号1から5へ向かってインピーダンス可変回路11のインピーダンスと比例する図7に示す式において、その分母を1ステップ下がる毎に1Wずつ下降させる。
しかし、被比較電圧が上昇から下降に転ずる(Up=1から0への変化)場合と、その逆に転ずる場合、先の式の分母をW/2だけ変化させる。
このように動作させることで図8に図示するシフト有りの被比較電圧の変化を実現させている。
【0097】
また、この場合の条件として、上昇させ続ける場合と下降させ続ける場合の被比較電圧の1回の変化電圧よりも、上昇から下降と下降から上昇へと転ずる両場合の両変化電圧を加えた電圧の方を小さな電位差にする必要がある。
図8において、被比較電圧が1ステップ電圧ずつ上昇を続け基準電圧の少し下になり、次に上昇したときに基準電圧を超え、次に下降に転ずるときに1/2ステップ電圧を下げ、次に1ステップ電圧を下げ、次に1/2ステップ電圧を上げたときに再度基準電圧に接近し、先に基準電圧に最も近づいたときと再度同じ電圧になる。
【0098】
このような動きをするときの先の場合はそのまま上昇したので、被比較電圧が基準電圧に再度近づいたときにも、再度上昇する場合もあるが、コンパレータのオフセット電圧範囲にあると上下のどちらに転ぶかは不確実であるという、従来の課題がこの場合にも存在する。
しかし、上記条件を満たせば、少なくとも先に基準電圧に最も接近した上記場合よりも基準電圧から離れた電圧を取ることができ、次に基準電圧に接近した上記場合は、次に必ず上昇しし易くなる。
【0099】
なお、最も確実に規則的な電圧変化をさせるには、コンパレータのオフセット電圧範囲を取らないように設計することが望ましい。
しかしながら、先に課題欄で述べたように温度変化などがあると、オフセット電圧範囲に意図せずに入ってしまう場合がある。
そのようなときでも、この発明を用いれば、従来よりもオフセット電圧範囲に入り難くし、結果として温度や電源電圧が変動しても、一定のインピーダンスを持つように制御し易くなる。
【0100】
また、先の式の分母をW/2だけ変化させる例として、例えば、この実施例において、Up=1のコード番号5からUp=0のコード番号4へ変化するとき(図8の状態5から状態6へ変わるとき)は、先の式の分母をW/2だけ降下させる。
また、被比較電圧が降下から上昇へ転ずる(Up=0から1への変化)場合、Up=0のコード番号3からUp=1のコード番号4へ変化するとき(図8の状態7から状態8への変化)は、先の式の分母をW/2だけ上昇させる。
【0101】
この実施例において、誤差が最も悪くなる場合がある。それを図11及び図12に示す。それは、基準電圧に対して被比較電圧が変更されて行く過程において、温度や動作電圧の変動に伴って被整合対象のインピーダンス整合回路のインピーダンス整合における誤差が最も悪くなる動作状況が現れる場合がある。
具体的には、被比較電圧にシフト無し(すなわち、図3のバッファ30の整合されるインピーダンス)として示してあるように、被整合対象である、例えば、出力バッファ又は入力バッファのインピーダンス整合回路の終端インピーダンスの整合の中に−3/4ステップ分の誤差が生じたり(図11)、+1/4ステップの誤差が生じたりする(図12)場合がある。
この誤差は、従来技術では生じてしまう1ステップ分の誤差よりも改善されている。
【0102】
このように、この実施例の構成によれば、ワーストでも誤差を3/4ステップにすることができるから、インピーダンス整合化データに必要なビット数の低減に役立つ。
特に、ブロードバンドネットワーク機器等のGHzクラスの高速インターフェイスにおいて、インピーダンス整合化データのビット信号の増加に伴って生ずるジッタの抑制に役立つ。ビット数を同一とすれば、ジッタを低減させることができる。
【0103】
したがって、小さいジッタが要求される技術環境において、この発明は威力を発揮する。
また、インピーダンス整合化データのビット数を少なくし得ることは、回路及びチップ上の面積が少なくて済むことになり、ハードウェアの簡易化に寄与する。
【0104】
◇第2実施例
図13は、この発明の第2実施例のインピーダンス整合化データ出力回路で用いられるインピーダンス可変回路を示す図、図14は、同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を実際に合わせて示す図、また、図15は、インピーダンス可変回路の説明に用いるインピーダンスとチャネル幅との関係を示す図である。
この実施例の構成が、第1実施例のそれと大きく異なるところは、アップ/ダウンカウンターから出力されるサーモミータコードに応答して可変するインピーダンスの精度をいずれのサーモミータコードにおいても均一にし得るようにした点である。
【0105】
すなわち、インピーダンス可変回路11A(図13に図示せず)は、インピーダンスの固定部分、すなわち、第1実施例のPチャネル型MOSFET119に相当するPチャネル型MOSFET119A及びNチャネル型MOSFET1110Aと、インピーダンスを可変する可変部分、すなわち、Nチャネル型MOSFET111A乃至117Aをインピーダンス素子として有し、これらのMOSFET119A、1110A、111A乃至117Aは、インバータ1119A,1120Aと、アンド回路1111A乃至1117Aとによってオン又はオフされるように構成される。
但し、上記可変部分において、アップカウント動作又はダウンカウント動作において被比較電圧にシフト電圧を与えるべきNチャネル型MOSFETと、これらのNチャネル型MOSFETのオン又はオフを制御するための回路は、この実施例の特徴部分を明確にするため省略してある。
【0106】
Pチャネル型MOSFET119A及びNチャネル型MOSFET1110Aのチャネル幅は、それぞれ90μm、20μmである。
Nチャネル型MOSFET111A、112A、113A、114A、115A、116A、117Aのチャネル幅は、それぞれ、20μm、26μm、36μm、53μm、85μm、160μm、405μmである。
なお、アップカウント動作においてシフト電圧を与えるのに用いられるそれぞれのNチャネル型MOSFETは、Nチャネル型MOSFET111A、112A、113A、114A、115A、116A、117Aと各別に並列に接続されるが、それらNチャネル型MOSFETのチャネル幅は、それぞれ、20μm×3/4、26μm×3/4、36μm×3/4、53μm×3/4、85μm×3/4、160μm×3/4、405μm×3/4である。また、ダウンカウント動作においてシフト電圧を与えるのに用いられるそれぞれのNチャネル型MOSFETは、アップカウント動作においてシフト電圧を与えるチャネル幅がそれぞれ20μm×3/4、26μm×3/4、36μm×3/4、53μm×3/4、85μm×3/4、160μm×3/4、405μm×3/4であるNチャネル型MOSFETの各々と、Nチャネル型MOSFET111A、112A、113A、114A、115A、116A、117Aと各別に並列に接続されるNチャネル型MOSFETであって、チャネル幅がそれぞれ20μm×1/2、26μm×1/2、36μm×1/2、53μm×1/2、85μm×1/2、160μm×1/2、405μm×1/2であるNチャネル型MOSFETの各々とで構成される。
【0107】
上述のMOSFET119A、11A、111A乃至117Aのソース端子は、共通に接続され、その接続点は、線形抵抗13を経てVDDに接続されている。MOSFET119A、1110A、111A乃至117Aのドレイン端子は、共通に接続されてその接続点は、第1実施例と同様、接続点11aを形成している。
【0108】
インバータ1119Aの入力は、EN端子に接続され、その出力は、インバータ1120Aの入力に接続されている。インバータ1119Aの出力は、また、Pチャネル型MOSFET11Aのゲートに接続されている。インバータ1120Aの出力は、Nチャネル型MOSFET11Aのゲートに接続されている。
アンド回路1111Aの2つの入力は、それぞれ、EN端子及びT0端子に接続され、その出力は、Nチャネル型MOSFET111Aのゲートに接続されている。
アンド回路1112Aの2つの入力は、それぞれ、EN端子及びT1端子に接続され、その出力は、Nチャネル型MOSFET112Aのゲートに接続されている。
【0109】
アンド回路1113Aの2つの入力は、それぞれ、EN端子及びT2端子に接続され、その出力は、Nチャネル型MOSFET113Aのゲートに接続されている。アンド回路1114Aの2つの入力は、それぞれ、EN端子及びT3端子に接続され、その出力は、Nチャネル型MOSFET114Aのゲートに接続されている。
また、アンド回路1115Aの2つの入力は、それぞれ、EN端子及びT4端子に接続され、その出力は、Nチャネル型MOSFET115Aのゲートに接続されている。アンド回路1116Aの2つの入力は、それぞれ、EN端子及びT5端子に接続され、その出力は、Nチャネル型MOSFET116Aのゲートに接続されている。アンド回路1117Aの2つの入力は、それぞれ、EN端子及びT6端子に接続され、その出力は、Nチャネル型MOSFET117Aのゲートに接続されている。
この構成を除くこの実施例の各部の構成は、上述した構成上の差違を除き、第1実施例と同一構成であるので、それらの構成には同一の参照符号を付してその説明を省略する。
【0110】
次に、図13乃至図15を参照して、この実施例の動作について説明する。
この実施例のインピーダンス整合化データ出力回路のコンパレータ13、アップ/ダウンカウンター14、コード変換回路15、平均化回路16及びコード変換回路17の動作は、第1実施例の動作と同様なので、その逐一の説明は省略する。
インピーダンス可変回路11AのNチャネル型MOSFET111A、112A、113A、114A、115A、116A、117Aのチャネル幅を、それぞれ、20μm、26μm、36μm、53μm、85μm、160μm、405μmに設定したのは、図13示すように、サーモミータコードを構成するT0ビット、T1ビット、T2ビット、T3ビット、T4ビット、T5ビット、T6ビットのいずれのビットが“1”となって対応するMOSFETがオンし、このオンによりインピーダンスが変わるステップを均一にする、すなわち、どのビットに“1”が立って対応するMOSFETがオンして呈するインピーダンスも同一にするためである(図15)。
【0111】
このように、インピーダンス可変回路11Aを構成したので、アップ/ダウンカウンター14のアップカウント動作において接続点11aに発生する被比較電圧に与えられるオフセットは、図8に等間隔で示すように、同一である。
なお、図8を用いての第1実施例の説明において、アップ/ダウンカウンター14のアップカウント動作におけるシフト電圧は、説明の都合上同一であるようにして説明したが、被比較電圧が基準電圧に近づくほど、シフト電圧に与えられる割合が低くなること、すなわち、当該基準電圧においてコンパレータへ供給されるシフト電圧の変化が小さくなることは、図9について説明した通りである。しかし、この実施例においては、上述したように、各ステップ毎のシフト電圧は同一である。その関係を明示したのが、図14である。
【0112】
上述したようなインピーダンスをインピーダンス可変回路11Aで呈するようにしたので、保証されるべきインピーダンスの精度は向上する。
したがって、いずれのステップにおいてもシフト電圧が同一であってほしいというコンパレータの要求、すなわち、コンパレータへ供給されるシフト電圧特性は満たされ得る。
それ故、インピーダンス整合化データ回路10A内の帰還制御系の動作も安定する。
【0113】
また、Pチャネル型MOSFET119Aを並列に接続してトランスファゲート構成にしたので、被比較電圧の線形特性となる電圧範囲が拡大する。
さらに、線形抵抗13を直列に接続することにより、被比較電圧に要求される線形特性は一層改善される。
【0114】
このようなインピーダンス可変回路11Aにおけるインピーダンスの変更により、接続点11aに発生する被比較電圧は、コンパレータ13で基準電圧と比較される。コンパレータ13の比較結果は、アップ/ダウンカウンター14で用いられて比較結果対応のカウント動作をアップ/ダウンカウンター14に生じさせる。
アップ/ダウンカウンター14から出力される2進値は、平均化回路16で平均化されてコード変換回路17へ供給される。
そして、コード変換回路17から出力されるサーモミータコード、すなわち、インピーダンス整合化データは、第1実施例で説明したように、整合化対象のインピーダンス整合回路(図3)に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【0115】
このように、この実施例の構成によれば、第1実施例と同様の効果が得られるほか、サーモミータコードによって変化されるインピーダンスの変化を均一にするようにしたので、サーモミータコードの1ステップの変化に対して変化する被比較電圧の変化を同一の変化量とすることができる。
したがって、コンパレータに要求されるシフト電圧特性が同一となり、帰還制御系の動作を安定にする。
また、インピーダンスの固定部分をトランスファゲート構成としたので、被比較電圧の線形特性の範囲を拡大することができる上、トランスファゲートに線形抵抗を接続する構成により被比較電圧の線形特性の範囲をさらに拡大させることができる。
【0116】
◇第3実施例
図16は、この発明の第3実施例であるインピーダンス整合化データ出力回路を示す図である。
この実施例の構成が、第1実施例又は第2実施例のそれと大きく異なるところは、アップ/ダウンカウンターから出力される2進コードに応答して、直接、インピーダンス可変回路のインピーダンスを変えるようにした点である。
すなわち、この実施例のインピーダンス整合化データ出力回路10Bは、図16に示すように、アップ/ダウンカウンター14の2進コードB0、B1、B2及びUp信号を、直接、インピーダンス可変回路11Bの対応するB0端子、B1端子、B2端子及びUp端子に接続すると共に、平均化回路16のFOUT0端子、FOUT1端子、FOUT2端子をインピーダンス整合化データ出力回路10BのCP0出力、CP1出力、CP2出力として用いるようにして構成される。
この構成を除くこの実施例の各部の構成は、第1実施例又は第2実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【0117】
次に、図16を参照して、この実施例の動作について説明する。
この実施例のインピーダンス可変回路11Bは、アップ/ダウンカウンター14の2進コード(B0ビット、B1ビット、B2ビット)に応答して第1実施例又は第2実施例と同様に、8個までのPチャネル型MOSFET又は7個までのNチャネル型MOSFETを順次オン又はオフして上記2進コード対応のインピーダンスを呈する。
インピーダンス整合化回路11Bが呈しているインピーダンス対応の被比較電圧が接続点11aに生じ、その被比較電圧が、コンパレータ14で基準電圧と比較され、比較結果に応じてアップ/ダウンカウンター14のカウント動作が行われることは、第1実施例又は第2実施例と同じである。
【0118】
アップ/ダウンカウンター14のカウント値である2進コードは、上述のようにインピーダンス可変回路11Bに供給されてインピーダンスの変更に用いられると共に、平均化回路16へ供給されて第1実施例又は第2実施例と同様、4状態の平均化処理に用いられる。
平均化回路16のFOUT0ビット、FOUT1ビット、FOUT2ビットは、インピーダンス整合化データ出力回路10Bの3ビット、すなわち、CP0ビット、CP1ビット、CP2ビットから成るインピーダンス整合化データとして第1実施例又は第2実施例と同様に整合化対象のインピーダンス整合回路(図3)に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【0119】
このように、この実施例の構成によれば、第1実施例又は第2実施例と同様の効果が得られる。
【0120】
◇第4実施例
図17は、この発明の第4実施例であるインピーダンス整合化データ出力回路に用いる平均化回路を示す図である。
この実施例の構成が、第1実施例乃至第3実施例のそれと大きく異なるところは、8状態についての平均、すなわち、8値の平均を取るようにした点である。
【0121】
すなわち、この実施例のインピーダンス整合化データ出力回路10C(図17に図示せず)は、その平均化回路16Cを図15に示すように、同期化回路161、同期化回路162、同期化回路163、同期化回路164、同期化回路165、同期化回路166、同期化回路167及び同期化回路168、加算回路1621、加算回路1622、加算回路1623、加算回路1624、加算回路1631、加算回路1632及び加算回路1641、並びに同期化回路1651から成る。
なお、図17においては、各回路の入出力は、1本の線で示されているが、その線に付された数字だけの本数の線で各入出力は接続される。但し、以下の説明では回路間を接続する本数を考慮に入れてその説明を行う。
【0122】
同期化回路161の入力IN0、入力IN1及び入力IN2は、それぞれアップ/ダウンカウンター14の出力B0、出力B1及び出力B2に接続され、同期化回路161の出力OUT0、出力OUT1及び出力OUT2は、それぞれ同期化回路162の入力IN0、入力IN1及び入力IN2と加算回路1621の被加算入力A0、被加算入力A1及び被加算入力A2に接続されている。同期化回路162の出力OUT0、出力OUT1及び出力OUT2は、それぞれ同期化回路163の入力IN0、入力IN1及び入力IN2と加算回路1621の加算入力B0、加算入力B1及び加算入力B2に接続されている。
【0123】
同期化回路163の出力OUT0、出力OUT1及び出力OUT2は、それぞれ同期化回路164の入力IN0、入力IN1及び入力IN2と加算回路1622の被加算入力A0、被加算入力A1及び被加算入力A2に接続されている。同期化回路164の出力OUT0、出力OUT1及び出力OUT2は、それぞれ同期化回路165の入力IN0、入力IN1及び入力IN2と加算回路1622の加算入力B0、加算入力B1及び加算入力B2に接続されている。
【0124】
同期化回路165の出力OUT0、出力OUT1及び出力OUT2は、それぞれ同期化回路166の入力IN0、入力IN1及び入力IN2と加算回路1623の被加算入力A0、被加算入力A1及び被加算入力A2に接続されている。同期化回路166の出力OUT0、出力OUT1及び出力OUT2は、それぞれ同期化回路167の入力IN0、入力IN1及び入力IN2と加算回路1623の加算入力B0、加算入力B1及び加算入力B2に接続されている。
【0125】
同期化回路167の出力OUT0、出力OUT1及び出力OUT2は、それぞれ同期化回路168の入力IN0、入力IN1及び入力IN2と加算回路1624の被加算入力A0、被加算入力A1及び被加算入力A2に接続されている。同期化回路168の出力OUT0、出力OUT1及び出力OUT2は、それぞれ加算回路1624の加算入力B0、加算入力B1及び加算入力B2に接続されている。
加算回路1621乃至加算回路1624の被加算入力A3及び加算入力B3には、それぞれ低レベルの電圧レベルが供給される。
【0126】
加算回路1621の加算出力S0、加算出力S1、加算出力S2、加算出力S3及び加算出力S4は、それぞれ、加算回路1631の被加算入力A0、被加算入力A1、被加算入力A2、被加算入力A3及び被加算入力A4に接続され、加算回路1622の加算出力S0、加算出力S1、加算出力S2、加算出力S3及び加算出力S4は、それぞれ、加算回路1631の加算入力B0、加算入力B1、加算入力B2、加算入力B3及び加算入力B4に接続されている。
加算回路1623の加算出力S0、加算出力S1、加算出力S2、加算出力S3及び加算出力S4は、それぞれ、加算回路1632の被加算入力A0、被加算入力A1、被加算入力A2、被加算入力A3及び被加算入力A4に接続され、加算回路1624の加算出力S0、加算出力S1、加算出力S2、加算出力S3及び加算出力S4は、それぞれ、加算回路1632の加算入力B0、加算入力B1、加算入力B2、加算入力B3及び加算入力B4に接続されている。
【0127】
加算回路1631の加算出力S0、加算出力S1、加算出力S2、加算出力S3、加算出力S4及び加算出力S5は、それぞれ、加算回路1641の被加算入力A0、被加算入力A1、被加算入力A2、被加算入力A3、被加算入力A4及び被加算入力A5に接続され、加算回路1632の加算出力S0、加算出力S1、加算出力S2、加算出力S3、加算出力S4及び加算出力S5は、それぞれ、加算回路1641の加算入力B0、加算入力B1、加算入力B2、加算入力B3、加算入力B4及び加算入力B5に接続されている。
【0128】
加算回路1641の加算出力S4、加算出力S5及び加算出力S6は、それぞれ、同期化回路1651の入力IN0、入力IN1及び入力IN2に接続されている。
同期化回路1651の出力OUT0、出力OUT1及び出力OUT2は、それぞれ平均化回路16Cの出力FOUT0、出力FOUT1及び出力FOUT2に接続されている。
同期化回路161乃至同期化回路168及び同期化回路1651クロック入力(CLK入力)には、クロック端子19が接続されている。
この構成を除くこの実施例の各部の構成は、第1実施例乃至第3実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【0129】
次に、図17を参照して、この実施例の動作について説明する。
この実施例のインピーダンス整合化データ出力回路11Cのコンパレータ13、アップ/ダウンカウンター14、コード変換回路15及びコード変換回路17の動作は、第1実施例乃至第3実施例の動作と同じである。
【0130】
平均化回路16Cにおいては、アップ/ダウンカウンター14から順次発生される2進値(B0ビット、B1ビット、B2ビット)が、順次同期化回路161乃至同期化回路168にセットされる。セットされる都度、同期化回路161の2進値と同期化回路161の2進値とが加算回路1621で加算され、同期化回路163の2進値と同期化回路164の2進値とが加算回路1622で加算される。
同様に、同期化回路165の2進値と同期化回路166の2進値とが加算回路1623で加算され、同期化回路167の2進値と同期化回路168の2進値とが加算回路1624で加算される。
これらの加算と同時的に、加算回路1621の加算値と加算回路1622の加算値とが加算回路1631で加算され、加算回路1623の加算値と加算回路1624の加算値とが加算回路1632で加算されると共に、加算回路1631の加算値と加算回路1632の加算値とが加算回路1641で加算される。
【0131】
これらの加算により、8状態の2進値、すなわち、8値の加算が得られ、この加算値の上位3ビット、すなわち、S3ビット、S4ビット及びS5ビットが、同期化回路161乃至同期化回路168に2進値をセットさせたクロック信号に応答して同期化回路1651にセットされて出力される、すなわち、上記8値の平均値が出力される。
この平均値が、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【0132】
この平均値は、第1実施例乃至第3実施例における4値の平均値よりも2倍の期間についての平均となる。
したがって、8値の平均値の方が、4値の平均値よりもインピーダンスの変化に緩慢になる。すなわち、インピーダンスの調整機能が緩やかに働く。つまり、平均値を8値の範囲で取ることによって感度調整を行うことができる。
【0133】
このようにして平均化回路16Cから出力された2進コードは、コード変換回路17でコード変換されて出力される2進のインピーダンス整合化データは、上述したように、整合化対象のインピーダンス整合回路(図3)に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【0134】
このように、この実施例の構成によれば、第1実施例乃至第3実施例で得られる効果のほか、平均化回路での平均を取る範囲を8値の範囲ですることによってインピーダンスの常時調整における感度調整をも達成し得る。
【0135】
◇第5実施例
図18は、この発明の第5実施例であるインピーダンス整合化データ出力回路を示す図、図19は、同インピーダンス整合化データ出力回路のアップ/ダウンカウンターのカウント値を示すグラフ、また、図20は、同インピーダンス整合化データ出力回路内で発生する被比較電圧のグラフである。
この実施例の構成が、第1実施例乃至第4実施例のそれと大きく異なるところは、6状態についての平均、すなわち、6値の平均を取るようにした点である。
【0136】
すなわち、この実施例のインピーダンス整合化データ出力回路10Dは、コンパレータ13での比較結果に応じてカウント動作を生ぜしめられたアップ/ダウンカウンター14Dのカウント値によってインピーダンス可変回路11のインピーダンス値が変更され、接続点11aに現れる被比較電圧が基準電圧に最も接近するまでは1つ置きのクロック信号の立ち下がりに応答してアップ/ダウンカウンター14Dのアップカウント動作を生じさせ、アップカウント動作によって被比較電圧が基準電圧を超えたときは次のクロック信号、すなわち、1つ置きのクロック信号の間のクロック信号の立ち上がりに応答して比較結果対応のカウントト動作を1回だけ行い、該1回のカウント動作を行わせるのに用いられたクロック信号の次ののクロック信号からは、また、同様の動作を繰り返すようにして構成される。
【0137】
平均化回路16Dは、平均化回路16と異なって7個の同期化回路と、5つの加算回路とから構成される。
この構成を除くこの実施例の各部の構成は、第1実施例乃至第4実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【0138】
次に、図18乃至図20を参照して、この実施例の動作について説明する。
インピーダンス可変回路11、コンパレータ13、コード変換回路15,17の動作は、第3実施例及び第4実施例ではコード変換回路15,17を除く各実施例での動作と同じである。
アップ/ダウンカウンター14Dは、コンパレータ13での比較結果がアップ信号を出力しているときは、アップカウント動作を生ぜしめられたアップ/ダウンカウンター14Dのカウント値によってインピーダンス可変回路11のインピーダンス値が変更される。
【0139】
このインピーダンスの変更により、接続点11aに現れた被比較電圧が基準電圧に最も接近するまでは1つ置きのクロック信号の立ち下がりに応答してアップ/ダウンカウンター14Dのアップカウント動作が生ぜしめられる。
アップカウント動作によって被比較電圧が基準電圧を超えたときは次のクロック信号、すなわち、1つ置きのクロック信号の間のクロック信号の立ち上がりに応答して比較結果対応のアップカウント動作をさらに1回だけ行う。
該1回のアップカウント動作を行わせるのに用いられたクロック信号の次のクロック信号からは、また、上記1つ置きのクロック信号に応答してダウンカウント動作を行う。
【0140】
このダウンカウント動作によりアップ/ダウンカウンター14Dから出力されたカウント値対応の被比較電圧が基準電圧を下回ったときは次のクロック信号、すなわち、1つ置きのクロック信号の間のクロック信号の立ち上がりに応答してダウンカウント動作をさらに1回だけ行う。
該1回のダウンカウント動作を行わせるのに用いられたクロック信号の次のクロック信号からは、また、該次のクロック信号を含む上記1つ置きのクロック信号の立ち下がりに応答してアップカウント動作を行い、同様のカウント動作を継続する。
このようなカウント動作が順次繰り返される。このカウント動作でアップ/ダウンカウンター14Dから出力されるカウント値の例を図18に示す。
【0141】
このようにしてアップ/ダウンカウンター14Dから出力されるカウント値(2進コード又は2進値ともいう)は、コード変換回路15及び平均化回路16D又はインピーダンス可変回路11Bへ供給される。2進コードが、インピーダンス可変回路11Bへ直接供給されるときは、2進コードは、インピーダンス可変回路11Bのインピーダンスの変更に用いられる。
コード変換回路15は、上述の実施例と同様にしてサーモミータコードをインピーダンス可変回路11Bへ供給する。そのサーモミータコードは、インピーダンス可変回路11Bのインピーダンスの変更に用いられる。
このインピーダンスの変更により、インピーダンス整合化データ出力回路10Dの接続点11aに発生する被比較電圧の例を図20に示す。
【0142】
平均化回路16Dは、アップ/ダウンカウンター14Dから順次出力される2進値は、順次のクロック信号に応答して6つの同期化回路にセットされ、6つの同期化回路の2進値は、5つの加算回路で加算される。
5つの加算回路のうちの最終段の加算回路の加算値は、6分の1除算回路で除算される。この除算値(平均値)は、上記6つの同期化回路に2進値をセットさせたクロック信号に応答して平均化回路16Dの最終段に設けられた同期化回路にセットされる。
【0143】
平均化回路16Dから出力される6値の平均値(2進コード)は、コード変換回路17へ供給されて2進コード対応のサーモミータコードがコード変換回路17から出力される。
このコード変換回路17から出力されたサーモミータコード又は平均化回路16Dから出力された2進コードは、上述したように、整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【0144】
このように、この実施例の構成によれば、第1実施例乃至第4実施例と同様に、コンパレータが理想的な動作をする場合のアップ/ダウンカウンターの1ステップ分の電圧にシフト電圧を与えて実際のアップ/ダウンカウンターで生ずる弊害、すなわち、アップ/ダウンカウンターが基準電圧乃至その近傍値に被比較電圧が接近したとき、アップ/ダウンカウンターがアップカウント動作をするか又はダウンカウント動作をするか不定になるという技術的課題を回避し得る。
また、アップ/ダウンカウンターが基準電圧乃至その近傍値と、それよりも1ステップ高い値と、それよりも1ステップ低い値との3値で変動する場合にも、インピーダンス整合化データ出力回路から出力されるインピーダンス整合化データに変動が生ずるという技術的課題も回避し得る。
また、第4実施例で得られる効果は、4の倍数の値の平均でしか得られないという技術的課題を6値の平均の下でも得られるようにして該技術的課題に内在する制限を解除し得る。すなわち、これらの実施例に拘わらず、どのような倍数であっても、平均化し得るものである。
【0145】
◇第6実施例
図21は、この実施例の第6実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図、図22は、同インピーダンス整合化データ出力回路を構成するインピーダンス可変回路のインピーダンスの変化を示す図、図23は、同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を拡大して示す図、図24は、同インピーダンス整合化データ出力回路に生ずる誤差の1つの例を説明する図、また、図25は、同インピーダンス整合化データ出力回路に生ずる誤差の他の例を説明する図である。
この実施例の構成が、第1実施例乃至第5実施例のそれと大きく異なるところは、シフト電圧を上記いずれの実施例の与え方とも異ならしめた点にある。
【0146】
すなわち、インピーダンス整合化データ出力回路11Eのインピーダンス可変回路11Eにのみ、図4に示すインピーダンス可変回路11との差異がある。
【0147】
インピーダンス可変回路11Eのインピーダンス素子121とインピーダンス素子122とは、図4に示すインピーダンス可変回路11のインピーダンス素子111とインピーダンス素子112とを入れ替えて構成される。
したがって、インピーダンス素子121は、チャネル幅がインピーダンス素子113乃至119のチャネル幅Wの3/4(3/4W)であるPチャネル型MOSFETである。インピーダンス素子122は、チャネル幅がインピーダンス素子113乃至119のチャネル幅Wの1/2(1/2W)であるPチャネル型MOSFETである。
この構成を除くこの実施例の構成は、第1実施例乃至第5実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明ほ省略する。
【0148】
次に、図1、図6、図9、図10及び図21乃至図25を参照して、この実施例の動作について説明する。
この実施例のインピーダンス整合化データ出力回路10Eは、インピーダンス可変回路11Eのインピーダンスに応じて接続点11aに発生する被比較電圧Vaと基準電圧Vrefとがコンパレーター13で比較される。基準電圧Vrefの方が被比較電圧Vaよりも高い場合には、アップ信号がコンパレーター13から出力され、被比較電圧Vaの方が基準電圧Vrefよりも高い場合には、ダウン信号がコンパレーター13から出力される。
【0149】
コンパレーター13からアップ信号が出力されるときには、アップ/ダウンカウンター14は、クロック入力CLKに入力されるクロック毎に2進値で1だけカウントアップ(インクリンメト)され、コンパレーター13からダウン信号が出力されるときには、アップ/ダウンカウンター14は、クロック入力CLKに入力されるクロック毎に2進値で1だけカウントダウン(デクリメント)される。
アップ/ダウンカウンター14からクロック毎に出力されるB0ビット、B1ビット及びB2ビットから成るカウント値(以下、2進コード又は2進値ともいう)は、コード変換回路15及び平均化回路16へ供給される。
【0150】
コード変換回路15は、アップ/ダウンカウンター14から供給されるB0ビット、B1ビット及びB2ビットから成る2進コードを図6に示すようなT0ビット、T1ビット、T2ビット、T3ビット、T4ビット、T5ビット及びT6ビットから成るサーモミータコードに変換して出力する。
コード変換回路15から出力されたサーモミータコードのT0ビット、T1ビット、T2ビット、T3ビット、T4ビット、T5ビット及びT6ビットは、それぞれ、インピーダンス可変回路11Eの対応するT0端子、T1端子、T2端子、T3端子、T4端子、T5端子及びT6端子に供給される。
【0151】
インピーダンス可変回路11EのEN端子29には、インピーダンス整合化データ出力回路10の通常の動作においては、高レベルのEN信号が供給されているから、インバータ1119から出力される電圧信号は低レベルに保たれ、Pチャネル型MOSFET119はオンすることは、第1実施例と同様である。
【0152】
また、EN端子から高レベルのEN信号が供給されているナンド回路1111乃至1118は、それらナンド回路の他の入力に供給される電圧信号に応じてその出力に低レベル又は高レベルの電圧信号を出力するように条件付けられ、これに加えて、Up端子21へアップ/ダウンカウンター14から高レベルのアップ信号が供給された状態においては、インバータ1120から低レベルの電圧信号が出力されることも、第1実施例と同様である。
【0153】
したがって、Up端子21へアップ/ダウンカウンター14から高レベルのアップ信号(図22のUP=1)が供給された状態においては、ナンド回路1111から出力される電圧信号は高レベルにあり、他のナンド回路1112乃至1118から出力される電圧信号のレベルは、T0端子、T1端子、T2端子、T3端子、T4端子、T5端子及びT6端子のそれぞれに各別に供給されるT0ビット、T1ビット、T2ビット、T3ビット、T4ビット、T5ビット、T6ビットに応じたレベルとなることも、第1実施例と同様である。
【0154】
それ故、インピーダンス可変回路11Eは、T0端子、T1端子、T2端子、T3端子、T4端子、T5端子及びT6端子のそれぞれに各別に供給されるT0ビット、T1ビット、T2ビット、T3ビット、T4ビット、T5ビット、T6ビットに応じてPチャネル型MOSFET121、Pチャネル型MOSFET122、Pチャネル型MOSFET113乃至Pチャネル型MOSFET118のうちの対応するPチャネル型MOSFETがオフ又はオンし、それに応じたインピーダンスを呈する。T0ビット、T1ビット、T2ビット、T3ビット、T4ビット、T5ビット及びT6ビットに順次2進の“1”(すなわち、高レベルの電圧信号)が立つにつれて上記インピーダンスの値は階段状に小さくなる(図22のUP=1)。
Pチャネル型MOSFET122が並列に入る分だけインピーダンスの値が小さくなる。
【0155】
したがって、接続点11aに現れる被比較電圧の電圧レベルは、Pチャネル型MOSFET122が並列に入った分だけ、Pチャネル型MOSFET129と同等のPチャネル型MOSFETが順次並列に入っても、1ステップずつ被比較電圧の電圧レベルは変わらず、該電圧レベルから1/2ステップ低い値となる。つまり、被比較電圧の電圧レベルにシフト電圧が与えられる。ここで、1ステップとは、インピーダンス可変回路11Eが既に呈しているインピーダンスに1/Wに比例した値のインピーダンスが並列に入ったときに変わる電圧の上昇分である。
【0156】
また、Up端子21へアップ/ダウンカウンター14から低レベルのUp信号(図22のUP=0)が供給された状態においては、T0端子に供給されるT0ビットは、ナンド回路1111から出力される電圧信号の制御に有効に作用し、ナンド回路1111からは低レベルの電圧信号が出力され続け、Pチャネル型MOSFET121は、オンし続ける。
他のナンド回路1112乃至1118から出力される電圧信号の電圧レベルは、UP=1の場合と同様に、T1端子、T2端子、T3端子、T4端子、T5端子及びT6端子のそれぞれに各別に供給されるT0ビット、T1ビット、T2ビット、T3ビット、T4ビット、T5ビット、T6ビットに応じた電圧レベルになることも、第1実施例と同様である。
【0157】
それ故、インピーダンス可変回路11Eは、T0端子、T1端子、T2端子、T3端子、T4端子、T5端子及びT6端子のそれぞれに各別に供給されるT0ビット、T1ビット、T2ビット、T3ビット、T4ビット、T5ビット、T6ビットに応じてPチャネル型MOSFET121、Pチャネル型MOSFET122、Pチャネル型MOSFET113乃至Pチャネル型MOSFET118のうちの対応するPチャネル型MOSFETがオン又はオフし、それに応じたインピーダンスを呈する。T0ビット、T1ビット、T2ビット、T4ビット、T5ビット及びT6ビットに順次2進の“1”(すなわち、高レベルの電圧信号)が立つにつれて上記インピーダンスの値は階段状に小さくなる(図22のUP=0(ダウン時))。
【0158】
ダウン時にインピーダンス値が階段状に小さくなる最初の割合は、アップ時に比して1/2Wに比例した値だけ小さい。それは、インピーダンス可変回路11Eに並列に入っていたPチャネル型MOSFET113乃至Pチャネル型MOSFET118のうちのいずれか1つが抜けてPチャネル型MOSFET121がインピーダンス可変回路11Eに並列に入った場合、抜けたPチャネル型MOSFETのインピーダンスよりも並列に入ったPチャネル型MOSFET121がのインピーダンスの方が小さいからである。
ダウン時の2回目以降のインピーダンス値が階段状に小さくなる割合は、アップ時と同じで1/Wに比例した値となる。
したがって、Pチャネル型MOSFET121が並列に入らなかった場合の被比較電圧よりも高目に接続点11aの被比較電圧が現れる。
【0159】
上述のように、アップ/ダウンカウンター14のB0ビット、B1ビット及びB2ビットがコード変換回路15へ供給されると同時に、平均化回路16へも供給される。
平均化回路16は、アップ/ダウンカウンター14から順次入力される2進コード(いずれのコードもB0ビット、B1ビット及びB2ビットから成る)毎に、当該2進コード前の4つのコードを加算して1/4の除算をし、3ビットの平均化2進コード、すなわち、FOUT1ビット、FOUT2ビット及びFOUT2ビットを出力する。
【0160】
そして、FOUT1ビット、FOUT2ビット及びFOUT2ビットは、コード変換回路17へ供給されてコード変換回路15と同等の6ビットのサーモミータコード、すなわち、CP0ビット、CP1ビット、CP2ビット、CP3ビット、CP4ビット、CP5ビット及びCP6ビットを出力する。
この6ビットのサーモミータコード(インピーダンス整合化データ)は、図2に示す高速インターフェースのインピーダンス整合化対象(出力バッファ又は入力バッファ)のインピーダンス整合回路に供給されて該回路のインピーダンスの整合に供される。
【0161】
以下に、インピーダンス整合化データ出力回路10Eについての具体的の動作例を説明する。
その説明の都合上、第1実施例と同様、基準電圧は2進値で表して“101”であり、接続点11aに現れる被比較電圧V1(図23)は2進値で表して“000”であり、アップ/ダウンカウンター14がクロックに応答してカウント動作に入る前のカウント値は2進値で表して“000”であり、アップ/ダウンカウンター14のUpDn出力にUp=1、すなわち、2進で“1”のアップ信号が出力され、B0出力、B1出力及びB2出力にそれぞれ“0”を出力しているとする。この状態は、図23及び図10では状態0として表してある。また、同期化回路111〜同期化回路114及び同期化回路1151には、“000”がセットされる。
図23では、その縦軸に付してある参照文字V1乃至V7の各参照文字間の間隔を、この実施例での特徴部分を明確にしたい目的で、等間隔で示してあるが、実際は、図9に示すように、各参照文字間の間隔は、縦軸で上の方に行くに従って狭くなる。
【0162】
B0=0、B1=0及びB2=0(図6のコード番号0)を受け取るコード変換回路15は、T0=0、T1=0、T2=0、T3=0、T4=0、T5=0及びT6=0のサーモミータコードをT0出力、T1出力、T2出力、T3出力、T4出力、T5出力及びT6出力に出力する。
したがって、インピーダンス可変回路11EのPチャネル型MOSFET121、Pチャネル型MOSFET122、Pチャネル型MOSFET113乃至Pチャネル型MOSFET118はいずれもオフし、Pチャネル型MOSFET119のみがオンする。インピーダンス可変回路11Eのインピーダンスは、1/Wに比例した値になる(図22のコード番号0)。
このときに、接続点11aに現れる被比較電圧は、基準電圧よりも4ステップ低い電圧V1(最低の被比較電圧という)であるとする。ここで、1ステップの電圧は、1/Wに比例した値のインピーダンスが1つ変わるときに生ずる電圧信号の変化分で、図8においては同じであるように示されているが、実際は、図10に示すように、ステップ毎に異なる値である。
【0163】
被比較電圧よりも基準電圧の方が大きく、2進で“1”のアップ信号がコンパレーター13から出力されてアップ/ダウンカウンター14のUpDn入力へ供給された状態において、最初のクロック信号がアップ/ダウンカウンター14に供給されると、アップ/ダウンカウンター14のカウント値は1だけカウントアップされ、カウント値はB2=0、B1=0及びB0=1となる。アップ/ダウンカウンター14のUpDn出力に現れている信号は、アップ信号Upのままである。
【0164】
アップ/ダウンカウンター14のカウント値B2=0、B1=0及びB0=1は、コード変換回路15及び平均化回路16へ供給される。
カウント値B2=0、B1=0及びB0=1は、コード変換回路15において、T0=1、T1=0、T2=0、T3=0、T4=0、T5=0及びT6=0のサーモミータコードに変換される(図6のコード番号1)。
したがって、インピーダンス可変回路11EのPチャネル型MOSFET119がオンし続け、これに加えてPチャネル型MOSFET112及がオンに転ずる一方、Pチャネル型MOSFET121、Pチャネル型MOSFET113乃至Pチャネル型MOSFET118はオフし続ける。
それ故、インピーダンス可変回路11Eのインピーダンスは、1/(W+1/2W)に比例した値になる(図22のコード番号1)。
【0165】
このときに、接続点11aに現れる被比較電圧は、最低の被比較電圧から1/2ステップ高い電圧となる。被比較電圧は、依然として基準電圧よりも低い電圧である。ここで、1/2ステップとは、インピーダンス可変回路11Eが既に呈しているインピーダンスに1/2Wに比例した値のインピーダンスが並列に入ったときの電圧の上昇分をいう。
この電圧状態は、図23ではシフト有りの状態1として示してある。したがって、コンパレーター13からアップ信号が出力され続ける。
なお、細い点線は、シフト無しの場合を示す。
【0166】
また、最初のクロック信号は平均化回路16にも供給されるから、アップ/ダウンカウンター14のカウント値B2=0、B1=0及びB0=1が、平均化回路16の同期化回路161にセツトされる。
この状態は、図10では状態1として表してある。
【0167】
このセットが終了する前に、同期化回路161及び同期化回路162にセットされている2進値が加算回路1621で加算され、かつ、同期化回路163及び同期化回路164にセットされている2進値が加算回路1622で加算された後に、加算回路1621及び加算回路1622から出力される加算値が加算回路1631で加算される。加算回路1631での加算値は、2進値で“000000”である。
そして、加算回路1631から出力されている加算値は、最初のクロック信号に応答する同期化回路1651で1/4演算処理されるが、後述する状態3まではその演算処理結果に意味を持たないので、状態3までの加算及び演算についての逐一の説明は省略する。
【0168】
そして、第2のクロック信号が、アップ/ダウンカウンター14に入力されると、アップ/ダウンカウンター14のカウント値は、B2=0、B1=1及びB0=0へカウントアップされる。
アップ/ダウンカウンター14のカウント値B2=0、B1=1及びB0=0は、コード変換回路15へ供給され、このカウント値を受け取るコード変換回路15においてコード変換され、コード変換されたサーモミータコード、すなわち、T0ビット=1、T1ビット=1、T2ビット=0、T3ビット=0、T4ビット=0、T5ビット=0及びT6ビット=0がコード変換回路15から出力される(図6のコード番号2)。
【0169】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路11Eのインピーダンスの変更に用いられる。
すなわち、インピーダンス可変回路11EのPチャネル型MOSFET122及びPチャネル型MOSFET119はオンし続け、これに加えてPチャネル型MOSFET113が新たにオンに転ずる一方、Pチャネル型MOSFET121、Pチャネル型MOSFET114乃至Pチャネル型MOSFET118はオフし続ける。
したがって、インピーダンス可変回路11Eのインピーダンスは、1/(2W+1/2W)に比例した値になる(図22のコード番号2)。
このインピーダンスの変更は接続点11aに現れている被比較電圧の変更、すなわち、被比較電圧に1ステップだけの上昇を生じさせる。ここで、1ステップとは、インピーダンス可変回路11Eが既に呈しているインピーダンスに1/Wに比例した値のインピーダンスが並列に入ったときの電圧の上昇分をいう(以下、同じ)。この変更後の被比較電圧は、図23においては、シフト有りの状態2として示してある。
【0170】
また、第2のクロック信号は平均化回路16にも入力されるから、平均化回路16の同期化回路162にセットされていたB2=0、B1=0及びB0=0は、同期化回路163にセットされ、同期化回路161にセットされていたB2=0、B1=0及びB0=1は、同期化回路162にセットされると同時に、アップ/ダウンカウンター14のカウント値B2=0、B1=1及びB0=0は、同期化回路161にセットされる(図10の状態2)。
【0171】
そして、第3のクロック信号がアップ/ダウンカウンター14に入力されると、アップ/ダウンカウンター14のカウント値は、B2ビット=0、B1ビット=1及びB0ビット=1へカウントアップされる。
アップ/ダウンカウンター14のカウント値、すなわち、B2ビット=0、B1ビット=1及びB0ビット=1は、コード変換回路15へ供給され、このカウント値を受け取るコード変換回路15においてコード変換され、コード変換されたサーモミータコード、すなわち、T0ビット=1、T1ビット=1、T2ビット=1、T3=0、T4ビット=0、T5ビット=0及びT6ビット=0がコード変換回路15から出力される(図6のコード番号3)。
【0172】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路11Eのインピーダンスの変更に用いられる。
すなわち、インピーダンス変換回路11EのPチャネル型MOSFET122、Pチャネル型MOSFET113及びPチャネル型MOSFET119はオンし続け、これに加えてPチャネル型MOSFET114が新たにオンに転ずる一方、Pチャネル型MOSFET121、Pチャネル型MOSFET115乃至Pチャネル型MOSFET118はオフしたままにある。
したがって、インピーダンス可変回路11Eのインピーダンスは、1/(3W+1/2W)に比例した値になる(図22のコード番号3)。
このインピーダンスの変更は接続点11aに現れている被比較電圧の変更、すなわち、被比較電圧に1ステップだけの上昇を生じさせる。この変更後の被比較電圧は、図23においては、シフト有りの状態3として示してある。
【0173】
また、第3のクロック信号は平均化回路16にも入力されるから、平均化回路16の同期化回路163にセットされていたB2=0、B1=0及びB0=0は、同期化回路164にセットされ、同期化回路162にセットされていたB2=0、B1=0及びB0=1は、同期化回路163にセットされ、同期化回路161にセットされていたB2=0、B1=1及びB0=0は、同期化回路162にセットされると同時に、アップ/ダウンカウンター14のカウント値B2=0、B1=1及びB0=1は、同期化回路161にセットされる(図10の状態3)。
【0174】
これらのセットが終了すると、同期化回路161及び同期化回路162にセットされている2進値が加算回路1621で加算され、かつ、同期化回路163及び同期化回路164にセットされている2進値が加算回路1622で加算された後に、加算回路1621及び加算回路1622から出力される加算値が加算回路1631で加算される。この加算値は、図10では、加算回路1631の出力の状態3において10進で6(2進で00110)として示してある。
【0175】
そして、第4のクロック信号がアップ/ダウンカウンター14に入力されると、この時刻においては依然として、被比較電圧は基準電圧よりも低いから、アップ/ダウンカウンター14に供給される第4のクロック信号によって、アップ/ダウンカウンター14のカウント値は、B2ビット=1、B1ビット=0及びB0ビット=0へカウントアップされる。
アップ/ダウンカウンター14のカウント値、すなわち、B2ビット=1、B1ビット=0及びB0ビット=0は、コード変換回路15へ供給され、このカウント値を受け取るコード変換回路15においてコード変換され、コード変換されたサーモミータコード、すなわち、T0ビット=1、T1ビット=1、T2ビット=1、T3=1、T4ビット=0、T5ビット=0及びT6ビット=0がコード変換回路15から出力される(図6のコード番号4)。
【0176】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路11Eのインピーダンスの変更に用いられる。
すなわち、インピーダンス変換回路11EのPチャネル型MOSFET122、Pチャネル型MOSFET113、Pチャネル型MOSFET114及びPチャネル型MOSFET119はオンし続け、これに加えてPチャネル型MOSFET115がオンに転ずる一方、Pチャネル型MOSFET121、Pチャネル型MOSFET116乃至Pチャネル型MOSFET118はオフしたままにある。
したがって、インピーダンス可変回路11のインピーダンスは、1/(4W+1/2W)に比例した値になる(図22のコード番号4)。
このインピーダンスの変更は接続点11aに現れている被比較電圧の変更、すなわち、被比較電圧に1ステップだけの上昇を生じさせる。この変更後の被比較電圧は、図23においては、状態4として示してある。この被比較電圧の値は、被比較電圧の上昇過程中において基準電圧に最も接近したときの値となる。
【0177】
また、第4のクロック信号は平均化回路16にも入力されるから、平均化回路16の同期化回路163セットされていたB2=0、B1=0及びB0=1が同期化回路164にセットされ、同期化回路162にセットされていたB2=0、B1=1及びB0=0が同期化回路163にセットされ、同期化回路161にセットされていたB2=0、B1=1及びB0=1が同期化回路162にセットされると同時に、アップ/ダウンカウンター14にあるカウント値B2=1、B1=0及びB0=0が同期化回路161にセットされる(図10の状態4)。
【0178】
これらのセットが終了すると、同期化回路161及び同期化回路162にセットされている2進値が加算回路1621で加算され、かつ、同期化回路163及び同期化回路164にセットされている2進値が加算回路1622で加算された後に、加算回路1621及び加算回路1622から出力される加算値が加算回路1631で加算される。この加算値は、図10では、加算回路1631の出力の状態4において10進で10(2進で01010)として示してある。
【0179】
また、第4のクロック信号は同期化回路1651にも入力されるから、状態3において加算回路1631で加算された加算値6(図10の加算回路1631の出力の状態3)は同期化回路1651で1/4除算(2ビット下位桁へシフト)されて同期化回路1651から2進で1(10進で1)が出力される(図10の同期化回路1651の出力の状態4)。
同期化回路1651から出力されたサーモミータコードは、上述したように整合化対象に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【0180】
そして、第5のクロック信号が入力されたとき、依然として、被比較電圧は基準電圧よりも低いから、コンパレーター13からはアップ信号が出力され続けている。
したがって、第5のクロック信号がアップ/ダウンカウンター14に入力されると、アップ/ダウンカウンター14のカウント値は、B2ビット=1、B1ビット=0及びB0ビット=1へカウントアップされる。
アップ/ダウンカウンター14のカウント値、すなわち、B2ビット=1、B1ビット=0及びB0ビット=1はコード変換回路15へ供給され、このカウント値を受け取るコード変換回路15においてコード変換され、コード変換されたサーモミータコード、すなわち、T0ビット=1、T1ビット=1、T2ビット=1、T3=1、T4ビット=1、T5ビット=0及びT6ビット=0がコード変換回路15から出力される(図6のコード番号5)。
【0181】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路11Eのインピーダンスの変更に用いられる。
すなわち、インピーダンス変換回路11EのPチャネル型MOSFET122、Pチャネル型MOSFET113、Pチャネル型MOSFET114、Pチャネル型MOSFET115及びPチャネル型MOSFET119はオンし続け、これに加えてPチャネル型MOSFET116がオンに転ずる一方、Pチャネル型MOSFET121、Pチャネル型MOSFET117及びPチャネル型MOSFET118はオフしたままにある。
したがって、インピーダンス可変回路11Eのインピーダンスは、1/(5W+1/2W)に比例した値になる(図23のコード番号5)。
このインピーダンスの変更は接続点11aに現れている被比較電圧の変更、すなわち、被比較電圧に1ステップだけの上昇を生じさせる。この変更後の被比較電圧は、図23においては、シフト有りの状態5として示してある。この被比較電圧の値は、被比較電圧の上昇過程中において基準電圧に最も接近したときの値から1ステップだけ高い値となる。
【0182】
また、第5のクロック信号は、平均化回路16に入力されるから、平均化回路16の同期化回路163にセットされていたB2=0、B1=1及びB0=0が同期化回路164にセットされ、同期化回路レジスタ162にセットされていたB2=0、B1=1及びB0=1が同期化回路163にセットされ、同期化回路161にセットされていたB2=1、B1=0及びB0=0が同期化回路162にセットされると同時に、アップ/ダウンカウンター14にあるカウント値B2=1、B1=0及びB0=1が同期化回路161にセットされる(図10の状態5)。
【0183】
これらのセットが終了すると、同期化回路161及び同期化回路162にセットされている2進値が加算回路1621で加算され、かつ、同期化回路163及び同期化回路164にセットされている2進値が加算回路1622で加算された後に、加算回路1621及び加算回路1622から出力される加算値が加算回路1631で加算される。この加算値は、図10では、加算回路1631の出力の状態5において10進で14(2進で01110)として示してある。
【0184】
また、第5のクロック信号が同期化回路1651にも入力されるから、状態4において加算回路1631で加算された加算値、すなわち、10進で10(図10の加算回路1631の出力の状態4)が同期化回路1651で1/4除算(2ビット下位桁へシフト)されて同期化回路1651から10進で2(2進で10)が出力される(図23の平均化回路16の出力の状態5、図10の同期化回路1651の出力の状態5)。同期化回路1651から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【0185】
そして、第6のクロック信号が入力されるときには、被比較電圧は基準電圧よりも高くなるから、コンパレーター13からはダウン信号が出力される。
したがって、第6のクロック信号がアップ/ダウンカウンター14に入力されると、アップ/ダウンカウンター14のカウント値は、B2ビット=1、B1ビット=0及びB0ビット=0へカウントダウンされる。また、アップ/ダウンカウンター14のUpDn出力から出力されていた高レベル(2進で“1”)のUp信号を出力しなくなる、すなわち、低レベル(2進で“0”)のUp信号が出力される。
アップ/ダウンカウンター14のカウント値、すなわち、B2ビット=1、B1ビット=0及びB0ビット=0は、コード変換回路15へ供給され、このカウント値を受け取るコード変換回路15においてコード変換され、コード変換されたサーモミータコード、すなわち、T0ビット=1、T1ビット=1、T2ビット=1、T3ビット=1、T4ビット=0、T5ビット=0及びT6ビット=0がコード変換回路15から出力される(図6のコード番号4)。
【0186】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路11Eのインピーダンスの変更に用いられる。
すなわち、第6のクロック信号が入力された時刻には、アップ/ダウンカウンター14から出力されるUp信号は、低レベル(2進の“0”)のUp信号となるから、インピーダンス変換回路11Eのインバータ1120から高レベルの電圧が出力される。
したがって、ナンド回路1111から低レベルの電圧が出力され、Pチャネル型MOSFET111がオンする。
【0187】
このほか、インピーダンス変換回路11EのPチャネル型MOSFET122、Pチャネル型MOSFET113、Pチャネル型MOSFET114、Pチャネル型MOSFET115及びPチャネル型MOSFET119はオンし続け、これに加えてオフしていたPチャネル型MOSFET121もオンに転ずる一方、オンしていたPチャネル型MOSFET116がオフし、Pチャネル型MOSFET117及びPチャネル型MOSFET118はオフし続ける。
したがって、インピーダンス可変回路11Eのインピーダンスは、1/(4W+3/4W+W/2)に比例した値になる(図22のコード番号4)。
このインピーダンスの変更は接続点11aに現れている被比較電圧の変更、すなわち、被比較電圧に1/4ステップだけの降下を生じさせる。ここでの1/4ステップとは、インピーダンス可変回路11Eが既に呈していたインピーダンスから1/Wに比例した値のインピーダンスが抜けて3/4Wに比例した値のインピーダンスが並列に入ったときの電圧の降下分をいう。
【0188】
この変更後の被比較電圧は、図23においては、シフト有りの状態6として示してある。この被比較電圧の値は、被比較電圧の下降過程中において基準電圧に最も接近したときの値、すなわち、1つ前の状態の電位レベルから1/4ステップ低く、基準電圧から1/4ステップ高い値となる。
この時刻における被比較電圧に、コンパレータ14のオフセット電圧の上限を上回らせるのに必要なシフト電圧が与えられるようにPチャネル型MOSFET121及びPチャネル型MOSFET122のインピーダンス(チャネル幅)が選定されている。
【0189】
また、第6のクロック信号は、平均化回路16にも入力されるから、平均化回路16の同期化回路163にセットされていたB2=0、B1=1及びB0=1が同期化回路164にセットされ、同期化回路162にセットされていたB2=1、B1=0及びB0=0が同期化回路163にセットされ、同期化回路161にセットされていたB2=1、B1=0及びB0=1が、同期化回路162にセットされると同時に、アップ/ダウンカウンター14にあるカウント値B2=1、B1=0及びB0=0が同期化回路161にセットされる(図10の状態6)。
【0190】
これらのセットが終了すると、同期化回路161及び同期化回路162にセットされている2進値が加算回路1621で加算され、かつ、同期化回路163及び同期化回路164にセットされている2進値が加算回路1622で加算された後に、加算回路1621及び加算回路1622から出力される加算値が加算回路1631で加算される。この加算値は、図10では、加算回路1631の出力の状態6において10進で16(2進で10000)として示してある。
【0191】
また、第6のクロック信号が同期化回路1651にも入力されるから、状態5において加算回路1631で加算された加算値、すなわち、10進で14(2進で01110)(加算回路1631の出力の状態5)が同期化回路1651で1/4除算(2ビット下位桁へシフト)されて同期化回路1651から2進で11(10進で3)が出力される(図10の同期化回路1651の出力の状態6、図23の平均化回路16の出力の状態6)。同期化回路1651から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【0192】
そして、第7のクロック信号が入力されるときには、被比較電圧は基準電圧よりも高いから、コンパレーター13からはダウン信号が出力される。
したがって、第7のクロック信号がアップ/ダウンカウンター14に入力されると、アップ/ダウンカウンター14のカウント値は、B2ビット=0、B1ビット=1及びB0ビット=1へカウントダウンされる。また、アップ/ダウンカウンター14のUpDn出力から低レベル(2進で“0”)のUp信号が出力される。
アップ/ダウンカウンター14のカウント値、すなわち、B2ビット=0、B1ビット=1及びB0ビット=1は、コード変換回路15へ供給され、このカウント値を受け取るコード変換回路15においてコード変換され、コード変換されたサーモミータコード、すなわち、T0ビット=1、T1ビット=1、T2ビット=1、T3ビット=0、T4ビット=0、T5ビット=0及びT6ビット=0がコード変換回路15から出力される(図6のコード番号3)。
【0193】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路11Eのインピーダンスの変更に用いられる。
すなわち、第7のクロック信号が入力された時刻には、アップ/ダウンカウンター14から出力されるUp信号は、低レベル(2進の“0”)であるから、インピーダンス変換回路11Eのインバータ1120から高レベルの電圧が出力される。
したがって、ナンド回路1111から低レベルの電圧が出力され、Pチャネル型MOSFET111はオンし続ける。
【0194】
このほか、インピーダンス変換回路11のPチャネル型MOSFET112、Pチャネル型MOSFET113、Pチャネル型MOSFET114及びPチャネル型MOSFET119はオンし続ける一方、オンしていたPチャネル型MOSFET115がオフに転じ、Pチャネル型MOSFET116乃至Pチャネル型MOSFET118はオフし続ける。
したがって、インピーダンス可変回路11Eのインピーダンスは、1/(3W+3/4W+W/2)に比例した値になる(図22のコード番号3)。
このインピーダンスの変更は接続点11aに現れている被比較電圧の変更、すなわち、被比較電圧に1ステップだけの降下を生じさせる。この変更後の被比較電圧は、図23においては、シフト有りの状態7として示してある。この被比較電圧の値は、被比較電圧の下降過程中において基準電圧に最も接近した値から1ステップ低い電圧の値となる。
【0195】
また、第7のクロック信号は平均化回路16にも入力されるから、平均化回路16の同期化回路163にセットされていたB2=1、B1=0及びB0=0が同期化回路164にセットされ、同期化回路レジスタ162にセットされていたB2=1、B1=0及びB0=1が同期化回路163にセットされ、同期化回路レジスタ161にセットされていたB2=1、B1=0及びB0=0が同期化回路162にセットされると同時に、アップ/ダウンカウンター14にあるカウント値B2=0、B1=1及びB0=1が同期化回路161にセットされる(図10の状態7)。
【0196】
これらのセットが終了すると、同期化回路161及び同期化回路162にセットされている2進値が加算回路1621で加算され、かつ、同期化回路163及び同期化回路164にセットされている2進値が加算回路1622で加算された後に、加算回路1621及び加算回路1622から出力される加算値が加算回路1631で加算される。この加算値は、図10では、加算回路1631の状態7において10進で16(2進で10000)として示してある。
【0197】
また、第7のクロック信号は同期化回路1651にも入力されるから、状態6において加算回路1631で加算された加算値、すなわち、10進で16(2進で10000)(図10の加算回路1631の出力の状態6)が同期化回路1651で1/4除算(2ビット下位桁へシフト)されて同期化回路1651から10進で4(2進で100)が出力される(図10の同期化回路1651の出力の状態7、図23の平均化回路16の出力の状態7)。同期化回路1651から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【0198】
そして、第8のクロック信号が入力されるときには、被比較電圧は基準電圧よりも低くなっているから、コンパレーター13からはアップ信号が出力される。したがって、第8のクロック信号がアップ/ダウンカウンター14に入力されると、アップ/ダウンカウンター14のカウント値は、B2ビット=1、B1ビット=0及びB0ビット=0へカウントアップされる。また、アップ/ダウンカウンター14のUpDn出力から高レベル(2進で“1”)のUp信号が出力される。
アップ/ダウンカウンター14のカウント値、すなわち、B2ビット=1、B1ビット=0及びB0ビット=0はコード変換回路15へ供給され、このカウント値を受け取るコード変換回路15においてコード変換され、コード変換されたサーモミータコード、すなわち、T0ビット=1、T1ビット=1、T2ビット=1、T3ビット=1、T4ビット=0、T5ビット=0及びT6ビット=0がコード変換回路15から出力される(図6のコード番号4)。
【0199】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路11Eのインピーダンスの変更に用いられる。
すなわち、第8のクロック信号が入力された時刻には、アップ/ダウンカウンター14から出力されるUp信号は、高レベル(2進の“1”)であるから、インピーダンス変換回路11Eのインバータ1120から低レベルの電圧が出力される。
したがって、ナンド回路1111から高レベルの電圧が出力され、Pチャネル型MOSFET121はオフとなる。
【0200】
このほか、インピーダンス変換回路11EのPチャネル型MOSFET122、Pチャネル型MOSFET113、Pチャネル型MOSFET114及びPチャネル型MOSFET119のはオンし続ける一方、オフしていたPチャネル型MOSFET115がオンに転じ、Pチャネル型MOSFET116乃至Pチャネル型MOSFET118はオフし続ける。
したがって、インピーダンス可変回路11Eのインピーダンスは、1/(4W+1/2W)に比例した値になる(図22のコード番号4)。
【0201】
インピーダンスの変更は接続点11aに現れている被比較電圧の変更、すなわち、被比較電圧に1/4ステップだけの上昇を生じさせる。ここで、1/4ステップの上昇とは、インピーダンス可変回路11Eが既に呈していたインピーダンスから3/4Wに比例した値のインピーダンスが抜けて1/Wに比例した値のインピーダンスが並列に入ったときの電圧の上昇をいう。
この変更後の被比較電圧は、図23においては、状態8として示してある。この状態8は、状態4と同じである。
この時の被比較電圧の値は、被比較電圧の上昇過程で基準電圧に最も接近した値となる。
【0202】
また、第8のクロック信号は平均化回路16にも入力されるから、平均化回路16の同期化回路163にセットされていたB2=1、B1=0及びB0=1が同期化回路164にセットされ、同期化回路レジスタ162にセットされていたB2=1、B1=0及びB0=0が同期化回路163にセットされ、同期化回路レジスタ161にセットされていたB2=0、B1=1及びB0=1が同期化回路162にセットされると同時に、アップ/ダウンカウンター14にあるカウント値B2=1、B1=0及びB0=0が同期化回路161にセットされる(図10の状態8)。
【0203】
これらのセットが終了すると、同期化回路161及び同期化回路162にセットされている2進値が加算回路1621で加算され、かつ、同期化回路163及び同期化回路164にセットされている2進値が加算回路1622で加算された後に、加算回路1621及び加算回路1622から出力される加算値が加算回路1631で加算される。この加算値は、図10では、加算回路1631の状態8において10進で16(2進で10000)として示してある。
【0204】
また、第8のクロック信号は、同期化回路1651に入力されるから、状態7において加算回路1631で加算された加算値、すなわち、10進で16(2進で10000)(図10の加算回路1631の出力の状態7)が同期化回路1651で1/4除算(2ビット下位桁へシフト)されて同期化回路1651から10進で4(2進で100)が出力される(図10の同期化回路1651の出力の状態8、図23の平均化回路16の出力の状態8)。同期化回路1651から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【0205】
この図23に示す状態8は、上述した状態4と同じ状態に戻り、以降状態4から状態7までの動作が繰り返される、すなわち、常時動作において状態4から状態7までの動作が繰り返される。
図23から明らかなように、インピーダンス整合の常時動作を行うに際して、従来技術による構成によれば、被整合対象のインピーダンス整合回路のインピーダンス整合の基準として用いられるインピーダンス整合化データ出力回路から出力される制御コードが、その帰還制御系に用いられるアップ/ダウンカウンターの性能上、コンパレータの基準電圧近傍の電圧(コンパレータのオフセット電圧の上下限外の電圧)と、該電圧より1ステップ低い電圧と、上記電圧より1ステップ高い電圧との間で変動する場合には、これに伴って変動してしまうのが避けられなかったが、この実施例においては、インピーダンス整合化データ出力回路のコンパレータへ供給される被比較電圧が基準電圧近傍になってもコンパレータが正確な判定を行い得るのに十分なシフト電圧を被比較電圧に与え、基準電圧に対応する基準コードを中心に上下に変動する帰還制御コードについての4つの基本単位時間内の平均値(インピーダンス整合化データ)は、帰還制御の常時動作において変動しない(図23の平均化回路16の出力)ようにしてこの実施例は構成されている。
【0206】
この実施例においても、誤差が最も悪くなる場合がある。それを図24及び図25に示す。基準電圧に対して被比較電圧が変更されて行く過程において、温度や動作電圧の変動に伴って被整合対象のインピーダンス整合回路のインピーダンス整合における誤差が最も悪くなる動作状況が現れる動作状況がある。
具体的には、被比較電圧にシフト無し(すなわち、整合されるインピーダンス)として示してあるように、被整合対象である、例えば、出力バッファ又は入力バッファのインピーダンス整合回路の終端抵抗の整合の中に−1/2ステップ分(図24)の誤差が生じたり、+1/2ステップ分(図25)の誤差が生じたりする場合がある。
この誤差は、従来技術では生じてしまう1ステップ分の誤差に比して半分へ低減されている。ビット数で言えば、インピーダンス整合化データを1ビット減らすことができる。
【0207】
このように、この実施例によれば、第1実施例乃至第5実施例と同様の効果が得られるほか、これら実施例においては、インピーダンス整合化回路の誤差が−1/4ステップ乃至3/4ステップであり、絶対値ワーストで3/4ステップの誤差があったのを、−1/2ステップ乃至1/2ステップまで、すなわち、絶対値ワーストでも1/2ステップまで減少させることができる。換言すれば、インピーダンス整合化データの一定値の安定化等を享受しつつ、1ビット低減することができる。
【0208】
◇第7実施例
図26は、この発明の第7実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
この実施例の構成が、第1実施例乃至第5実施例のそれと大きく異なるところは、インピーダンス可変回路を直流インピーダンス素子とその並列接続又は並列接続からの切り離しを行うスイッチとで構成した点にある。
【0209】
この実施例のインピーダンス整合化データ出力回路10Fのインピーダンス可変回路11Fは、図26に示すように、ナンド回路1111乃至1118と、インバータ1119,1120とから成るインピーダンス制御部51は、第1実施例(図4)と同一構成であり、インピーダンス可変部53が、次の点で第1実施例(図4)と異なる。
すなわち、インピーダンス可変部53は、スイッチ素子(例えば、Pチャネル型MOSFET)531乃至539と抵抗551乃至559とから成る。
【0210】
スイッチ素子531と抵抗551とは、電圧源VDDと接続点11aとの間に直列に接続されている。同様に、スイッチ素子532及び抵抗552、スイッチ素子533及び抵抗553、スイッチ素子534及び抵抗554、スイッチ素子535及び抵抗555、スイッチ素子536及び抵抗556、スイッチ素子537及び抵抗557、スイッチ素子538及び抵抗558、スイッチ素子539及び抵抗559も、電圧源VDDと接続点11aとの間に直列に接続されている。抵抗551の抵抗値はR1であり、抵抗552乃至抵抗559の抵抗値はR2である。抵抗値R1及び抵抗値R2は、対応するスイッチ(Pチャネル型MOSFET)がオンしたとき、第1実施例と同様なステップ(図8)分の電圧変化を接続点11aに生じさせるように選ばれている。なお、R1の値は、例えば、60オームであり、R2の値は、例えば、700オームである。
【0211】
スイッチ素子531の制御入力には、ナンド回路1111の出力が接続され、スイッチ素子532の制御入力には、ナンド回路1112の出力が接続され、スイッチ素子533の制御入力には、ナンド回路1113の出力が接続され、スイッチ素子534の制御入力には、ナンド回路1114の出力が接続され、スイッチ素子535の制御入力には、ナンド回路1115の出力が接続され、スイッチ素子536の制御入力には、ナンド回路1116の出力が接続され、スイッチ素子537の制御入力には、ナンド回路1117の出力が接続され、スイッチ素子538の制御入力には、ナンド回路1118の出力が接続され、スイッチ素子539の制御入力には、インバータ1119の出力が接続されている。
この構成を除くこの実施例の各部の構成は、第1実施例乃至第5実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【0212】
次に、図1乃至図3、図6乃至図10及び図26を参照して、この実施例の動作を説明する。
この実施例のインピーダンス整合化データ出力回路10Fのコンパレータ13、アップ/ダウンカウンター14、コード変換回路15及びコード変換回路17の動作は、第1実施例乃至第5実施例の動作と同じである。
【0213】
コード変換回路15から順次出力されるサーモミータコード、すなわち、T0ビット、T1ビット、T2ビット、T3ビット、T4ビット、T5ビット、T6ビット(図6)の出力の仕方は、第1実施例乃至第5実施例と同様であり、このサーモミータコードによって、インピーダンス可変回路11Fのインピーダンスが変えられて行く態様も、第1実施例乃至第5実施例と同様である(図7、図8、図9)。
【0214】
このようなインピーダンスの変化をして行くときに、接続点11aに現れる被比較電圧の変化の仕方は、第1実施例乃至第5実施例について説明したと同様に、図8に示すものと同じになる。
したがって、インピーダンス整合化データ出力回路10Fの平均化回路16から出力されるサーモミータコード(インピーダンス整合化データ)(図10)は、図8に示すように、被比較電圧が常時動作において変化しても、変動しない一定値に安定させることができる。
そのサーモミータコードは、整合化対象のインピーダンス整合回路に供給され、該インピーダンス整合回路のインピーダンス整合に用いられる。
【0215】
このように、この実施例の構成によれば、第1実施例乃至第5実施例と同様の効果が得られるほか、インピーダンス可変回路のインピーダンスを直流インピーダンス素子(抵抗)としたことにより、インピーダンスをPチャネル型MOSFET等の能動素子で構成した場合に比して、インピーダンス可変回路を動作させている電圧源の電圧変動に起因してインピーダンスが変動してしまうのを回避することができるという効果も得られる。それだけ、インピーダンス整合化性能の向上となる。
【0216】
◇第8実施例
図27は、この発明の第8実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
この実施例の構成が、第7実施例のそれと大きく異なるところは、シフト電圧の与え方と異ならしめた点にある。
【0217】
すなわち、この実施例のインピーダンス整合化データ出力回路10Gのインピーダンス可変回路11G(図27)は、第7実施例では抵抗値R2の抵抗551を抵抗値2R2の抵抗571として構成したことに特徴がある。
これにより、インピーダンス可変回路11Gは、第6実施例のインピーダンス可変回路11Eと等価な動作を行うように構成される。
この構成を除くこの実施例の各部の構成は、第6実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【0218】
次に、図1、図6、図10、図22、図23及び図27を参照して、この実施例の動作を説明する。
この実施例のインピーダンス整合化データ出力回路10Fのコンパレータ13、アップ/ダウンカウンター14、コード変換回路15及びコード変換回路17の動作は、第6実施例の動作と同じである。
【0219】
コード変換回路15から順次出力されるサーモミータコード、すなわち、T0ビット、T1ビット、T2ビット、T3ビット、T4ビット、T5ビット、T6ビット(図6)の出力の仕方は、第6実施例と同様であり、このサーモミータコードによって、インピーダンス可変回路11Fのインピーダンスが変えられて行く態様も、第6実施例と同様である(図22、図23)。
【0220】
このようなインピーダンスの変化をして行くときに、接続点11aに現れる被比較電圧の変化の仕方は、第6実施例について説明したと同様に、図23に示すものと同じになる。
したがって、インピーダンス整合化データ出力回路10Fの平均化回路16から出力されるサーモミータコード(インピーダンス整合化データ)(図10)は、図8に示すように、被比較電圧が常時動作において変化しても、変動しない一定値に安定させることができる。
そのサーモミータコードは、整合化対象のインピーダンス整合回路に供給され、該インピーダンス整合回路のインピーダンス整合に用いられる。
【0221】
このように、この実施例の構成によれば、第6実施例と同様の効果が得られるほか、インピーダンス可変回路のインピーダンスを直流インピーダンス素子(抵抗)としたことにより、インピーダンスをPチャネル型MOSFET等の能動素子で構成した場合に比して、インピーダンス可変回路を動作させている電圧源の電圧変動に起因してインピーダンスが変動してしまうのを回避することができるという効果も得られる。それだけ、インピーダンス整合化性能の向上となる。
【0222】
◇第9実施例
図28は、この発明の第9実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
この実施例の構成が、第1実施例乃至第8実施例のそれと大きく異なるところは、インピーダンス可変回路のインピーダンス及びインピーダンス可変回路に直列に接続される直流インピーダンス素子のインピーダンスの値を整合化対象のインピーダンス整合回路のインピーダンスの値よりも桁違いに大きくして寄生抵抗の影響を可及的に除いた点にある。
【0223】
すなわち、この実施例の特徴部分であるインピーダンス整合化データ出力回路10Hのインピーダンス可変回路11H及び抵抗12に係わる回路部分を示したのが図28である。この実施例の特徴部分を含めてインピーダンス整合化回路10Hは、チップ10C上に構成されている。チップ10Cは、パッケージ10Pに搭載されている。
図28に可変抵抗の表示形式で示すインピーダンス可変回路11Hのインピーダンス可変部11VRのパッド11Pは、パッケージ10Pの接続端子11Tを経て電圧源VDDに接続される一方、インピーダンス可変部11VRのパッド12P(接続点11a相当)は、パッケージ10Pの寄生抵抗11PR、そしてパッケージ10Pの接続端子12Tを経て抵抗12に接続されている。抵抗12は、大地(GND)に接続されている。
【0224】
この実施例の特徴部分は、インピーダンス可変部11VR及び抵抗12にあるが、これらの抵抗値を整合化対象の出力バッファ又は入力バッファの抵抗に比して桁違いに大きく設定したことにこの実施例の特徴がある。例えば、インピーダンス可変部11VRの抵抗値及び抵抗12の抵抗値は、整合化対象の出力バッファ又は入力バッファの抵抗の抵抗値の100倍以上に設定する。整合化対象の出力バッファ又は入力バッファの抵抗の抵抗値を50オームとしたとき、インピーダンス可変部11VRの抵抗値及び抵抗12の抵抗値は5kオームに設定する。
【0225】
インピーダンス可変部11VRは、第1実施例乃至第5実施例で参照する図4中のPチャネル型MOSFET111乃至Pチャネル型MOSFET119に相当するインピーダンス可変部、第6実施例で参照する図20中のPチャネル型MOSFET121、Pチャネル型MOSFET122、Pチャネル型MOSFET113乃至Pチャネル型MOSFET119に相当するインピーダンス可変部、第7実施例で参照する図26中のスイッチ素子531乃至スイッチ素子539及び抵抗541乃至抵抗549に相当するインピーダンス可変部、又は第8実施例で参照するスイッチ素子531乃至スイッチ素子539及び抵抗541乃至抵抗549に相当するインピーダンス可変部に対応するものである。
この構成を除くこの実施例の各部の構成は、第1実施例乃至第8実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【0226】
次に、図28を参照して、この実施例の動作について説明する。
この実施例の動作は、次に述べる相違点を除き、同じである。
相違点は、インピーダンス可変部11VRの抵抗値及び抵抗12の抵抗値を、整合化対象の出力バッファ又は入力バッファの抵抗の抵抗値の100倍、例えば、整合化対象の出力バッファ又は入力バッファの抵抗の抵抗値を50オームとしたとき、インピーダンス可変部11VRの抵抗値及び抵抗12の抵抗値を5kオームに設定して寄生抵抗11PRが入ってもその影響が被比較電圧の誤差となって現れないようにした点である。
【0227】
このような設定を行えば、インピーダンス可変部11VRの抵抗値及び抵抗12の抵抗値を、整合化対象の出力バッファ又は入力バッファの抵抗値と同様に、50オームに設定した場合に比して、寄生抵抗の影響を100分の1以下に低減させることができる。
例えば、寄生抵抗の抵抗値が1オームとして既知であり、インピーダンス可変部11VRの抵抗値及び抵抗12の抵抗値を、整合化対象の出力バッファ又は入力バッファの50オームの抵抗値と同じにしたとすると、寄生抵抗の影響は2%となるが、この実施例のように、整合化対象の出力バッファ又は入力バッファの整合化目標値が50オームである場合に、インピーダンス可変部11VRの抵抗値及び抵抗12の抵抗値を5kオームに設定すれば、寄生抵抗の影響は0.02%へ低減させることができる。
【0228】
なお、インピーダンス可変部11VRの抵抗値を上述のように大きくすると、それに伴って、その抵抗値を呈させるPチャネル型MOSFET等の幅サイズが小さくなり、静電気放電(ESD)対策が必要になる。その場合には、ESD保護回路を付加すればよい。
【0229】
このように、この実施例の構成によれば、第1実施例乃至第8実施例と同様の効果が得られるほか、インピーダンス可変回路のインピーダンス値(抵抗値)及び抵抗12の抵抗値を整合化対象の回路のインピーダンス値(抵抗値)よりも大きくすることにより、パッケージの寄生抵抗の影響を大幅に低減することができ、寄生抵抗が入ったとしても、被比較電圧にその影響が現れ難くなる。
したがって、インピーダンス整合の誤差の低減に役立つ。
【0230】
◇第10実施例
図29は、この発明の第10実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
この実施例の構成が、第1実施例乃至第8実施例のそれと大きく異なるところは、被比較電圧発生回路に含まれる寄生抵抗を考慮に入れて基準電圧発生回路を構成して寄生抵抗の影響を可及的に除いた点にある。
【0231】
すなわち、この実施例の特徴部分であるインピーダンス整合化データ出力回路10Iのコンパレータ13に基準電圧を供給する基準電圧供給回路11Vを示したのが図27である。この実施例の特徴部分を含めてインピーダンス整合化回路10Iは、チップ10C上に構成されている。チップ10Cは、パッケージ10Pに搭載されている。
図29に可変抵抗の表示形式で示すインピーダンス可変回路11Iのインピーダンス可変部11VRのパッド11Pは、パッケージ10Pの接続端子11Tを経て電圧源VDDに接続される一方、インピーダンス可変部11VRのパッド12P(接続点11a相当)は、パッケージ10Pの寄生抵抗11PR、そしてパッケージ10Pの接続端子12Tを経て抵抗12に接続されている。抵抗12は、大地(GND)に接続されている。
【0232】
この実施例の特徴部分は、基準電圧供給回路11Vにあるが、この基準電圧供給回路11Vは、電圧源VDDの電圧を分圧する抵抗11R1と抵抗11R2とから構成されている。そして、抵抗11R1の抵抗値をインピーダンス可変部11VR及び抵抗12の抵抗値と同一に設定する一方、抵抗11R2の抵抗値を寄生抵抗の抵抗値を加味した値に設定したことにこの実施例の特徴がある。例えば、インピーダンス可変部11VRの抵抗値及び抵抗12の抵抗値は、整合化対象の出力バッファ又は入力バッファの抵抗の抵抗値と同一の値に設定される抵抗値であり、したがって、抵抗11R1の抵抗値も整合化対象の出力バッファ又は入力バッファの抵抗と同一の値に設定される。抵抗11R2は、整合化対象の出力バッファ又は入力バッファの抵抗の抵抗値に寄生抵抗11PRの抵抗値を加えた値
に設定される。整合化対象の出力バッファ又は入力バッファの抵抗が50オームであり、寄生抵抗11PRの抵抗値を1オームで既知であるとしたとき、抵抗11R2の抵抗値は51オームに設定する。
【0233】
なお、インピーダンス可変部11VRは、第1実施例乃至第5実施例で参照する図4中のPチャネル型MOSFET111乃至Pチャネル型MOSFET119に相当するインピーダンス可変部、第6実施例で参照する図20中のPチャネル型MOSFET121、Pチャネル型MOSFET122、Pチャネル型MOSFET113乃至Pチャネル型MOSFET119に相当するインピーダンス可変部、第7実施例で参照する図26中のスイッチ素子531乃至スイッチ素子539及び抵抗541乃至抵抗549に相当するインピーダンス可変部、又は第8実施例で参照するスイッチ素子531乃至スイッチ素子539及び抵抗541乃至抵抗549に相当するインピーダンス可変部に対応するものである。
この構成を除くこの実施例の各部の構成は、第1実施例乃至第8実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【0234】
次に、図29を参照して、この実施例の動作について説明する。
この実施例の動作は、次に述べる相違点を除き、同じである。
相違点は、インピーダンス可変部11VRの抵抗値と抵抗12の抵抗値に寄生抵抗の抵抗値を加えた値との比率と、抵抗11R1と抵抗11R2との比率とを同一にして寄生抵抗11PRが入ってもその影響や電源電圧の変動がコンパレータ13の比較精度に現れ難くした点である。なお、この関係は、設計上と製造上とを問わず成立するようにすればその所期の目的は得られる。
【0235】
このような設定を行えば、パッド12P、すなわち、図1の接続点11aに現れる被比較電圧に電圧源VDDの変動、寄生抵抗分の電圧が加わったとしても、この加わった分相当する電圧成分の変化が抵抗11R1と抵抗11R2との接続点に現れる基準電圧にも同じ比率で現れるから、電圧源VDDの変動、寄生抵抗の影響がコンパレータ13の比較精度に現れ難くなり、正確なインピーダンス整合化データをより安定して発生することができる。
例えば、寄生抵抗の抵抗値が1オームとして既知であり、抵抗12の抵抗値を整合化対象の出力バッファ又は入力バッファの50オームの抵抗と同じにし、かつ、インピーダンス可変部11VRの抵抗値を整合化対象の出力バッファ又は入力バッファの50オームの抵抗と同じにするように制御するとき、設計上抵抗11R1の抵抗値を50オーム、抵抗11R2の抵抗値を51オームとし、製造時の抵抗11R1の抵抗値が55オームで、抵抗11R2の抵抗値が56.1オームであったとすると、抵抗11R1の抵抗値Rref1と抵抗11R2の抵抗値Rref2との比率はいずれも1.02となり、所期の目的が達成される。
【0236】
このように、この実施例の構成によれば、第1実施例乃至第8実施例と同様の効果が得られるほか、インピーダンス可変部11VRの抵抗値と抵抗12の抵抗値に寄生抵抗の抵抗値を加えた値との比率と、抵抗11R1の抵抗値と抵抗11R2の抵抗値との比率とを同一にして寄生抵抗11PRが入ってもその影響や電源電圧の変動がコンパレータ13の比較精度に現れ難くし、正確なインピーダンス整合化データを安定して生成することがきる。
【0237】
以上、この発明の実施例を、図面を参照して詳述してきたが、この発明の具体的な構成は、これらの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもそれらはこの発明に含まれる。
例えば、第1実施例においては、Pチャネル型MOSFETで構成する例を示したが、Pチャネル型MOSFETに代えてNチャネル型MOSFETで構成してもよい。この関係は、他の実施例でも同じである。
また、第1実施例において、Pチャネル型MOSFET119をトランスファゲートで構成してインピーダンスの線形特性を向上させてインピーダンス整合化データ出力回路の性能アップを図ることもできる。
また、第6実施例において、コンパレータからダウン信号が出力されているときの被比較電圧を変更させる電圧を+1/4ステップ以外に、+1/4ステップより大きく、+1/2ステップ未満に設定することもできる。
【0238】
また、被比較電圧にシフト電圧を与えることができる第1実施例及び第2実施例以外のチャネル幅を第1実施例及び第2実施例でのチャネル幅の組み合わせを含めて用いてもよい。
また、第1実施例のシフトレジスタ構成の同期化回路数を2、3等の奇数倍として平均化回路を構成することもできる。
また、第4実施例のほか、第1実施例を他の4の倍数で実施することもできる。
また、第5実施例の手法を他の数値、例えば、3、5、7等に拡張することもできる。
また、抵抗12,13は、他の直流インピーダンス素子、例えば、ダイオード等であってもよく、被比較電圧を出力し得る素子であればいずれの素子を用いてもよい。
さらに、各実施例は、MOSFETを用いて構成される例を示しているが、MOSFETに代えてバイポーラトランジスタを用いて構成することもできる。
【0239】
【発明の効果】
以上説明したように、この発明の構成によれば、被比較電圧を増加させ続ける場合と減少させ続ける場合に用いる所定の電圧よりも、増加から減少又は減少から増加に転ずる場合に用いる所定の電圧を小さな電位差にし、かつ増加から減少又は減少から増加に転ずる両場合の両所定の電圧を加えた電圧を、増加させ又は減少させ続ける場合の所定の電圧よりも小さな電位差にするようにしているから、被比較電圧は常時動作において変動するが、インピーダンス整合用の制御信号の揺れを抑制することができる。
【0240】
インピーダンス整合化データの一定値への安定化により、整合インピーダンスの揺れは防止され、それだけインピーダンス整合の目的は首尾良く達成され得ることになる。
【0241】
このような抑制を行い得る上、誤差を低減できるから、インピーダンス整合化データに必要なビット数の低減に役立つ。
特に、ブロードバンドネットワーク機器等のGHzクラスの高速インターフェイスにおいて、インピーダンス整合化データのビット信号の増加に伴って生ずるジッタの抑制に役立つ。ビット数を同一とすれば、ジッタを低減させることができる。
【0242】
したがって、小さいジッタが要求される技術環境において、この発明は威力を発揮する。
また、インピーダンス整合化データのビット数を少なくし得ることは、回路及びチップ上の面積が少なくて済むことになり、ハードウェアの簡易化に寄与する。
【0243】
制御信号(変更コード)によって変化されるトランジスタのインピーダンスの変化を均一にするようにすれば、変更コードの1ステップの変化に対してシフト電圧を含んで変化する被比較電圧の変化を同一の変化量とすることができる。
したがって、コンパレータに要求されるシフト電圧特性が同一となり、帰還制御系の動作を安定にする。
また、インピーダンスの固定部分をトランスファゲート構成にすれば、被比較電圧の線形特性の範囲を拡大することができる上、トランスファゲートに線形抵抗を接続する構成により被比較電圧の線形特性の範囲をさらに拡大させることができる。
【0244】
平均化回路での平均を取る範囲を所望の範囲へ拡大すれば、インピーダンスの常時調整における感度調整をも達成し得る。
【0245】
インピーダンス可変回路に抵抗を用いれば、動作電圧の変動に起因してインピーダンスが変動するのを防止することができ、インピーダンス整合性能の向上となる。
【0246】
被比較電圧変更回路の分圧インピーダンス(抵抗値)の比を同一にしつつ、被比較電圧発生回路の分圧インピーダンスの各々を整合化対象回路のインピーダンス(抵抗値)よりも大幅に大きくすれば、寄生抵抗の影響をほぼ除くことができる。
また、比比較電圧変更回路の寄生抵抗を含む分圧インピーダンスの比とコンパレータに供給する基準電圧を発生する分圧抵抗の比を同一にすれば、寄生抵抗や動作電圧の変動の影響を除くことができる。
【図面の簡単な説明】
【図1】図1は、この実施例の第1実施例であるインピーダンス整合化データ出力回路を示す図である。
【図2】同インピーダンス整合化データ出力回路を適用するネットワークの基幹回線の高速インターフェースの例を示す図である。
【図3】同インピーダンス整合化データ出力回路をネットワークの基幹回線の高速インターフェースに適用した例を示す図である。
【図4】同インピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
【図5】同インピーダンス整合化データ出力回路を構成する平均化回路を示す図である。
【図6】同インピーダンス整合化データ出力回路を構成するコード変換回路のコード変換を示す図である。
【図7】同インピーダンス整合化データ出力回路を構成するインピーダンス可変回路のインピーダンスの変化を示す図である。
【図8】同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を拡大して示す図である。
【図9】同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を実際に合わせて示す図である。
【図10】同インピーダンス整合化データ出力回路を構成する平均化回路の動作のタイムチャートである。
【図11】同インピーダンス整合化データ出力回路で生ずる誤差の1つの例を説明する図である。
【図12】同インピーダンス整合化データ出力回路で生ずる誤差の他の例を説明する図である。
【図13】この発明の第2実施例のインピーダンス整合化データ出力回路で用いられるインピーダンス可変回路を示す図である。
【図14】同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を実際に合わせて示す図である。
【図15】インピーダンス可変回路の説明に用いるインピーダンスとチャネル幅との関係を示す図である。
【図16】この発明の第3実施例であるインピーダンス整合化データ出力回路を示す図である。
【図17】この発明の第4実施例であるインピーダンス整合化データ出力回路に用いる平均化回路を示す図である。
【図18】この発明の第5実施例であるインピーダンス整合化データ出力回路を示す図である。
【図19】同インピーダンス整合化データ出力回路のアップ/ダウンカウンターのカウント値を示すグラフである。
【図20】同インピーダンス整合化データ出力回路内で発生する被比較電圧のグラフである。
【図21】この実施例の第6実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
【図22】同インピーダンス整合化データ出力回路を構成するインピーダンス可変回路のインピーダンスの変化を示す図である。
【図23】同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を拡大して示す図である。
【図24】同インピーダンス整合化データ出力回路で生ずる誤差の1つの例を説明する図である。
【図25】同インピーダンス整合化データ出力回路で生ずる誤差の他の例を説明する図である。
【図26】この発明の第7実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
【図27】この発明の第8実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
【図28】この発明の第9実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
【図29】この発明の第10実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
【図30】従来の出力インピーダンス校正回路を示す図である。
【図31】従来の出力インピーダンス校正回路における被比較電圧及び2進値の変化を示す図である。
【図32】同出力インピーダンス校正回路の出力に平均化回路を接続した場合の被比較電圧及び2進値の変化を示す図である。
【図33】従来の平均化回路から出力されるデータを示す表である。
【図34】図33の表を図表化したグラフである。
【図35】従来の出力バッファの構成を示す図である。
【符号の説明】
10 インピーダンス整合化データ出力回路
11 インピーダンス可変回路(被比較電圧変更回路の一部)
12 抵抗
13 コンパレータ
14 アップ/ダウンカウンター
15 コード変換回路(被比較電圧変更回路の一部)
16 平均化回路
17 コード変換回路
111〜119 、121 、122 Pチャネル型MOSFET(被比較電圧変更回路の一部)
1110A〜119A Nチャネル型MOSFET(被比較電圧変更回路の一部)
1111〜1120 ナンド回路(被比較電圧変更回路の残部)
161〜164、1651 同期化回路(生成回路の一部)
1621、1622、1631 加算回路(生成回路の残部)
531〜539 スイッチ素子(インピーダンス要素の一部)
551〜559、571 抵抗(インピーダンス要素の残部)
Claims (7)
- 被比較電圧と基準電圧とを比較して、前記被比較電圧の方が小さい場合に前記被比較電圧を所定の電圧だけ増加させ、前記被比較電圧の方が大きい場合に前記被比較電圧を同じ所定の電圧だけ減少させ、前記比較した結果に基づく制御信号を生成し、該制御信号を用いて出力バッファの出力インピーダンス、又は入力バッファの入力インピーダンスを調整するインピーダンス整合用の制御信号を生成する方法において、
前記被比較電圧を増加させ続ける場合と減少させ続ける場合に用いる前記所定の電圧よりも、増加から減少又は減少から増加に転ずる場合に用いる前記所定の電圧を小さな電位差にし、かつ増加から減少又は減少から増加に転ずる両場合の両所定の電圧を加えた電圧を、前記増加させ又は減少させ続ける場合の所定の電圧よりも小さな電位差にすることを特徴とするインピーダンス整合用の制御信号生成方法。 - 前記被比較電圧を増加させ続ける場合と減少させ続ける場合に用いる前記所定の電圧は、一定値とすることを特徴とする請求項1記載のインピーダンス整合用の制御信号生成方法。
- 前記被比較電圧の変更は一定時間毎に行い、該一定時間毎の前記比較した結果に基づく前記制御信号を所定時間について平均化することを特徴とする請求項1又は2記載のインピーダンス整合用の制御信号生成方法。
- 前記被比較電圧の変更は、前記被比較電圧を増加させる場合の値と前記被比較電圧を減少させる場合の値とを異ならしめて行うことを特徴とする請求項1、2又は3記載のインピーダンス整合用の制御信号生成方法。
- 被比較電圧と基準電圧とを一定時間毎に比較するコンパレータと、該コンパレータの比較結果を入力して該比較毎に前記被比較電圧が前記基準電圧よりも小さいときカウント値を1だけインクリメントし前記被比較電圧が前記基準電圧よりも大きいときカウント値を1だけデクリメントするアップ/ダウンカウンターと、前記カウント値に基づいて前記被比較電圧の値を変更させる被比較電圧変更回路と、インピーダンス整合用の制御信号を生成する生成回路とを有するインピーダンス整合用の制御信号生成回路であって、
前記被比較電圧変更回路は、
前記被比較電圧の値を変更する際、前記被比較電圧の値を増大方向に変更させるときの値と前記被比較電圧を減少方向に変更させるときの値とを異ならしめて設定する回路であり、前記増大方向と前記減少方向へ変化させ続ける場合の1カウント当たりに変更させる電位差よりも、増加から減少又は減少から増加に転ずる場合に変更させる電位差を小さくするように変更し、かつ前記増大方向と前記減少方向へ変化させ続ける場合の1カウント当たりに変更させる電位差よりも、増加から減少と減少から増加に転ずる両場合に変更させる両電圧を加えた電位差を小さくするように変更するものであり、
前記生成回路は、
所定時間内に計測された前記カウント値の平均値に基づいて前記インピーダンス整合用の制御信号を生成する回路であることを特徴とするインピーダンス整合用の制御信号生成回路。 - 前記被比較電圧変更回路は、電源と接地との間に直列に接続された2つのインピーダンス要素を含み、両インピーダンス要素の接続点から前記被比較電圧を出力し、前記電源に接続された前記インピーダンス要素は、前記カウント値に基づいてインピーダンス値が変更される並列接続されたトランジスタであり、該各トランジスタのゲートに前記カウント値に基づく信号が入力されることを特徴とする請求項5記載のインピーダンス整合用の制御信号生成回路。
- 前記電源に接続されたインピーダンス要素は、前記トランジスタに替えてスイッチ素子と抵抗を直列接続したものからなり、前記カウント値に基づく信号により前記スイッチ素子が開閉するものであることを特徴とする請求項6記載のインピーダンス整合用の制御信号生成回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003130173A JP3660345B2 (ja) | 2002-05-08 | 2003-05-08 | インピーダンス整合用の制御信号生成方法及びその回路 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002132552 | 2002-05-08 | ||
JP2003130173A JP3660345B2 (ja) | 2002-05-08 | 2003-05-08 | インピーダンス整合用の制御信号生成方法及びその回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004032721A true JP2004032721A (ja) | 2004-01-29 |
JP3660345B2 JP3660345B2 (ja) | 2005-06-15 |
Family
ID=31190126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003130173A Expired - Fee Related JP3660345B2 (ja) | 2002-05-08 | 2003-05-08 | インピーダンス整合用の制御信号生成方法及びその回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3660345B2 (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006319968A (ja) * | 2005-05-11 | 2006-11-24 | Samsung Electronics Co Ltd | 半導体装置におけるインピーダンス制御回路及びインピーダンス制御方法 |
JP2006345494A (ja) * | 2005-06-09 | 2006-12-21 | Samsung Electronics Co Ltd | インピーダンス制御回路 |
US7245146B2 (en) | 2004-08-31 | 2007-07-17 | Nec Electronics Corporation | Semiconductor device with termination resistance adjusting circuit |
US7339399B2 (en) | 2005-06-24 | 2008-03-04 | Nec Electronics Corporation | Anti-noise input/output impedance control of semiconductor circuit with reduced circuit size |
JP2008219463A (ja) * | 2007-03-05 | 2008-09-18 | Nec Corp | インピーダンス調整回路およびインピーダンス調整方法 |
JP2009005158A (ja) * | 2007-06-22 | 2009-01-08 | Nec Electronics Corp | 半導体装置 |
JP2009206589A (ja) * | 2008-02-26 | 2009-09-10 | Nec Electronics Corp | インピーダンス調整回路 |
US7710169B2 (en) | 2006-10-20 | 2010-05-04 | Nec Electronics Corporation | Semiconductor integrated circuit controlling output impedance and slew rate |
WO2018037883A1 (ja) * | 2016-08-23 | 2018-03-01 | 株式会社Soken | リンギング抑制回路及びリンギング抑制方法 |
JP2018033130A (ja) * | 2016-08-23 | 2018-03-01 | 株式会社Soken | リンギング抑制回路及びリンギング抑制方法 |
-
2003
- 2003-05-08 JP JP2003130173A patent/JP3660345B2/ja not_active Expired - Fee Related
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7245146B2 (en) | 2004-08-31 | 2007-07-17 | Nec Electronics Corporation | Semiconductor device with termination resistance adjusting circuit |
JP2006319968A (ja) * | 2005-05-11 | 2006-11-24 | Samsung Electronics Co Ltd | 半導体装置におけるインピーダンス制御回路及びインピーダンス制御方法 |
JP2006345494A (ja) * | 2005-06-09 | 2006-12-21 | Samsung Electronics Co Ltd | インピーダンス制御回路 |
US7339399B2 (en) | 2005-06-24 | 2008-03-04 | Nec Electronics Corporation | Anti-noise input/output impedance control of semiconductor circuit with reduced circuit size |
US7710169B2 (en) | 2006-10-20 | 2010-05-04 | Nec Electronics Corporation | Semiconductor integrated circuit controlling output impedance and slew rate |
JP2008219463A (ja) * | 2007-03-05 | 2008-09-18 | Nec Corp | インピーダンス調整回路およびインピーダンス調整方法 |
JP2009005158A (ja) * | 2007-06-22 | 2009-01-08 | Nec Electronics Corp | 半導体装置 |
JP2009206589A (ja) * | 2008-02-26 | 2009-09-10 | Nec Electronics Corp | インピーダンス調整回路 |
US7733120B2 (en) | 2008-02-26 | 2010-06-08 | Nec Electronics Corporation | Impedance adjustment circuit |
WO2018037883A1 (ja) * | 2016-08-23 | 2018-03-01 | 株式会社Soken | リンギング抑制回路及びリンギング抑制方法 |
JP2018033130A (ja) * | 2016-08-23 | 2018-03-01 | 株式会社Soken | リンギング抑制回路及びリンギング抑制方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3660345B2 (ja) | 2005-06-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6828820B2 (en) | Method and circuit for producing control signal for impedance matching | |
US7072415B2 (en) | Method and apparatus for generating multi-level reference voltage in systems using equalization or crosstalk cancellation | |
US7423450B2 (en) | Techniques for providing calibrated on-chip termination impedance | |
US6924660B2 (en) | Calibration methods and circuits for optimized on-die termination | |
US7595656B2 (en) | Interface circuit and semiconductor integrated circuit | |
US8264253B2 (en) | Transmitter swing control circuit and method | |
US7161513B2 (en) | Apparatus and method for improving resolution of a current mode driver | |
US9130582B2 (en) | Systems and methods for correcting an offset at an output of a digital to analog converter | |
US7944262B2 (en) | Duty correction circuit | |
JP5906960B2 (ja) | 半導体集積回路、信号伝送回路、信号伝送システム及び信号伝送方法 | |
US8384424B2 (en) | Real time averaged impedance calibration for on-die termination | |
US6674377B1 (en) | Circuit, apparatus and method for improved current distribution of output drivers enabling improved calibration efficiency and accuracy | |
JP2010171781A (ja) | インピーダンス調整回路 | |
US7733120B2 (en) | Impedance adjustment circuit | |
JP3660345B2 (ja) | インピーダンス整合用の制御信号生成方法及びその回路 | |
US10147678B2 (en) | Trimming device | |
US10848151B1 (en) | Driving systems | |
US7613266B1 (en) | Binary controlled phase selector with output duty cycle correction | |
US8823388B2 (en) | Calibration circuit and calibration method | |
US20080001668A1 (en) | Impedance control device and impedance control method | |
US7961000B1 (en) | Impedance matching circuit and method | |
WO2011021359A1 (ja) | 半導体装置 | |
US7339399B2 (en) | Anti-noise input/output impedance control of semiconductor circuit with reduced circuit size | |
JPH09261035A (ja) | Cmos装置 | |
CN107437937B (zh) | 工作周期产生装置与工作周期产生方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050216 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050222 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050316 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3660345 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080325 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090325 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100325 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100325 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110325 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110325 Year of fee payment: 6 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110325 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110325 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120325 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130325 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130325 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140325 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |