JP2010171781A - インピーダンス調整回路 - Google Patents

Abstract

【課題】回路規模が大きい。
【解決手段】本発明は、外付け抵抗器が接続される外部端子と、前記外部端子と第１の電源端子間に並列に接続され、第１の制御信号に応じてインピーダンスを調整することで前記外部端子の電圧を変化させる第１導電型の第１のトランジスタアレイと、前記外部端子と第２の電源端子間に並列に接続され、第２の制御信号に応じてインピーダンスを調整することで前記外部端子の電圧を変化させる第２導電型の第２のトランジスタアレイと、前記外部端子の電圧と基準電圧を比較した結果に応じて、前記第１の制御信号を設定し、前記第１の制御信号の設定する期間と異なる期間に前記第２の制御信号を設定する制御回路と、を有するインピーダンス調整回路である。
【選択図】図１

Description

本発明は、インピーダンス調整回路に関する。

図３に、半導体集積回路が有する出力バッファと、それに接続される伝送線路の模式図を示す。出力バッファは、Ｚａの出力インピーダンスを有する。伝送線路はＺｂの特性インピーダンスを有する。もしここで、出力インピーダンスＺａと伝送線路のインピーダンスＺｂとの整合がとれていない場合、出力バッファからの出力信号の反射が生じる。そして、その反射により生じた反射波と出力信号との干渉により伝送されるべき信号の品質が劣化する。このため、半導体集積回路の出力バッファＺａと伝送線路のインピーダンスＺｂを整合させる必要がある。

但し、通常、伝送線路の特性インピーダンスＺｂは固定である。よって、出力バッファの出力インピーダンスＺａを調整し、Ｚｂに近い値に調整する必要がある。図４に従来の出力インピーダンス調整回路１の構成を示す。図４に示すように、出力インピーダンス調整回路１は、レプリカバッファ回路１１、２１と、制御回路１２、２２と、コンパレータＣＭＰ１、ＣＭＰ２と、外部端子Ｐ１、Ｐ２とを有する。

レプリカバッファ回路１１は、複数のＮＭＯＳトランジスタを有している。これら複数のＮＭＯＳトランジスタは、外部端子Ｐ１と接地電圧端子ＶＳＳ間に並列に接続されている。このレプリカバッファ回路１１の構成は、出力バッファのプルダウン側回路と同一となっている。つまり、レプリカバッファ回路１１は、出力バッファのプルダウン側回路（以下、プルダウンバッファ回路と称す）と同一の出力インピーダンスを有している。

レプリカバッファ回路２１は、複数のＰＭＯＳトランジスタを有している。これら複数のＰＭＯＳトランジスタは、電源電圧端子ＶＤＤと外部端子Ｐ２間に並列に接続されている。このレプリカバッファ回路２１の構成は、出力バッファのプルアップ側回路と同一となっている。つまり、レプリカバッファ回路２１は、出力バッファのプルアップ側回路（以下、プルアップバッファ回路と称す）と同一の出力インピーダンスを有している。

コンパレータＣＭＰ１は、レプリカバッファ回路１１が外部出力端子Ｐ１に出力する出力電圧レベルＶｐ１を基準電圧Ｖｒｅｆと比較する。コンパレータＣＭＰ２は、レプリカバッファ回路２１が外部出力端子Ｐ２に出力する出力電圧レベルＶｐ２を基準電圧Ｖｒｅｆと比較する。

制御回路１２は、例えばカウンタを有し、コンパレータＣＭＰ１の比較結果に応じてカウンタをカウントアップする。そして、そのカウント値に応じて、制御信号ＣＮを出力する。制御回路１２は、制御信号ＣＮによりレプリカバッファ回路１１が有するＮＭＯＳトランジスタを順にオン状態とするような制御を行う。制御回路２２も同様に、カウンタを有し、コンパレータＣＭＰ２の比較結果に応じて、カウンタをカウントアップする。そして、そのカウント値に応じて、制御信号ＣＰを出力する。制御回路２２は、制御信号ＣＰによりレプリカバッファ回路２１が有するＰＭＯＳトランジスタを順にオン状態とするような制御を行う。

外部端子Ｐ１、Ｐ２は、それぞれ出力バッファが接続される伝送線路の特性インピーダンスと同じインピーダンスを有するレプリカ抵抗ＲｒｅｐＵ、ＲｒｅｐＤが接続される。なお、レプリカ抵抗ＲｒｅｐＵは、電源電圧端子ＶＤＤに接続される。レプリカ抵抗ＲｒｅｐＤは、接地電圧端子ＶＳＳに接続される。

図４の出力インピーダンス調整回路１の動作例を以下に簡単に説明する。なお、基準電圧Ｖｒｅｆは１／２ＶＤＤとする。また、初期状態として、レプリカバッファ回路１１、２１が有するＮＭＯＳトランジスタ、ＰＭＯＳトランジスタは全てオフ状態であるとする。

まず、コンパレータＣＭＰ１は、外部出力端子Ｐ１の電圧Ｖｐ１と、基準電圧Ｖｒｅｆを比較する。そして、電圧Ｖｐ１が基準電圧Ｖｒｅｆよりも高い場合、その比較結果を制御回路１２へ送る。制御回路１２は、比較結果に応じてカウンタをカウントアップし、ＮＭＯＳトランジスタを順にオン状態にしていく。そして、電圧Ｖｐ１の電圧が低下し、電圧Ｖｐ１が基準電圧Ｖｒｅｆと同程度となると、コンパレータＣＭＰ１からの比較結果を受け、制御回路１２は、ＮＭＯＳトランジスタをオンさせていくのをストップする。この時点でオン状態になっているＮＭＯＳトランジスタの数に応じたレプリカバッファ回路１１のインピーダンスが、レプリカ抵抗ＲｒｅｐＵの抵抗値と同じ値となる。

同様に、コンパレータＣＭＰ２は、外部出力端子Ｐ２の電圧Ｖｐ２と、基準電圧Ｖｒｅｆを比較する。そして、電圧Ｖｐ２が基準電圧Ｖｒｅｆよりも低い場合、その比較結果を制御回路２２へ送る。制御回路２２は、比較結果に応じてカウンタをカウントアップし、ＰＭＯＳトランジスタを順にオン状態にしていく。そして、電圧Ｖｐ２の電圧が上昇し、電圧Ｖｐ２が基準電圧Ｖｒｅｆと同程度となると、コンパレータＣＭＰ２からの比較結果を受け、制御回路２２は、ＰＭＯＳトランジスタをオンさせていくのをストップする。この時点でオン状態になっているＰＭＯＳトランジスタの数に応じたレプリカバッファ回路２１のインピーダンスが、レプリカ抵抗ＲｒｅｐＤの抵抗値と同じ値となる。

上述したが出力バッファ（不図示）は、レプリカバッファ回路１１、１２と同じ構成のプルダウンバッファ回路とプルアップバッファ回路を有している。出力インピーダンス調整回路１は、制御回路１２、２２が保持する制御信号ＣＮ、ＣＰを、それぞれプルダウンバッファ回路とプルアップバッファ回路にも送る。よって、出力バッファが、この制御信号ＣＮ、ＣＰに応じた、出力インピーダンスを生成することができる。結果として、出力バッファの出力インピーダンスと伝送線路の特性インピーダンスとの整合がとれる。

しかし、上記出力インピーダンス調整回路１には、プルダウン、プルアップ用のインピーダンス調整に端子数が２つ必要になる。近年、半導体集積回路のパッケージの縮小化の要求に応じて、外部端子の削減が求められている。このため、インピーダンス調整に用いられる端子数を削減した技術が特許文献１に記載されている。図５に特許文献１の出力インピーダンス調整回路２の回路構成を示す。

図５に示すように、出力インピーダンス調整回路２は、レプリカバッファ回路１１、２１ａ、１２ｂと、制御回路１２、２２と、コンパレータＣＭＰ１、ＣＭＰ２と、外部端子Ｐ２とを有する。なお、図に示された符号のうち、図４と同じ符号を付した構成は、図５と同じか又は類似の構成を示している。なお、レプリカバッファ回路２１ａ、１２ｂは、図４のレプリカバッファ回路２１と同様の構成となっている。但し、レプリカバッファ回路２１ａは電源電圧端子ＶＤＤと外部端子Ｐ２間に接続され、レプリカバッファ回路２１ｂは電源電圧端子ＶＤＤとノードＡ間に接続されている。また、レプリカバッファ回路２１ａ、１２ｂの両方に、制御回路２２が出力する制御信号ＣＰが入力される。一方、レプリカバッファ回路１１は、ノードＡと接地電圧端子ＶＳＳ間に接続されている。そして、コンパレータＣＭＰ１は、基準電圧ＶｒｅｆとノードＡの電圧レベルを比較する。

図５の出力インピーダンス調整回路２の動作例を以下に簡単に説明する。なお、基準電圧Ｖｒｅｆは１／２ＶＤＤとする。また、初期状態として、レプリカバッファ回路１１、２１ａ、２１ｂが有するＮＭＯＳトランジスタ、ＰＭＯＳトランジスタは全てオフ状態であるとする。

まず、出力インピーダンス調整回路１と同様に、コンパレータＣＭＰ２と制御回路２２の動作により、レプリカバッファ回路２１ａのインピーダンスが、外部端子Ｐ２に接続されたレプリカ抵抗ＲｒｅｐＤと同じ抵抗値となる。制御回路２２の制御信号ＣＰは、レプリカバッファ回路２１ｂにも出力されているため、ノードＡの電圧レベルが変化する。レプリカバッファ回路１１は、コンパレータＣＭＰ１と制御回路１２によりノードＡと基準電圧Ｖｒｅｆの電位が釣り合うよう制御信号ＣＮにより制御される。

そして、外部端子Ｐ２とノードＡの電位が安定したときの制御信号ＣＮ、ＣＰが出力インピーダンス調整回路２から出力バッファ（不図示）に送られ、制御信号ＣＮ、ＣＰに応じた出力インピーダンスを出力バッファが生成することができる。

特開２０００−５９２０２号公報

しかし、出力インピーダンス調整回路２では、外部端子数の削減は行えたが、制御回路とコンパレータの数は、依然として２つずつ必要であり、回路規模が大きいままであった。

本発明の第１の態様は、外付け抵抗器が接続される外部端子と、前記外部端子と第１の電源端子間に並列に接続され、第１の制御信号に応じてインピーダンスを調整することで前記外部端子の電圧を変化させる第１導電型の第１のトランジスタアレイと、前記外部端子と第２の電源端子間に並列に接続され、第２の制御信号に応じてインピーダンスを調整することで前記外部端子の電圧を変化させる第２導電型の第２のトランジスタアレイと、前記外部端子の電圧と基準電圧を比較した結果に応じて、前記第１の制御信号を設定し、前記第１の制御信号の設定する期間と異なる期間に前記第２の制御信号を設定する制御回路と、を有するインピーダンス調整回路である。

本発明の第２の態様は、外付け抵抗器が接続される外部端子と、前記外部端子と第１の電源端子間に接続される第１導電型の第１のトランジスタアレイと、前記外部端子と第２の電源端子間に接続される第２導電型の第２のトランジスタアレイと、を有するインピーダンス調整回路の調整方法であって、前記外部端子の電圧と基準電圧を比較し、前記第１のトランジスタアレイのインピーダンスを調整し、その後、前記外部端子の電圧と基準電圧を比較し、前記第２のトランジスタアレイのインピーダンスを調整する
インピーダンス調整回路の調整方法である。

本発明のインピーダンス調整回路は、第１のトランジスタアレイと第２のトランジスタアレイのインピーダンスの設定を異なる期間に行う。このため、当該インピーダンス調整回路において、制御回路を複数個必要としない。

本発明の出力インピーダンス調整回路は、外部端子数を削減しつつ、回路規模も同時に削減できる。

実施の形態１にかかる出力インピーダンス調製回路の一例である。 実施の形態２にかかる出力インピーダンス調製回路の一例である。 出力バッファと伝送線路のインピーダンスの関係を説明する模式図である。 従来の出力インピーダンス調製回路である。 従来の出力インピーダンス調製回路である。

発明の実施の形態１

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態１にかかる出力インピーダンス調製回路１００の構成の一例を示す。図１に示すように、出力インピーダンス調製回路１００は、レプリカバッファ回路１１０、１２０、１３０と、制御回路１４０と、コンパレータＣＭＰ１０１と、ＡＮＤ回路ＡＮＤ０〜ＡＮＤｎ（ｎ：０もしくは正の整数）と、ＯＲ回路ＯＲ０〜ＯＲｍ（ｍ：０もしくは正の整数）と、外部端子Ｐ１０１とを有する。

レプリカバッファ回路１１０（第１のトランジスタアレイ）は、ｎ＋１個のＮＭＯＳトランジスタＱＮ１０〜ＱＮ１ｎを有している。これらＮＭＯＳトランジスタＱＮ１０〜ＱＮ１ｎは、外部端子Ｐ１０１と接地電圧端子ＶＳＳ間に並列に接続されている。ＮＭＯＳトランジスタＱＮ１０〜ＱＮ１ｎのゲート端子は、それぞれＡＮＤ回路ＡＮＤ０〜ＡＮＤｎの出力端子に接続されている。なお、このレプリカバッファ回路１１０の構成は、出力バッファ（不図示）のプルダウン側回路と同一となっている。つまり、レプリカバッファ回路１１０は、出力バッファのプルダウン側回路（以下、プルダウンバッファ回路と称す）と同一の出力インピーダンスを有している。

レプリカバッファ回路１２０（第３のトランジスタアレイ）は、レプリカバッファ回路１１０と同様、ｎ＋１個のＮＭＯＳトランジスタＱＮ２０〜ＱＮ２ｎを有している。これらＮＭＯＳトランジスタＱＮ２０〜ＱＮ２ｎは、外部端子Ｐ１０１と接地電圧端子ＶＳＳ間に並列に接続されている。ＮＭＯＳトランジスタＱＮ２０〜ＱＮ２ｎのゲート端子には、制御回路１４０からの制御信号ＣＮ［０：ｎ］が入力される。より詳細に述べると、ＮＭＯＳトランジスタＱＮ２０のゲートには制御信号ＣＮ［０］、ＮＭＯＳトランジスタＱＮ２１のゲートには制御信号ＣＮ［１］、ＮＭＯＳトランジスタＱＮ２２のゲートには制御信号ＣＮ［２］、・・・、ＮＭＯＳトランジスタＱＮ２ｎのゲートには制御信号ＣＮ［ｎ］が入力される。なお、このレプリカバッファ回路１２０の構成は、レプリカバッファ回路１１０と同一となっている。

レプリカバッファ回路１３０（第２のトランジスタアレイ）は、ｍ＋１個のＰＭＯＳトランジスタＱＰ０〜ＱＰｍを有している。これらＰＭＯＳトランジスタＱＰ１０〜ＱＰｍは、電源電圧端子ＶＤＤと外部端子Ｐ１０１間に並列に接続されている。ＰＭＯＳトランジスタＱＰ０〜ＱＰｍのゲート端子は、それぞれＯＲ回路ＯＲ０〜ＯＲｍの出力端子に接続されている。なお、このレプリカバッファ回路１３０の構成は、出力バッファのプルアップ側回路と同一となっている。つまり、レプリカバッファ回路１３０は、出力バッファのプルアップ側回路（以下、プルアップバッファ回路と称す）と同一の出力インピーダンスを有している。

コンパレータＣＭＰ１０１は、一方の入力端子が外部端子Ｐ１０１に接続される。コンパレータＣＭＰ１０１の他方の端子には、基準電圧Ｖｒｅｆが印加されている。よって、コンパレータＣＭＰ１０１は、外部端子Ｐ１０１の電圧レベルＶｐ１０１を基準電圧Ｖｒｅｆと比較する。そして、そして比較した結果を制御回路１４０へ送る。より詳細に述べると、コンパレータＣＭＰ１０１は、外部端子Ｐ１０１の電圧レベルが、基準電圧Ｖｒｅｆより低い場合、ハイレベルの信号を出力する。逆に、外部端子Ｐ１０１の電圧レベルが、基準電圧Ｖｒｅｆより高い場合、ロウレベルの信号を出力する。

制御回路１４０は、例えばカウンタ１４１を有する。そして、コンパレータＣＭＰ１０１の比較結果に応じてカウント値をカウントアップもしくはカウントダウンする。例えば、コンパレータＣＭＰ１０１からハイレベルの信号を入力すると、クロックＣＬＫごとにカウンタ１４１のカウント値をアップさせ、逆に、ロウレベルの信号を入力するとクロックＣＬＫごとにカウンタ１４１のカウント値をカウントダウン、もしくは、ストップさせる。そして、そのカウント値に応じた制御信号ＣＮ［０：ｎ］（第１の制御信号）またはＣＰ［０：ｍ］（第２の制御信号）を出力する。なお、制御回路１４０は、コンパレータＣＭＰ１０１の比較結果に応じて各制御信号を出力することから、コンパレータＣＭＰ１０１と制御回路１４０とを１つの制御部ＣＮＴＬ１０１とみなすこともできる。更に、制御回路１４０は、イネーブル信号ＰＥＮをＡＮＤ回路ＡＮＤ０〜ＡＮＤｎ、インバータ回路ＩＶ１０１に出力する。また、イネーブル信号ＰＥＮを出力する。なお、イネーブル信号ＰＥＮは、出力インピーダンス調製回路１００の外部の制御回路から入力してもよい。

ＡＮＤ回路ＡＮＤ０〜ＡＮＤｎは、それぞれ一方の入力端子にイネーブル信号ＰＥＮを入力する。更に、ＡＮＤ回路ＡＮＤ０〜ＡＮＤｎは、それぞれ他方の入力端子に制御信号ＣＮ［０］〜ＣＮ［ｎ］を入力する。ＡＮＤ回路ＡＮＤ０〜ＡＮＤｎは、それぞれ出力端子がＮＭＯＳトランジスタＱＮ１０〜ＱＮ１ｎのゲートに接続される。

インバータ回路ＩＶ１０１は、入力端子にイネーブル信号ＰＥＮを入力する。また、インバータ回路ＩＶ１０１は、出力端子がＯＲ回路ＯＲ０〜ＯＲｍの一方の入力端子に接続される。インバータ回路ＩＶ１０１は、入力信号であるイネーブル信号ＰＥＮを反転させた信号ＰＥＮＢを出力する。つまり、ＯＲ回路ＯＲ０〜ＯＲｍの一方の入力端子には、イネーブル信号ＰＥＮの逆位相の信号ＰＥＮＢが入力されることになる。

ＯＲ回路ＯＲ０〜ＯＲｍは、それぞれ一方の入力端子がインバータ回路ＩＶ１０１の出力端子に接続される。更に、ＯＲ回路ＯＲ０〜ＯＲｍは、それぞれ他方の入力端子に制御信号ＣＰ［０］〜ＣＰ［ｍ］を入力する。ＯＲ回路ＯＲ０〜ＯＲｍは、それぞれ出力端子がＰＭＯＳトランジスタＱＰ０〜ＱＰｍのゲートに接続される。

外部端子Ｐ１０１は、出力バッファが接続される伝送線路の特性インピーダンスと同じインピーダンスを有するレプリカ抵抗ＲｒｅｐＵが接続される。なお、レプリカ抵抗ＲｒｅｐＵは、高精度抵抗である。また、レプリカ抵抗ＲｒｅｐＵは、電源電圧端子ＶＤＤに接続され、プルアップ抵抗として利用される。なお、便宜上、符号「ＲｒｅｐＵ」は、抵抗名を示すと同時に、その抵抗値を示すものとする。

次に、以上のような出力インピーダンス調製回路１００の動作について説明する。但し、基準電圧Ｖｒｅｆは１／２ＶＤＤとする。また、初期状態として、制御信号ＣＮ［０：ｎ］、ＣＰ［０：ｍ］は、全てハイレベルとする。また、イネーブル信号ＰＥＮがロウレベルであるものとする。

まず、初期状態としてイネーブル信号ＰＥＮがロウレベルである。このため、制御信号ＣＮ［０：ｎ］のレベルに関わらず、ＡＮＤ回路ＡＮＤ０〜ＡＮＤｎがＮＭＯＳトランジスタＱＮ１０〜ＱＮ１ｎのゲートに出力する信号も全てロウレベルとなる。また、イネーブル信号ＰＥＮの反転信号である反転イネーブル信号ＰＥＮＢは、ハイレベルとなる。よって、制御信号ＣＰ［０：ｍ］のレベルに関わらず、ＯＲ回路ＯＲ０〜ＯＲｍがＰＭＯＳトランジスタＱＰ０〜ＱＰｍのゲートに出力する信号のレベルも全てハイレベルとなる。よって、ＮＭＯＳトランジスタＱＮ１０〜ＱＮ１ｎ、ＰＭＯＳトランジスタＱＰ０〜ＱＰｍは全てオフ状態である。

更に、制御信号ＣＮ［０：ｎ］が全てハイレベルであるため、ＮＭＯＳトランジスタＱＮ２０〜ＱＮ２ｎは、全てオン状態となっている。ここでレプリカバッファ回路１２０のインピーダンスは、並列接続されたＮＭＯＳトランジスタＱＮ２０〜ＱＮ２ｎのオン抵抗の合成抵抗である。よって、このような初期条件下のレプリカバッファ回路１２０のインピーダンスは非常に低い値となっている。このため、外部端子Ｐ１０１の電位レベルは基準電圧Ｖｒｅｆ以下に低下している。

外部端子Ｐ１０１の電位レベルは基準電圧Ｖｒｅｆ以下となっているため、コンパレータＣＭＰ１０１は、例えば、ハイレベルの信号を出力する。このコンパレータＣＭＰ１０１からのハイレベルの信号により、制御回路１４０のカウンタ１４１がクロックＣＬＫに同期してカウント値を増加させる。このカウント値の上昇に応じて、制御信号ＣＮ［０］〜ＣＮ［ｎ］が順にハイレベルからロウレベルに変化する。

更に詳細に説明すると、例えば、カウント値が「０」のときは、制御信号ＣＮ［０］〜ＣＮ［ｎ］が全てハイレベルであるが、カウント値が「１」に変化すると、制御信号ＣＮ［０］がロウレベルとなる。更に、カウント値が「２」に変化すると、制御信号ＣＮ［０］、ＣＮ［１］がロウレベルとなる。更に、カウント値が「３」に変化すると、制御信号ＣＮ［０］〜ＣＮ［２］がロウレベルとなる。このように、カウント値がカウントアップするたびに、制御信号ＣＮ［０］〜ＣＮ［ｎ］のロウレベルとなる信号数が増加する。

そして、このような制御信号ＣＮ［０：ｎ］により、ＮＭＯＳトランジスタＱＮ２０〜ＱＮ２ｎが順にオフ状態となる。オフ状態のトランジスタ数が増加することで、レプリカバッファ回路１２０のインピーダンスが増加する。そして、レプリカバッファ回路１２０のインピーダンスがレプリカ抵抗ＲｒｅｐＵと同じ抵抗値ＲｒｅｐＵとなったとき、外部端子Ｐ１０１の電圧Ｖｐ１０１が１／２ＶＤＤとなる。よって、電圧Ｖｐ１０１と基準電圧Ｖｒｅｆが釣り合う。そして、コンパレータＣＭＰ１０１の出力信号が反転してロウレベルとなる。制御回路１４０は、コンパレータＣＭＰ１０１からのロウレベルの信号により、カウンタ１４１のカウントアップを停止し、このときの制御信号ＣＮ［０：ｎ］の値を固定する。なお、カウンタ１４１の値もリセットされる。

次に、制御回路１４０は、制御信号ＣＮ［０：ｎ］の値を固定した後、イネーブル信号ＰＥＮをハイレベルにする。イネーブル信号ＰＥＮがハイレベルとなると、ＡＮＤ回路ＡＮＤ０〜ＡＮＤｎのＮＭＯＳトランジスタＱＮ１０〜ＱＮ１ｎのゲートに出力する信号は、制御信号ＣＮ［０：ｎ］と同じ値のものとなる。ここで、レプリカバッファ回路１１０と１２０は同一の回路構成となっている。よって、レプリカバッファ回路１１０のインピーダンスも抵抗値ＲｒｅｐＵとなる。レプリカバッファ回路１１０、１２０のインピーダンスが同一の抵抗値ＲｒｅｐＵとなるため、この合成抵抗値は１／２ＲｒｅｐＵとなる。よって、再び外部端子Ｐ１０１の電圧Ｖｐ１０１が基準電圧Ｖｒｅｆよりも低下する。

一方、イネーブル信号ＰＥＮがハイレベルとなると、インバータ回路ＩＶ１０１の出力する反転イネーブル信号ＰＥＮＢはロウレベルとなる。初期状態では制御信号ＣＰ［０：ｍ］は、全てハイレベルとなっているため、反転イネーブル信号ＰＥＮＢがロウレベルとなっても、ＯＲ回路ＯＲ０〜ＯＲｍがＰＭＯＳトランジスタＱＰ０〜ＱＰｍのゲートに出力する信号のレベルも全てハイレベルとなる。よって、ＮＭＯＳトランジスタＱＮ１０〜ＱＮ１ｎ、ＰＭＯＳトランジスタＱＰ０〜ＱＰｍは全てオフ状態である。

ここで、上述したように電圧Ｖｐ１０１が基準電圧Ｖｒｅｆよりも低下するため、再びコンパレータＣＭＰ１０１の出力信号がハイレベルとなる。よって、制御回路１４０のカウンタ１４１も、再びクロックＣＬＫに同期してカウント値を増加させる。そして、このカウント値の上昇に応じて、制御信号ＣＮ［０］〜ＣＮ［ｎ］の場合と同様、制御信号ＣＰ［０］〜ＣＰ［ｍ］が順にハイレベルからロウレベルに変化する。

更に詳細に説明すると、例えば、カウント値が「０」のときは、制御信号ＣＰ［０］〜ＣＰ［ｍ］が全てハイレベルであるが、カウント値が「１」に変化すると、制御信号ＣＰ［０］がロウレベルとなる。更に、カウント値が「２」に変化すると、制御信号ＣＰ［０］、ＣＰ［１］がロウレベルとなる。更に、カウント値が「３」に変化すると、制御信号ＣＰ［０］〜ＣＰ［２］がロウレベルとなる。このように、カウント値がカウントアップするたびに、制御信号ＣＰ［０］〜ＣＰ［ｍ］のロウレベルとなる信号数が増加する。

そして、このような制御信号ＣＰ［０：ｍ］により、ＰＭＯＳトランジスタＱＰ０〜ＱＰｍが順にオン状態となる。オン状態のトランジスタ数が増加することで、レプリカバッファ回路１３０のインピーダンスが減少する。そして、レプリカバッファ回路１３０のインピーダンスが、レプリカ抵抗ＲｒｅｐＵと同じ抵抗値ＲｒｅｐＵとなったとき、外部端子Ｐ１０１の電圧Ｖｐ１０１が１／２ＶＤＤとなる。これは、レプリカ抵抗ＲｒｅｐＵと、レプリカバッファ回路１３０との合成抵抗が１／２ＲｒｅｐＵとなり、レプリカバッファ回路１１０、１２０の合成抵抗と同じ値となるからである。よって、電圧Ｖｐ１０１と基準電圧Ｖｒｅｆが釣り合う。そして、コンパレータＣＭＰ１０１の出力信号が反転してロウレベルとなる。制御回路１４０は、コンパレータＣＭＰ１０１からのロウレベルの信号により、カウンタ１４１のカウントアップを停止し、このときの制御信号ＣＰ［０：ｍ］の値を固定する。なお、カウンタ１４１の値もリセットされる。

この固定された制御信号ＣＮ［０：ｎ］、ＣＰ［０：ｍ］が、それぞれプルダウンバッファ回路とプルアップバッファ回路にも送る。よって、出力バッファが、この制御信号ＣＮ［０：ｎ］、ＣＰ［０：ｍ］に応じた、出力インピーダンスを生成することができる。結果として、出力バッファの出力インピーダンスと伝送線路の特性インピーダンスとの整合をとることが可能となる。

ここで、図４、図５の出力インピーダンス調製回路１、２では、コンパレータ及びカウンタを有する制御回路がそれぞれ２組必要であった。しかし、本実施の形態１の出力インピーダンス調製回路１００は、コンパレータＣＭＰ１０１と制御回路１４０が１組で構成可能である。つまり、コンパレータ及び制御回路が１組でよいため、回路規模の削減が可能となる。更に、外部端子数は、出力インピーダンス調製回路２と同様、１つですむ。このため、外部端子の数も最低限で抑えることができる。

なお、上述した例では、基準電圧Ｖｒｅｆの電圧値を１／２ＶＤＤとしたが、これに限らず、例えば、１／３ＶＤＤ、２／３ＶＤＤ等であってもよい。また、上述した例では、レプリカバッファ回路１１０と１２０は同一構成としたが、それぞれが備えるトランジスタのサイズを異なるようにしてもよい。これにより、同じ制御信号ＣＮ［０：ｎ］が入力されてもレプリカバッファ回路１１０と１２０で異なるインピーダンスを持つことになる。

発明の実施の形態２

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。図２に本実施の形態２にかかる出力インピーダンス調製回路２００の構成の一例を示す。図２に示すように、出力インピーダンス調製回路２００は、レプリカバッファ回路１１０、１３０と、制御回路１４０と、コンパレータＣＭＰ１０１と、基準電圧生成回路２５０と、外部端子Ｐ１０１とを有する。なお、図２に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１と異なるのは、コンパレータ１０１に供給する基準電圧を可変とする基準電圧生成回路２５０を備え、レプリカバッファ回路１２０、ＡＮＤ回路群、ＯＲ回路群を削除した点である。その他の構成は実施の形態１と同様であるため、本実施の形態２では、上記の異なる点を重点的に説明する。

基準電圧生成回路２５０は、ＰＭＯＳトランジスタＱＰ２５１、ＱＰ２５２と、ＮＭＯＳトランジスタＱＮ２５１、ＱＮ２５２と、抵抗Ｒ２５１〜Ｒ２５４と、インバータ回路ＩＶ２５１〜ＩＶ２５３とを有する。

ＰＭＯＳトランジスタＱＰ２５１は、ソースが電源電圧端子ＶＤＤ、ドレインが抵抗Ｒ２５１の一方の端子、ゲートがノードＢに接続される。ＰＭＯＳトランジスタＱＰ２５２は、ソースが電源電圧端子ＶＤＤ、ドレインが抵抗Ｒ２５２の一方の端子、ゲートがインバータ回路ＩＶ２５２の出力端子に接続される。ＮＭＯＳトランジスタＱＮ２５１は、ドレインが抵抗Ｒ２５３の一方の端子、ソースが接地電圧端子ＶＳＳ、ゲートがインバータ回路ＩＶ２５１の出力端子に接続される。ＮＭＯＳトランジスタＱＮ２５２は、ドレインが抵抗Ｒ２５４の一方の端子、ソースが接地電圧端子ＶＳＳ、ゲートがインバータ回路ＩＶ２５３の出力端子に接続される。

抵抗Ｒ２５１は、一方の端子がＰＭＯＳトランジスタＱＰ２５１のドレイン、他方の端子がノードＡに接続される。抵抗Ｒ２５２は、一方の端子がＰＭＯＳトランジスタＱＰ２５２のドレイン、他方の端子がノードＡに接続される。抵抗Ｒ２５３は、一方の端子がＮＭＯＳトランジスタＱＮ２５１のドレイン、他方の端子がノードＡに接続される。抵抗Ｒ２５４は、一方の端子がＮＭＯＳトランジスタＱＮ２５２のドレイン、他方の端子がノードＡに接続される。抵抗Ｒ２５１と２５３の抵抗値の比率を１：２とする。抵抗Ｒ２５２と２５４の抵抗値の比率を２：１とする。

インバータ回路ＩＶ２５１は、入力端子がノードＢ、出力端子がＮＭＯＳトランジスタＱＮ２５１のゲート及びインバータ回路ＩＶ２５３の入力端子に接続される。インバータ回路ＩＶ２５２は、入力端子がノードＢ、出力端子がＰＭＯＳトランジスタＱＰ２５２のゲートに接続される。インバータ回路ＩＶ２５３は、入力端子がインバータ回路ＩＶ２５１の出力端子、出力端子がＮＭＯＳトランジスタＱＮ２５２のゲートに接続される。

なお、ノードＡは、コンパレータＣＭＰ１０１の他方の端子に接続されている。よって、コンパレータＣＭＰ１０１は、このノードＡの電位Ｖａと、外部端子Ｐ１０１の電圧Ｖｐ１０１とを比較することになる。また、ノードＢは、制御回路１４０からの制御信号ＰＣＮが印加される。このため、制御信号ＰＣＮがロウレベルの場合、ＰＭＯＳトランジスタＱＰ２５１、ＮＭＯＳトランジスタＱＮ２５１がオン状態、ＰＭＯＳトランジスタＱＰ２５２、ＮＭＯＳトランジスタＱＮ２５２がオフ状態となる。逆に、制御信号ＰＣＮがハイレベルの場合、ＰＭＯＳトランジスタＱＰ２５２、ＮＭＯＳトランジスタＱＮ２５２がオン状態、ＰＭＯＳトランジスタＱＰ２５１、ＮＭＯＳトランジスタＱＮ２５１がオフ状態となる。

レプリカバッファ回路１１０のＮＭＯＳトランジスタＱＮ１０〜ＱＮ１ｎは、それぞれのゲートに制御信号ＣＮ［０］〜ＣＮ［ｎ］が直接入力される。また、レプリカバッファ回路１１３のＰＭＯＳトランジスタＱＰ１〜ＱＰｍは、それぞれのゲートに制御信号ＣＰ［０］〜ＣＰ［ｍ］が直接入力される。

制御回路１４０は、制御信号ＰＣＮをノードＢに印加する。そして、制御信号ＰＣＮにより、基準電圧生成回路２５０の生成する基準電圧を制御する。また、実施の形態１と同様、コンパレータＣＭＰ１０１と制御回路１４０とを１つの制御部ＣＮＴＬ１０１とみなすことができる。

外部端子Ｐ１０１には、出力バッファが接続される伝送線路の特性インピーダンスと同じインピーダンスを有するレプリカ抵抗ＲｒｅｐＵ及びＲｒｅｐＤが接続される。レプリカ抵抗ＲｒｅｐＵ及びＲｒｅｐＤは、共に高精度抵抗である。また、レプリカ抵抗ＲｒｅｐＵは電源電圧端子ＶＤＤ、レプリカ抵抗ＲｒｅｐＤは接地電圧端子ＶＳＳに接続される。よって、レプリカ抵抗ＲｒｅｐＵはプルアップ抵抗、レプリカ抵抗ＲｒｅｐＤはプルダウン抵抗として利用される。なお、レプリカ抵抗ＲｒｅｐＵ、ＲｒｅｐＤは、同じ抵抗値を有するものとする。なお、便宜上、符号「Ｒ２５１」〜「Ｒ２５４」「ＲｒｅｐＵ」「ＲｒｅｐＤ」は、抵抗名を示すと同時に、その抵抗値を示すものとする。

次に、以上のような出力インピーダンス調製回路２００の動作について説明する。なお、初期状態として、制御信号ＣＮ［０：ｎ］、ＣＰ［０：ｍ］は全てハイレベルとする。

まず、制御回路１４０は、制御信号ＰＣＮをハイレベルとする。制御信号ＰＣＮがハイレベルの場合、ＰＭＯＳトランジスタＱＰ２５２、ＮＭＯＳトランジスタＱＮ２５２がオン状態となる。ここで、Ｒ２５２：Ｒ２５４＝２：１のため、ノードＡの電位は、１／３ＶＤＤとなる。

一方、初期状態で制御信号ＣＮ［０：ｎ］は全てハイレベルであるため、ＮＭＯＳトランジスタＱＮ０〜ＱＮｎが全てオン状態となっている。このような初期条件下のレプリカバッファ回路１２０のインピーダンスは非常に低い値となっている。このため、外部端子Ｐ１０１の電位Ｖｐ１０１は基準電圧である１／３ＶＤＤ以下に低下している。

外部端子Ｐ１０１の電位レベルは基準電圧１／３ＶＤＤ以下となっているため、コンパレータＣＭＰ１０１は、例えば、ハイレベルの信号を出力する。このコンパレータＣＭＰ１０１からのハイレベルの信号により、制御回路１４０のカウンタ１４１がクロックＣＬＫに同期してカウント値を増加させる。そして、制御回路１４０は、実施の形態１と同様、カウント値の上昇に応じて、制御信号ＣＮ［０］〜ＣＮ［ｎ］を順にハイレベルからロウレベルに変化させ、ロウレベルとなる信号数を増加させる。

そして、このような制御信号ＣＮ［０：ｎ］により、ＮＭＯＳトランジスタＱＮ１０〜ＱＮ１ｎが順にオフ状態となる。オフ状態のトランジスタ数が増加することで、レプリカバッファ回路１１０のインピーダンスが増加する。そして、レプリカバッファ回路１１０のインピーダンスがレプリカ抵抗ＲｒｅｐＤと同じ抵抗値ＲｒｅｐＤとなったとき、外部端子Ｐ１０１の電圧Ｖｐ１０１が１／３ＶＤＤとなる。これは、レプリカ抵抗ＲｒｅｐＤとレプリカバッファ回路１１０との合成抵抗が１／２ＲｒｅｐＤとなり、その合成抵抗とレプリカ抵抗ＲｒｅｐＵとの抵抗比が２：１となるからである。よって、電圧Ｖｐ１０１とノードＡの電圧が釣り合う。そして、コンパレータＣＭＰ１０１の出力信号が反転してロウレベルとなる。制御回路１４０は、コンパレータＣＭＰ１０１からのロウレベルの信号により、カウンタ１４１のカウントアップを停止し、このときの制御信号ＣＮ［０：ｎ］の値を記憶する。なお、カウンタ１４１の値はリセットされる。

次に、制御回路１４０は、ＣＮ［０：ｎ］を全てロウレベルとする。よって、外部端子Ｐ１０１の電圧Ｖｐ１０１は、１／２ＶＤＤとなる。同時に、制御信号ＰＣＮをロウレベルとする。制御信号ＰＣＮがロウレベルの場合、ＰＭＯＳトランジスタＱＰ２５１、ＮＭＯＳトランジスタＱＮ２５１がオン状態となる。ここで、Ｒ２５１：Ｒ２５３＝１：２のため、ノードＡの電位は、２／３ＶＤＤとなる。

一方、制御信号ＣＰ［０：ｍ］は、初期状態のまま全てハイレベルであるため、ＰＭＯＳトランジスタＱＰ０〜ＱＮｎが全てオフ状態となっている。よって、電位Ｖｐ１０１（１／２ＶＤＤ）が基準電圧（２／３ＶＤＤ）より低い状態となる。このため、再び、コンパレータＣＭＰ１０１は、ハイレベルの信号を出力する。このコンパレータＣＭＰ１０１からのハイレベルの信号により、制御回路１４０のカウンタ１４１がクロックＣＬＫに同期してカウント値を増加させる。そして、制御回路１４０は、実施の形態１と同様、カウント値の上昇に応じて、制御信号ＣＰ［０］〜ＣＰ［ｍ］を順にハイレベルからロウレベルに変化させ、ロウレベルとなる信号数を増加させる。

そして、このような制御信号ＣＰ［０：ｍ］により、ＰＭＯＳトランジスタＱＰ０〜ＱＰｍが順にオン状態となる。オン状態のトランジスタ数が増加することで、レプリカバッファ回路１３０のインピーダンスが低下する。そして、レプリカバッファ回路１３０のインピーダンスがレプリカ抵抗ＲｒｅｐＵと同じ抵抗値ＲｒｅｐＵとなったとき、外部端子Ｐ１０１の電圧Ｖｐ１０１が２／３ＶＤＤとなる。これは、レプリカバッファ回路１３０のインピーダンスとレプリカ抵抗ＲｒｅｐＵとの合成抵抗と、その合成抵抗とレプリカ抵抗ＲｒｅｐＤとの抵抗値比が１：２となるからである。よって、電圧Ｖｐ１０１とノードＡの電圧が釣り合う。そして、コンパレータＣＭＰ１０１の出力信号が反転してロウレベルとなる。制御回路１４０は、コンパレータＣＭＰ１０１からのロウレベルの信号により、カウンタ１４１のカウントアップを停止し、このときの制御信号ＣＰ［０：ｍ］の値を記憶する。なお、カウンタ１４１の値はリセットされる。

この記憶された制御信号ＣＮ［０：ｎ］、ＣＰ［０：ｍ］が、それぞれプルダウンバッファ回路とプルアップバッファ回路に送られる。よって、出力バッファが、この制御信号ＣＮ［０：ｎ］、ＣＰ［０：ｍ］に応じた、出力インピーダンスを生成することができる。結果として、出力バッファの出力インピーダンスと伝送線路の特性インピーダンスとの整合をとることが可能となる。

本実施の形態２の出力インピーダンス調製回路２００は、実施の形態１の出力インピーダンス調製回路１００のレプリカ回路１２０、ＡＮＤ回路ＡＮＤ０〜ＡＮＤｎ、ＯＲ回路ＯＲ０〜ＯＲｍを削減することができる。このため、従来の出力インピーダンス調製回路１、２に対して、更に回路規模を削減することができる利点を有する。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１、２では、カウンタ１４１のカウントアップに応じて制御信号ＣＰ［０：ｍ］、ＣＮ［０：ｎ］により、単にオン状態となるＰＭＯＳトランジスタＱＰ０〜ＱＰｍ、ＮＭＯＳトランジスタＱＮ０〜ＱＮｎの数を増加させるだけであった。しかし、他の実施の形態として、ＰＭＯＳトランジスタＱＰ０〜ＱＰｍ、ＮＭＯＳトランジスタＱＮ０〜ＱＮｎの各トランジスタのオン抵抗に制御信号ＣＰ［０：ｍ］、ＣＮ［０：ｎ］の各桁に応じた桁重みを有するように構成してもよい。レプリカバッファ回路１１０を例にとると、ＮＭＯＳトランジスタＱＮ０のオン抵抗値が「Ｒ」、ＮＭＯＳトランジスタＱＮ１のオン抵抗値が「２×Ｒ」、ＮＭＯＳトランジスタＱＮ２のオン抵抗値が「３×Ｒ」、・・・、ＮＭＯＳトランジスタＱＮｎのオン抵抗値が「（ｎ＋１）×Ｒ」とする。このことにより、カウンタ１４１の（ｎ＋１）ビットのカウント値をそのままＣＮ［０：ｎ］で利用することができる。更に、カウンタ１４１のカウントアップに応じて単にオン状態となるＮＭＯＳトランジスタＱＮ０〜ＱＮｎの数を増加させる実施の形態１、２に比べて、ＮＭＯＳトランジスタＱＮ０〜ＱＮｎの数を削減することができる。

１００、２００ 出力インピーダンス調製回路
１１０、１２０、１３０ レプリカバッファ回路
１４０ 制御回路
１４１ カウンタ
ＣＭＰ１０１ コンパレータ
Ｐ１０１ 外部端子
ＲｒｅｐＵ、ＲｒｅｐＤ レプリカ抵抗
ＡＮＤ０〜ＡＮＤｎ ＡＮＤ回路
ＯＲ０〜ＯＲｍ ＯＲ回路
ＱＰ０〜ＱＰｍ、ＱＰ２５１、ＱＰ２５２ ＰＭＯＳトランジスタ
ＱＮ０〜ＱＮｎ、ＱＮ２５１、ＱＮ２５２ ＮＭＯＳトランジスタ
ＩＶ１０１、ＩＶ２５１〜ＩＶ２５３ インバータ回路
Ｒ２５１〜Ｒ２５４ 抵抗

Claims (11)

1. 外付け抵抗器が接続される外部端子と、
   前記外部端子と第１の電源端子間に接続され、第１の制御信号に応じてインピーダンスを調整することで前記外部端子の電圧を変化させる第１導電型の第１のトランジスタアレイと、
   前記外部端子と第２の電源端子間に接続され、第２の制御信号に応じてインピーダンスを調整することで前記外部端子の電圧を変化させる第２導電型の第２のトランジスタアレイと、
   前記外部端子の電圧と基準電圧を比較した結果に応じて、前記第１の制御信号を設定し、前記第１の制御信号の設定する期間と異なる期間に前記第２の制御信号を設定する制御部と、
   を有するインピーダンス調整回路。
2. 前記第２の制御信号の設定は、前記第１の制御信号の設定後に行われる
   請求項１に記載のインピーダンス調整回路。
3. 前記外部端子と第１の電源端子間に接続される第１導電型の第３のトランジスタアレイを更に有し、
   前記第３のトランジスタアレイは、前記第２の制御信号の設定前に、前記設定された第１の制御信号に応じてインピーダンスを調整する
   請求項２に記載のインピーダンス調整回路。
4. 前記第３のトランジスタアレイは、前記第１のトランジスタアレイと同一構成である
   請求項３に記載のインピーダンス調整回路。
5. 前記制御部は、
   前記基準電圧と、前記外部端子の電圧とを比較する比較回路と、
   前記比較回路の比較結果に応じて、前記第１及び第２の制御信号を設定する制御回路と、を有する
   請求項１〜請求項４のいずれか１項に記載のインピーダンス調整回路。
6. 前記外付け抵抗器は、前記外部端子と前記第２の電源端子間に接続される
   請求項１〜請求項５のいずれか１項に記載のインピーダンス調整回路。
7. 前記基準電圧を生成する基準電圧生成回路を有し、
   前記基準電圧生成回路は、前記第１の制御信号を設定する期間には、基準電圧を第１の電位とし、前記第２の制御信号を設定する期間には、基準電圧を第２の電位とする
   請求項１に記載のインピーダンス調整回路。
8. 前記基準電圧生成回路は、前記第１、第２の電源端子間に直列接続される第１、第２の抵抗と、第３、第４の抵抗を有し、
   前記第１の電位は、前記第１、第２の抵抗の抵抗比に応じて生成され、
   前記第２の電位は、前記第３、第４の抵抗の抵抗比に応じて生成される
   請求項７に記載のインピーダンス調整回路。
9. 前記制御部は、比較回路と制御回路と、を有し、
   前記比較回路は、前記第１の電圧もしくは前記第２の電圧と、前記外部端子の電圧とを比較し、
   前記制御回路は、前記比較回路の前記第１の電圧と前記外部端子の電圧との比較結果に応じて前記第１の制御信号を設定し、前記比較回路の前記第２の電圧と前記外部端子の電圧との比較結果に応じて前記第２の制御信号を設定する
   請求項７もしくは請求項８に記載のインピーダンス調整回路。
10. 前記外付け抵抗器は、前記外部端子と前記第２の電源端子間に接続される第５の抵抗と、前記外部端子と前記第１の電源端子間に接続される第６の抵抗とを有する
    請求項６〜請求項９のいずれか１項に記載のインピーダンス調整回路。
11. 外付け抵抗器が接続される外部端子と、
    前記外部端子と第１の電源端子間に接続される第１導電型の第１のトランジスタアレイと、
    前記外部端子と第２の電源端子間に接続される第２導電型の第２のトランジスタアレイと、を有するインピーダンス調整回路の調整方法であって、
    前記外部端子の電圧と基準電圧を比較し、前記第１のトランジスタアレイのインピーダンスを調整し、
    その後、前記外部端子の電圧と基準電圧を比較し、前記第２のトランジスタアレイのインピーダンスを調整する
    インピーダンス調整回路の調整方法。

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